JP2630230B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP2630230B2 JP2630230B2 JP5304686A JP30468693A JP2630230B2 JP 2630230 B2 JP2630230 B2 JP 2630230B2 JP 5304686 A JP5304686 A JP 5304686A JP 30468693 A JP30468693 A JP 30468693A JP 2630230 B2 JP2630230 B2 JP 2630230B2
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Description
【０００１】
【産業上の利用分野】本発明は増幅回路に関し、特にＭ
ＯＳ型半導体集積回路で実現されるオペレーショナルト
ランスコンダクタンス増幅回路（以下、ＭＯＳＯＴＡと
略す）に関する。
ＯＳ型半導体集積回路で実現されるオペレーショナルト
ランスコンダクタンス増幅回路（以下、ＭＯＳＯＴＡと
略す）に関する。
【０００２】
【従来の技術】従来、この種のＭＯＳＯＴＡの最も簡単
な構成としては、図２に示されている回路が知られてい
る。すなわち、図２においては、ゲート長Ｌに対するゲ
ート幅Ｗの比Ｗ／Ｌが互いに異なる２つの整合差動対の
出力を交叉接続し、入力が共通接続されてなる交叉接続
ソース結合対によりＭＯＳＯＴＡが実現されている。
な構成としては、図２に示されている回路が知られてい
る。すなわち、図２においては、ゲート長Ｌに対するゲ
ート幅Ｗの比Ｗ／Ｌが互いに異なる２つの整合差動対の
出力を交叉接続し、入力が共通接続されてなる交叉接続
ソース結合対によりＭＯＳＯＴＡが実現されている。
【０００３】より詳細に説明すると、図２においては、
ＭＯＳ型トランジスタＭ１及びＭ２並びに電流源Ｉss1
により第１の整合差動対が構成され、ＭＯＳ型トランジ
スタＭ３及びＭ４並びに電流源Ｉss2 により第２の整合
差動対が構成されている。そして、トランジスタＭ１及
びＭ４の出力が共通接続され、またトランジスタＭ２及
びＭ３の出力が共通接続され、これら共通接続点から差
動対出力電流ΔＩが導出されるように構成されている。
ＭＯＳ型トランジスタＭ１及びＭ２並びに電流源Ｉss1
により第１の整合差動対が構成され、ＭＯＳ型トランジ
スタＭ３及びＭ４並びに電流源Ｉss2 により第２の整合
差動対が構成されている。そして、トランジスタＭ１及
びＭ４の出力が共通接続され、またトランジスタＭ２及
びＭ３の出力が共通接続され、これら共通接続点から差
動対出力電流ΔＩが導出されるように構成されている。
【０００４】なお、以下の数式においては、トランジス
タＭ１、Ｍ２、Ｍ３、Ｍ４による出力電流を夫々ＩD1、
ＩD2、ＩD3、ＩD4とし、差動対出力ΔＩ＝（ＩD1＋ＩD
4）−（ＩD2＋ＩD3）とする。また、β＝μ（Ｃox／
２）（Ｗ／Ｌ）であり、トランジスタＭ１及びＭ２につ
いてβ1 、トランジスタＭ３及びＭ４についてβ2 であ
るものとする。
タＭ１、Ｍ２、Ｍ３、Ｍ４による出力電流を夫々ＩD1、
ＩD2、ＩD3、ＩD4とし、差動対出力ΔＩ＝（ＩD1＋ＩD
4）−（ＩD2＋ＩD3）とする。また、β＝μ（Ｃox／
２）（Ｗ／Ｌ）であり、トランジスタＭ１及びＭ２につ
いてβ1 、トランジスタＭ３及びＭ４についてβ2 であ
るものとする。
【０００５】尚、上記βの式において、μはキャリアの
移動度、Ｃoxはεox÷ｔox，εoxはゲート酸化膜の誘導
率，ｔoxはゲート酸化膜の厚さを夫々示している。
移動度、Ｃoxはεox÷ｔox，εoxはゲート酸化膜の誘導
率，ｔoxはゲート酸化膜の厚さを夫々示している。
【０００６】図２において、第１の整合差動対の差動出
力電流ΔＩ1 （＝ＩD1−ＩD2）は、 ΔＩ1 ＝β1 Ｖi ｛（２Ｉss1 ／β1 ）−Ｖi 2 ｝1/2 但し、｜Ｖi ｜≦ （Ｉss1 ／β1 ）1/2 ……（１ａ） ΔＩ1 ＝Ｉss1 Sgn （Ｖi ） 但し、｜Ｖi ｜≧（Ｉss1 ／β1 ）1/2 …… （１ｂ） で表される。
力電流ΔＩ1 （＝ＩD1−ＩD2）は、 ΔＩ1 ＝β1 Ｖi ｛（２Ｉss1 ／β1 ）−Ｖi 2 ｝1/2 但し、｜Ｖi ｜≦ （Ｉss1 ／β1 ）1/2 ……（１ａ） ΔＩ1 ＝Ｉss1 Sgn （Ｖi ） 但し、｜Ｖi ｜≧（Ｉss1 ／β1 ）1/2 …… （１ｂ） で表される。
【０００７】同様に第２の整合差動対の差動出力電流Δ
Ｉ2 （＝ＩD4−ＩD3）は、 ΔＩ2 ＝β2 Ｖi ｛（２Ｉss2 ／β2 ）−Ｖi 2 ｝1/2 但し、｜Ｖi ｜≦ （Ｉss2 ／β2 ）1/2 ……（２ａ） ΔＩ2 ＝Ｉss2 Sgn （Ｖi ） 但し、｜Ｖi ｜≧（Ｉss2 ／β1 ）1/2 …… （２ｂ） で表される。ここで、（Ｉss1 ／β1 ）1/2 ＞（Ｉss2
／β1 ）1/2 としても、一般性を失わない。
Ｉ2 （＝ＩD4−ＩD3）は、 ΔＩ2 ＝β2 Ｖi ｛（２Ｉss2 ／β2 ）−Ｖi 2 ｝1/2 但し、｜Ｖi ｜≦ （Ｉss2 ／β2 ）1/2 ……（２ａ） ΔＩ2 ＝Ｉss2 Sgn （Ｖi ） 但し、｜Ｖi ｜≧（Ｉss2 ／β1 ）1/2 …… （２ｂ） で表される。ここで、（Ｉss1 ／β1 ）1/2 ＞（Ｉss2
／β1 ）1/2 としても、一般性を失わない。
【０００８】このとき、交叉接続ソース結合対の差動対
出力電流ΔＩは、入力電圧範囲を｜Ｖi ｜≦（Ｉss2 ／
β2 ）1/2 に限定すれば、 ΔＩ＝ΔＩ1 −ΔＩ2 ＝β1 Ｖi ｛（２Ｉss1 ／β1 ）−Ｖi 2 ｝1/2 −β2 Ｖi ｛（２Ｉss2 ／β2 ）−Ｖi 2 ｝1/2 ……（３） となる。
出力電流ΔＩは、入力電圧範囲を｜Ｖi ｜≦（Ｉss2 ／
β2 ）1/2 に限定すれば、 ΔＩ＝ΔＩ1 −ΔＩ2 ＝β1 Ｖi ｛（２Ｉss1 ／β1 ）−Ｖi 2 ｝1/2 −β2 Ｖi ｛（２Ｉss2 ／β2 ）−Ｖi 2 ｝1/2 ……（３） となる。
【０００９】式（３）については、文献「Ｋ．ＫＩＭＵ
ＲＡ，“Ａ Ｕｎｉｆｉｅｄ Ａｎａｌｙｓｉｓ ｏｆ
Ｆｏｕｒ―Ｑｕａｄｒａｎｔ Ａｎａｌｏｇ Ｍｕｌ
ｔｉｐｌｉｅｒｓ Ｃｏｎｓｉｓｔｉｎｇ ｏｆ Ｅｍ
ｉｔｔｅｒ ａｎｄ Ｓｏｕｒｃｅ―Ｃｏｕｐｌｅｄ
Ｔｒａｎｓｉｓｔｏｒｓ Ｏｐｅｒａｂｌｅ ｏｎＬｏ
ｗ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ，”ＩＣＩＣＥ Ｔ
ｒａｎｓ．Ｅｌｅｃｔｒｏｎｉｃｓ，ＶＯＬ．Ｅ７６―
Ｃ，ＮＯ．５，Ｍａｙ １９９３．」の７２０頁に記載
されている近似式を用いることができる。
ＲＡ，“Ａ Ｕｎｉｆｉｅｄ Ａｎａｌｙｓｉｓ ｏｆ
Ｆｏｕｒ―Ｑｕａｄｒａｎｔ Ａｎａｌｏｇ Ｍｕｌ
ｔｉｐｌｉｅｒｓ Ｃｏｎｓｉｓｔｉｎｇ ｏｆ Ｅｍ
ｉｔｔｅｒ ａｎｄ Ｓｏｕｒｃｅ―Ｃｏｕｐｌｅｄ
Ｔｒａｎｓｉｓｔｏｒｓ Ｏｐｅｒａｂｌｅ ｏｎＬｏ
ｗ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ，”ＩＣＩＣＥ Ｔ
ｒａｎｓ．Ｅｌｅｃｔｒｏｎｉｃｓ，ＶＯＬ．Ｅ７６―
Ｃ，ＮＯ．５，Ｍａｙ １９９３．」の７２０頁に記載
されている近似式を用いることができる。
【００１０】すなわち、 ΔＩ＝（２β1 Ｉss1 ）1/2 ・Ｖi ｛１−（１−１／２1/2 ）Ｖi 2 ／（Ｉ ss1 ／β1 ）｝−（２β2 Ｉss2 ）1/2 ・Ｖi ｛１−（１−１／２1/2 ）Ｖi 2 ／（Ｉss2 ／β2 ）｝……（４） と近似できる。
【００１１】ここで、上記の式（３）のトランスコンダ
クタンスが直線となるためには、入力電圧Ｖi の二次以
上の項が零であれば良い。このためには、近似式（４）
においてＶi 3 の項が零になれば良い。したがって、 β1 （β1 ）1/2 ／β2 （β2 ）1/2 ＝（Ｉss1 ／Ｉss2 ）1/2 ……（５） と条件が求まる。
クタンスが直線となるためには、入力電圧Ｖi の二次以
上の項が零であれば良い。このためには、近似式（４）
においてＶi 3 の項が零になれば良い。したがって、 β1 （β1 ）1/2 ／β2 （β2 ）1/2 ＝（Ｉss1 ／Ｉss2 ）1/2 ……（５） と条件が求まる。
【００１２】この従来の増幅回路の入出力特性が図３
に、トランスコンダクタンス特性が図４に夫々示されて
いる。そして、図４の各特性Ｔ１〜Ｔ１２の条件が図５
に示されている。
に、トランスコンダクタンス特性が図４に夫々示されて
いる。そして、図４の各特性Ｔ１〜Ｔ１２の条件が図５
に示されている。
【００１３】これらの特性によれば、動作入力範囲の７
０％以上にわたり４％程度しかトランスコンダクタンス
が変化せず、少ない回路数で実質的に十分広い入力電圧
範囲にわたり直線性が改善されることがわかる。
０％以上にわたり４％程度しかトランスコンダクタンス
が変化せず、少ない回路数で実質的に十分広い入力電圧
範囲にわたり直線性が改善されることがわかる。
【００１４】
【発明が解決しようとする課題】上述の回路をＬＳＩ上
で実現するためには、ゲート長Ｌに対するゲート幅Ｗの
比Ｗ／Ｌ、ゲートのＷ／Ｌ、β2 ／β1 の値と駆動電流
比Ｉss2 ／Ｉss1 の値を所定の値に設定する必要があ
る。しかし、正確な比を実現するためには、β2 ／β1
の値とＩss2 ／Ｉss1 の値とを自然数あるいは自然数の
比にする必要がある。このためには、単位トランジスタ
を用いてβ2 ／β1 の値を実現するか、単位トランジス
タを用いてＩss2 ／Ｉss1 の値を実現する必要があり、
場合によってはトランジスタ数が増加し、チップ面積が
大きくなるという欠点があった。
で実現するためには、ゲート長Ｌに対するゲート幅Ｗの
比Ｗ／Ｌ、ゲートのＷ／Ｌ、β2 ／β1 の値と駆動電流
比Ｉss2 ／Ｉss1 の値を所定の値に設定する必要があ
る。しかし、正確な比を実現するためには、β2 ／β1
の値とＩss2 ／Ｉss1 の値とを自然数あるいは自然数の
比にする必要がある。このためには、単位トランジスタ
を用いてβ2 ／β1 の値を実現するか、単位トランジス
タを用いてＩss2 ／Ｉss1 の値を実現する必要があり、
場合によってはトランジスタ数が増加し、チップ面積が
大きくなるという欠点があった。
【００１５】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的は広い入力電圧範囲
にわたり直線性の良いトランスコンダクタンスを簡単な
構成により得ることのできる増幅回路を提供することで
ある。
めになされたものであり、その目的は広い入力電圧範囲
にわたり直線性の良いトランスコンダクタンスを簡単な
構成により得ることのできる増幅回路を提供することで
ある。
【００１６】
【課題を解決するための手段】 本発明による増幅回路
は、差動対とされた第１及び第２のトランジスタと第１
の電流源とを有する第１のＭＯＳ整合差動増幅手段と、
差動対とされた第３及び第４のトランジスタと第２の電
流源とを有する第２のＭＯＳ整合差動増幅手段とを含
み、前記第１及び第４のトランジスタの出力が共通接続
され、前記第２及び第３のトランジスタの出力が共通接
続され、これら共通接続点から差動対出力を導出するよ
うにしたオペレーショナルトランスコンダクタンス増幅
回路であって、前記第１のＭＯＳ整合差動増幅手段の入
力信号を分圧して前記第２のＭＯＳ整合差動増幅手段へ
の入力信号とする分圧手段を含むことを特徴とする。
は、差動対とされた第１及び第２のトランジスタと第１
の電流源とを有する第１のＭＯＳ整合差動増幅手段と、
差動対とされた第３及び第４のトランジスタと第２の電
流源とを有する第２のＭＯＳ整合差動増幅手段とを含
み、前記第１及び第４のトランジスタの出力が共通接続
され、前記第２及び第３のトランジスタの出力が共通接
続され、これら共通接続点から差動対出力を導出するよ
うにしたオペレーショナルトランスコンダクタンス増幅
回路であって、前記第１のＭＯＳ整合差動増幅手段の入
力信号を分圧して前記第２のＭＯＳ整合差動増幅手段へ
の入力信号とする分圧手段を含むことを特徴とする。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は本発明による増幅回路の一実施例の
構成を示す回路図であり、図２と同等部分は同一符号に
より示されている。図において、本発明の一実施例によ
る増幅回路が図２の従来回路と異なる点は、トランジス
タＭ１及びＭ２並びに電流源Ｉss1 により構成された第
１の整合差動対の入力信号を分圧してトランジスタＭ３
及びＭ４並びに電流源Ｉss2 により構成された第２の整
合差動対への入力信号とする分圧抵抗Ｒ１及びＲ２が追
加された点である。
構成を示す回路図であり、図２と同等部分は同一符号に
より示されている。図において、本発明の一実施例によ
る増幅回路が図２の従来回路と異なる点は、トランジス
タＭ１及びＭ２並びに電流源Ｉss1 により構成された第
１の整合差動対の入力信号を分圧してトランジスタＭ３
及びＭ４並びに電流源Ｉss2 により構成された第２の整
合差動対への入力信号とする分圧抵抗Ｒ１及びＲ２が追
加された点である。
【００１９】この分圧抵抗Ｒ１及びＲ２により第１の整
合差動対の入力電圧Ｖｉが抵抗分圧され、第２の整合差
動対の入力電圧はＶｉ／Ｃとなる。
合差動対の入力電圧Ｖｉが抵抗分圧され、第２の整合差
動対の入力電圧はＶｉ／Ｃとなる。
【００２０】このときに、第２の整合差動対の差動出力
電流ΔＩ2 は、 ΔＩ2 ＝β1 Ｖi ／Ｃ｛（２Ｉss2 ／β1 ）−Ｖi 2 ／Ｃ2 ｝1/2 但し、 ｜Ｖi ｜≦（Ｉss2 ／β1 ）1/2 ……（６ａ） ΔＩ2 ＝Ｉss2 Sgn （Ｖi ） 但し、｜Ｖi ｜≧（Ｉss2 ／β1 ）1/2 …… （６ｂ） である。
電流ΔＩ2 は、 ΔＩ2 ＝β1 Ｖi ／Ｃ｛（２Ｉss2 ／β1 ）−Ｖi 2 ／Ｃ2 ｝1/2 但し、 ｜Ｖi ｜≦（Ｉss2 ／β1 ）1/2 ……（６ａ） ΔＩ2 ＝Ｉss2 Sgn （Ｖi ） 但し、｜Ｖi ｜≧（Ｉss2 ／β1 ）1/2 …… （６ｂ） である。
【００２１】但し、 １／Ｃ＝Ｒ２／（２Ｒ１＋Ｒ２）（Ｃ＞１）……（７） である。したがって、式（２ａ）と比較して、 Ｃ＝１／（β2 ／β1 ）1/2 ……（８） とおくと、式（６ａ）と式（２ａ）とは等しくなる。
【００２２】したがって、式（８）が成立つように分圧
抵抗Ｒ１とＲ２との比を設定すると、図１の回路で図３
及び図４に示されている入出力特性とトランスコンダク
タンス特性が得られる。
抵抗Ｒ１とＲ２との比を設定すると、図１の回路で図３
及び図４に示されている入出力特性とトランスコンダク
タンス特性が得られる。
【００２３】ここで、抵抗Ｒ１及びＲ２は、通常のＭＯ
Ｓ型トランジスタ製造プロセスではポリシリコン抵抗を
用いると、入力信号は抵抗分圧されても歪率は劣化しな
い。また、抵抗の値は製造プロセスのマスクの最小寸法
で設定できるので、ほぼ任意の値が実現できる。
Ｓ型トランジスタ製造プロセスではポリシリコン抵抗を
用いると、入力信号は抵抗分圧されても歪率は劣化しな
い。また、抵抗の値は製造プロセスのマスクの最小寸法
で設定できるので、ほぼ任意の値が実現できる。
【００２４】しかも式（８）に示されているように、Ｃ
は抵抗の比で表されることにより、製造バラツキの影響
も少ない。また、この抵抗はトランジスタに比較して占
有面積も大きくなく実現できる。
は抵抗の比で表されることにより、製造バラツキの影響
も少ない。また、この抵抗はトランジスタに比較して占
有面積も大きくなく実現できる。
【００２５】以上のように、交叉接続ソース結合対の一
方の入力信号を抵抗分圧して入力することにより、任意
の分圧比に設定できトランジスタサイズを共通化でき、
回路の占有面積も小さくできる。
方の入力信号を抵抗分圧して入力することにより、任意
の分圧比に設定できトランジスタサイズを共通化でき、
回路の占有面積も小さくできる。
【００２６】
【発明の効果】以上説明したように本発明は、交叉接続
ソース結合対の一方の入力信号を分圧して入力すること
により、任意の分圧比に設定できトランジスタサイズを
共通化でき、回路の占有面積も小さくできるという効果
がある。
ソース結合対の一方の入力信号を分圧して入力すること
により、任意の分圧比に設定できトランジスタサイズを
共通化でき、回路の占有面積も小さくできるという効果
がある。
【図１】本発明の実施例による増幅回路の構成を示す回
路図である。
路図である。
【図２】従来の増幅回路の構成を示す回路図である。
【図３】従来の増幅回路の入出力特性図である。
【図４】従来の増幅回路のトランスコンダクタンス特性
図である。
図である。
【図５】図４中の各特性Ｔ１〜Ｔ１２の条件を示す図で
ある。
ある。
Ｍ１〜Ｍ４ ＭＯＳ型トランジスタ Ｒ１、Ｒ２ 抵抗 Ｖｉ 入力電圧 ΔＩ 差動対出力電流
Claims (3)
- 【請求項１】 差動対とされた第１及び第２のトランジ
スタと第１の電流源とを有する第１の差動増幅手段と、
差動対とされた第３及び第４のトランジスタと第２の電
流源とを有する第２の差動増幅手段とを含み、前記第１
及び第４のトランジスタの出力が共通接続され、前記第
２及び第３のトランジスタの出力が共通接続され、これ
ら共通接続点から差動対出力を導出するようにしたオペ
レーショナルトランスコンダクタンス増幅回路であっ
て、前記第１及び第２の差動増幅手段は第１及び第２の
ＭＯＳ整合差動増幅手段を構成し、前記第１のＭＯＳ整
合差動増幅手段の入力信号を分圧して前記第２のＭＯＳ
整合差動増幅手段への入力信号とする分圧手段を含むこ
とを特徴とする増幅回路。 - 【請求項２】 前記分圧手段は、ＭＯＳトランジスタ素
子であり、これら各トランジスタのβは互いに等しく設
定されていることを特徴とする請求項１記載の増幅回
路。 - 【請求項３】 前記分圧手段は、ポリシリコン抵抗素子
であることを特徴とする請求項２記載の増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304686A JP2630230B2 (ja) | 1993-11-10 | 1993-11-10 | 増幅回路 |
| GB9803110A GB2319372B (en) | 1993-11-10 | 1994-11-10 | Bi-MOS multiplier |
| US08/339,268 US5523717A (en) | 1993-11-10 | 1994-11-10 | Operational transconductance amplifier and Bi-MOS multiplier |
| GB9422715A GB2284117B (en) | 1993-11-10 | 1994-11-10 | Operational transconductance amplifier and Bi-Mos multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5304686A JP2630230B2 (ja) | 1993-11-10 | 1993-11-10 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135430A JPH07135430A (ja) | 1995-05-23 |
| JP2630230B2 true JP2630230B2 (ja) | 1997-07-16 |
Family
ID=17936004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5304686A Expired - Lifetime JP2630230B2 (ja) | 1993-11-10 | 1993-11-10 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630230B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100956000B1 (ko) * | 2008-02-29 | 2010-05-04 | 성균관대학교산학협력단 | 선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600422A (nl) * | 1986-02-20 | 1987-09-16 | Philips Nv | Transconductantieversterker. |
-
1993
- 1993-11-10 JP JP5304686A patent/JP2630230B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07135430A (ja) | 1995-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960528 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970304 |