JP2540783B2 - Ｍｏｓ４象限マルチプライヤ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ信号を乗算する
マルチプライヤに係わり、特に半導体集積回路上に構成
されるＭＯＳ４象限マルチプライヤに関する。

【０００２】

【従来の技術】従来のこの種のＭＯＳ２象限マルチプラ
イヤは、ＢｕｌｔとＷａｌｌｉｎｇａが提案した回路
が、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅＣｉｒｃｕｉｔｓ，ＶＯＬ．ＳＣ−２１，Ｎ
Ｏ．３，ｐｐ４３０−４３５，Ｊｕｎｅ １９８６に載
っている。

【０００３】飽和領域で動作しているＭＯＳトランジス
タのドレイン電流は、チャネル長変調と基板効果を無視
すれば、

【０００４】

【０００５】ここで、β＝μ（Ｃ_ox／２）（Ｗ／Ｌ）は
トランスコンダクタンス・パラメータであり、μはキャ
リアの実効モビリティ、Ｃ_oxは単位面積当たりのゲート
酸化膜容量、Ｗ、Ｌはそれぞれゲート幅、ゲート長であ
る。また、Ｖ_THはスレッショルド電圧、Ｖ_GSi はそれぞ
れのゲート・ソース間電圧である。

【０００６】図３に、従来のＭＯＳ４象限マルチプライ
ヤを示す。４象限マルチプライヤを構成する２つの２象
限マルチプライヤにおいて、各トランジスタのドレイン
電流は、次式で示される。

【０００７】 Ｉ_D32 ＝β（Ｖ₁ −Ｖ_TH）² （２） Ｉ_D33 ＝β（Ｖ₁ ’−Ｖ_TH）² （３） Ｉ_D12 ＝β（Ｖ₂ ’−Ｖ₁ −Ｖ_TH）² （４） Ｉ_D13 ＝β（Ｖ₂ ’−Ｖ₁ ’−Ｖ_TH）² （５） したがって、差動出力電流Ｉ_L −Ｉ_R は Ｉ_L −Ｉ_R ＝（Ｉ_D33 ＋Ｉ_D12 ）−（Ｉ_D32 ＋Ｉ_D13 ） ＝２βＶ_i （２Ｖ_TH−Ｖ₂ ’） （６） ただし、Ｖ₁ ＝Ｖ_R1＋Ｖ_X ／２、Ｖ₁ ’＝Ｖ_R1−Ｖ_X ／
２である。ここで、Ｖ_THは一定値となるから、２象限マ
ルチプライヤは線形動作する。

【０００８】したがって、４象限マルチプライヤ差動出
力電流ΔＩは ΔＩ＝（Ｉ_D12 ＋Ｉ_D14 ＋Ｉ_D31 ＋Ｉ_D33 ）−（Ｉ_D11 ＋Ｉ_D13 ＋Ｉ_D32 ＋Ｉ_D34 ）＝｛（Ｉ_D33 ＋Ｉ_D12 ）−（Ｉ_D32 ＋Ｉ_D13 ）｝−｛（Ｉ_D34 ＋Ｉ_D11 ） −（Ｉ_D31 ＋Ｉ_D14 ）｝ ＝２βＶ_X ｛２Ｖ_TH−（Ｖ_R2−Ｖ_y ／２）｝−２βＶ_X ｛２Ｖ_TH−（Ｖ_R2 ＋Ｖ_y ／２）｝ ＝２βＶ_X Ｖ_y （７） ただし、Ｖ₂ ＝Ｖ_R2＋Ｖ_y ／２、Ｖ₂ ’＝Ｖ_R2−Ｖ_y ／
２である。したがって、線形動作するＣＭＯＳ４象限マ
ルチプライヤが得られる。

【０００９】

【発明が解決しようとする課題】従来のＭＯＳ４象限マ
ルチプライヤは１つの回路しか知られていないので回路
の自由度が少ない。

【００１０】

【課題を解決するための手段】本発明のＭＯＳ４象限マ
ルチプライヤは、第一の入力信号を共通入力とする２つ
の２象限マルチプライヤの一方の２象限マウチプライヤ
のチューニング電圧には、第二の入力信号の正相が入力
され、他方の２象限マルチプライヤのチューニング電圧
には、第二の入力信号の逆相が入力され、出力を交叉接
続されて構成され、それぞれの２象限マルチプライヤ
が、第一のトランジスタ対は、カスコード接続される第
三のトランジスタ対をそれぞれ負荷に持ち、第二のトラ
ンジスタ対は、それぞれのゲートが第一のトランジスタ
対のそれぞれのドレインと共通接続され、第一のトラン
ジスタ対か第三のトランジスタ対の一方のトランジスタ
対のそれぞれのゲートが共通接続されて制御電圧が印加
され、他方のトラジスタ値のそれぞれのゲートには差動
入力信号が印加され、第二のトランジスタ対のそれぞれ
のドレイン電流あるいは第二のトランジスタ対のそれぞ
れのドレイン電流と第三のトランジスタ対のそれぞれの
ドレイン電流の和電流を差動出力電流とする。

【００１１】

【実施例】図１は、本発明請求項１の実施例を示す回路
図である。図１に示す４象限マルチプライヤを構成する
２象限マルチプライヤにおいて、各トランジスタのドレ
イン電流は、従来回路と同様に、次式で示される。

【００１２】 Ｉ_D32 ＝β（Ｖ₁ −Ｖ_TH）² （２） Ｉ_D33 ＝β（Ｖ₁ ’−Ｖ_TH）² （３） Ｉ_D12 ＝β（Ｖ₂ ’−Ｖ₁ −Ｖ_TH）² （４） Ｉ_D13 ＝β（Ｖ₂ ’−Ｖ₁ ’−Ｖ_TH）² （５） したがって、差動出力電流Ｉ_L −Ｉ_R は Ｉ_L −Ｉ_R ＝Ｉ_D12 −Ｉ_D13 ＝２βＶ_X （Ｖ_TH＋Ｖ_R1＋Ｖ₂ ’） （９） ただし、Ｖ₁ ＝Ｖ_R1＋Ｖ_X ／２、Ｖ₁ ’＝Ｖ_R1−Ｖ_X ／
２である。ここで、Ｖ_THは一定値となるから、２象限マ
ルチプライヤは線形動作する。

【００１３】したがって、４象限マルチプライヤ差動出
力電流ΔＩは ΔＩ＝（Ｉ_D12 ＋Ｉ_D14 ）＋（Ｉ_D11 ＋Ｉ_D13 ） ＝（Ｉ_D12 −Ｉ_D13 ）＋（Ｉ_D11 −Ｉ_D14 ） ＝２βＶ_X ｛Ｖ_TH＋Ｖ_R1−（Ｖ_R2＋Ｖ_y ／２）｝＋２βＶ_X ｛Ｖ_TH＋Ｖ_R1 −（Ｖ_R2＋Ｖ_y ／２）｝ ＝２βＶ_X Ｖ_y （１０） ただし、Ｖ₂ ＝Ｖ_R2＋Ｖ_y ／２、Ｖ₂ ’−Ｖ_y ／２であ
る。したがって、線形動作するＣＭＯＳ４象限マルチプ
ライヤが得られる。次に、図２は、本発明請求項２の実
施例を示す回路図である。図２に示す４象限マルチプラ
イヤを構成する２象限マルチプライヤにおいて、各トラ
ンジスタのドレイン電流は、従来回路と同様に、次式で
示される。

【００１４】 Ｉ_D32 ＝β（Ｖ₁ −Ｖ_TH）² （２） Ｉ_D33 ＝β（Ｖ₁ ’−Ｖ_TH）² （３） Ｉ_D12 ＝β（Ｖ₂ ’−Ｖ₁ −Ｖ_TH）² （４） Ｉ_D13 ＝β（Ｖ₂ ’−Ｖ₁ ’−Ｖ_TH）² （５） したがって、差動出力電流Ｉ_L −Ｉ_R は Ｉ_L −Ｉ_R ＝（Ｉ_D12 ＋Ｉ_D32 ）−（Ｉ_D13 ＋Ｉ_D33 ） ＝２βＶ_X （２Ｖ_TH＋Ｖ_R1＋Ｖ₂ ’） （１１） ただし、Ｖ₁ ＝Ｖ_R1＋Ｖ_X ／２、Ｖ₁ ’＝Ｖ_R1−Ｖ_X ／
２である。ここで、Ｖ_THは一定値となるから、２象限マ
ルチプライヤは線形動作する。

【００１５】したがって、４象限マルチプライヤ差動出
力電流ΔＩは ΔＩ＝（Ｉ_D12 ＋Ｉ_D14 ＋Ｉ_D32 ＋Ｉ_D34 ）−（Ｉ_D11 ＋Ｉ_D13 ＋Ｉ_D31 ＋Ｉ_D33 ）＝｛（Ｉ_D12 ＋Ｉ_D32 ）−（Ｉ_D13 ＋Ｉ_D33 ）｝−｛（Ｉ_D11 ＋Ｉ_D31 ） −（Ｉ_D14 ＋Ｉ_D34 ）｝ ＝２βＶ_X ｛２Ｖ_TH＋Ｖ_R1−（Ｖ_R2−Ｖ_y ／２）｝＋２βＶ_X ｛２Ｖ_TH＋ Ｖ_R1−（Ｖ_R2＋Ｖ_y ／２）｝ ＝２βＶ_X Ｖ_y （１２） ただし、Ｖ₂ ＝Ｖ_R2＋Ｖ_y ／２、Ｖ₂ ’＝Ｖ_R2−Ｖ_y ／
２である。したがって、線形動作するＣＭＯＳ４象限マ
ルチプライヤが得られる。

【００１６】

【発明の効果】以上説明したように、本発明のＭＯＳ４
象限マルチプライヤは、線形な入力電圧範囲を持つ。

【図面の簡単な説明】

【図１】本発明請求項１の一実施例を示すＭＯＳ４象限
マルチプライヤの回路図。

【図２】本発明請求項２の一実施例を示すＭＯＳ４象限
マルチプライヤの回路図。

【図３】従来回路例。

【符号の説明】

Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２４，Ｍ３１〜Ｍ３４
ＭＯＳトランジスタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第一の入力信号を共通入力とする２つの
   ２象限マルチプライヤの一方の２象限マルチプライヤの
   チューニング電圧には、第二の入力信号の正相が入力さ
   れ、他方の２象限マルチプライヤのチューニング電圧に
   は、第二の入力信号の逆相が入力され、出力を交叉接続
   されてなる４象限マルチプライヤにおいて、それぞれの
   ２象限マルチプライヤが、第一のトランジスタ対は、カ
   スコード接続される第三のトランジスタ対をそれぞれ負
   荷に持ち、第二のトランジスタ対は、それぞれのゲート
   が第一のトランジスタ対のそれぞれのドレインと共通接
   続され，第一のトランジスタ対が第三のトランジスタ対
   の一方のトランジスタ対のそれぞれのゲートが共通接続
   されて制御電圧が印加され、他方のトランジスタ対のそ
   れぞれのゲートには差動入力信号が印加され、第二のト
   ランジスタ対のそれぞれのドレイン電流が差動出力電流
   であることを特徴とするＭＯＳ４象限マルチプライヤ。
2. 【請求項２】 請求項１において、第二のトランジスタ
   対のそれぞれのドレインと第三のトランジスタ対のそれ
   ぞれのドレインが並列接続されることを特徴とするＭＯ
   Ｓ４象限マルチプライヤ。