JP2540783B2 - Ｍｏｓ４象限マルチプライヤ - Google Patents

Ｍｏｓ４象限マルチプライヤ

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JP2540783B2
JP2540783B2 JP13046994A JP13046994A JP2540783B2 JP 2540783 B2 JP2540783 B2 JP 2540783B2 JP 13046994 A JP13046994 A JP 13046994A JP 13046994 A JP13046994 A JP 13046994A JP 2540783 B2 JP2540783 B2 JP 2540783B2
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JP
Japan
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quadrant multiplier
transistor pair
quadrant
multiplier
transistor
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克治 木村
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NEC Corp
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアナログ信号を乗算する
マルチプライヤに係わり、特に半導体集積回路上に構成
されるＭＯＳ４象限マルチプライヤに関する。
【０００２】
【従来の技術】従来のこの種のＭＯＳ２象限マルチプラ
イヤは、ＢｕｌｔとＷａｌｌｉｎｇａが提案した回路
が、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅＣｉｒｃｕｉｔｓ，ＶＯＬ．ＳＣ−２１，Ｎ
Ｏ．３，ｐｐ４３０−４３５，Ｊｕｎｅ １９８６に載
っている。
【０００３】飽和領域で動作しているＭＯＳトランジス
タのドレイン電流は、チャネル長変調と基板効果を無視
すれば、
【０００４】
【０００５】ここで、β＝μ（Ｃox／２）（Ｗ／Ｌ）は
トランスコンダクタンス・パラメータであり、μはキャ
リアの実効モビリティ、Ｃoxは単位面積当たりのゲート
酸化膜容量、Ｗ、Ｌはそれぞれゲート幅、ゲート長であ
る。また、ＶTHはスレッショルド電圧、ＶGSi はそれぞ
れのゲート・ソース間電圧である。
【０００６】図３に、従来のＭＯＳ４象限マルチプライ
ヤを示す。４象限マルチプライヤを構成する２つの２象
限マルチプライヤにおいて、各トランジスタのドレイン
電流は、次式で示される。
【０００７】 ＩD32 ＝β（Ｖ1 −ＶTH）2 （２） ＩD33 ＝β（Ｖ1 ’−ＶTH）2 （３） ＩD12 ＝β（Ｖ2 ’−Ｖ1 −ＶTH）2 （４） ＩD13 ＝β（Ｖ2 ’−Ｖ1 ’−ＶTH）2 （５） したがって、差動出力電流ＩL −ＩR は ＩL −ＩR ＝（ＩD33 ＋ＩD12 ）−（ＩD32 ＋ＩD13 ） ＝２βＶi （２ＶTH−Ｖ2 ’） （６） ただし、Ｖ1 ＝ＶR1＋ＶX ／２、Ｖ1 ’＝ＶR1−ＶX ／
２である。ここで、ＶTHは一定値となるから、２象限マ
ルチプライヤは線形動作する。
【０００８】したがって、４象限マルチプライヤ差動出
力電流ΔＩは ΔＩ＝（ＩD12 ＋ＩD14 ＋ＩD31 ＋ＩD33 ）−（ＩD11 ＋ＩD13 ＋ＩD32 ＋ＩD34 ）＝｛（ＩD33 ＋ＩD12 ）−（ＩD32 ＋ＩD13 ）｝−｛（ＩD34 ＋ＩD11 ） −（ＩD31 ＋ＩD14 ）｝ ＝２βＶX ｛２ＶTH−（ＶR2−Ｖy ／２）｝−２βＶX ｛２ＶTH−（ＶR2 ＋Ｖy ／２）｝ ＝２βＶX Ｖy （７） ただし、Ｖ2 ＝ＶR2＋Ｖy ／２、Ｖ2 ’＝ＶR2−Ｖy ／
２である。したがって、線形動作するＣＭＯＳ４象限マ
ルチプライヤが得られる。
【０００９】
【発明が解決しようとする課題】従来のＭＯＳ４象限マ
ルチプライヤは１つの回路しか知られていないので回路
の自由度が少ない。
【００１０】
【課題を解決するための手段】本発明のＭＯＳ４象限マ
ルチプライヤは、第一の入力信号を共通入力とする２つ
の２象限マルチプライヤの一方の２象限マウチプライヤ
のチューニング電圧には、第二の入力信号の正相が入力
され、他方の２象限マルチプライヤのチューニング電圧
には、第二の入力信号の逆相が入力され、出力を交叉接
続されて構成され、それぞれの２象限マルチプライヤ
が、第一のトランジスタ対は、カスコード接続される第
三のトランジスタ対をそれぞれ負荷に持ち、第二のトラ
ンジスタ対は、それぞれのゲートが第一のトランジスタ
対のそれぞれのドレインと共通接続され、第一のトラン
ジスタ対か第三のトランジスタ対の一方のトランジスタ
対のそれぞれのゲートが共通接続されて制御電圧が印加
され、他方のトラジスタ値のそれぞれのゲートには差動
入力信号が印加され、第二のトランジスタ対のそれぞれ
のドレイン電流あるいは第二のトランジスタ対のそれぞ
れのドレイン電流と第三のトランジスタ対のそれぞれの
ドレイン電流の和電流を差動出力電流とする。
【００１１】
【実施例】図１は、本発明請求項１の実施例を示す回路
図である。図１に示す４象限マルチプライヤを構成する
２象限マルチプライヤにおいて、各トランジスタのドレ
イン電流は、従来回路と同様に、次式で示される。
【００１２】 ＩD32 ＝β（Ｖ1 −ＶTH）2 （２） ＩD33 ＝β（Ｖ1 ’−ＶTH）2 （３） ＩD12 ＝β（Ｖ2 ’−Ｖ1 −ＶTH）2 （４） ＩD13 ＝β（Ｖ2 ’−Ｖ1 ’−ＶTH）2 （５） したがって、差動出力電流ＩL −ＩR は ＩL −ＩR ＝ＩD12 −ＩD13 ＝２βＶX （ＶTH＋ＶR1＋Ｖ2 ’） （９） ただし、Ｖ1 ＝ＶR1＋ＶX ／２、Ｖ1 ’＝ＶR1−ＶX ／
２である。ここで、ＶTHは一定値となるから、２象限マ
ルチプライヤは線形動作する。
【００１３】したがって、４象限マルチプライヤ差動出
力電流ΔＩは ΔＩ＝（ＩD12 ＋ＩD14 ）＋（ＩD11 ＋ＩD13 ） ＝（ＩD12 −ＩD13 ）＋（ＩD11 −ＩD14 ） ＝２βＶX ｛ＶTH＋ＶR1−（ＶR2＋Ｖy ／２）｝＋２βＶX ｛ＶTH＋ＶR1 −（ＶR2＋Ｖy ／２）｝ ＝２βＶX Ｖy （１０） ただし、Ｖ2 ＝ＶR2＋Ｖy ／２、Ｖ2 ’−Ｖy ／２であ
る。したがって、線形動作するＣＭＯＳ４象限マルチプ
ライヤが得られる。次に、図２は、本発明請求項２の実
施例を示す回路図である。図２に示す４象限マルチプラ
イヤを構成する２象限マルチプライヤにおいて、各トラ
ンジスタのドレイン電流は、従来回路と同様に、次式で
示される。
【００１４】 ＩD32 ＝β（Ｖ1 −ＶTH）2 （２） ＩD33 ＝β（Ｖ1 ’−ＶTH）2 （３） ＩD12 ＝β（Ｖ2 ’−Ｖ1 −ＶTH）2 （４） ＩD13 ＝β（Ｖ2 ’−Ｖ1 ’−ＶTH）2 （５） したがって、差動出力電流ＩL −ＩR は ＩL −ＩR ＝（ＩD12 ＋ＩD32 ）−（ＩD13 ＋ＩD33 ） ＝２βＶX （２ＶTH＋ＶR1＋Ｖ2 ’） （１１） ただし、Ｖ1 ＝ＶR1＋ＶX ／２、Ｖ1 ’＝ＶR1−ＶX ／
２である。ここで、ＶTHは一定値となるから、２象限マ
ルチプライヤは線形動作する。
【００１５】したがって、４象限マルチプライヤ差動出
力電流ΔＩは ΔＩ＝（ＩD12 ＋ＩD14 ＋ＩD32 ＋ＩD34 ）−（ＩD11 ＋ＩD13 ＋ＩD31 ＋ＩD33 ）＝｛（ＩD12 ＋ＩD32 ）−（ＩD13 ＋ＩD33 ）｝−｛（ＩD11 ＋ＩD31 ） −（ＩD14 ＋ＩD34 ）｝ ＝２βＶX ｛２ＶTH＋ＶR1−（ＶR2−Ｖy ／２）｝＋２βＶX ｛２ＶTH＋ ＶR1−（ＶR2＋Ｖy ／２）｝ ＝２βＶX Ｖy （１２） ただし、Ｖ2 ＝ＶR2＋Ｖy ／２、Ｖ2 ’＝ＶR2−Ｖy ／
２である。したがって、線形動作するＣＭＯＳ４象限マ
ルチプライヤが得られる。
【００１６】
【発明の効果】以上説明したように、本発明のＭＯＳ４
象限マルチプライヤは、線形な入力電圧範囲を持つ。
【図面の簡単な説明】
【図１】本発明請求項１の一実施例を示すＭＯＳ４象限
マルチプライヤの回路図。
【図２】本発明請求項２の一実施例を示すＭＯＳ４象限
マルチプライヤの回路図。
【図３】従来回路例。
【符号の説明】
Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２４，Ｍ３１〜Ｍ３４
ＭＯＳトランジスタ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 第一の入力信号を共通入力とする２つの
    ２象限マルチプライヤの一方の２象限マルチプライヤの
    チューニング電圧には、第二の入力信号の正相が入力さ
    れ、他方の２象限マルチプライヤのチューニング電圧に
    は、第二の入力信号の逆相が入力され、出力を交叉接続
    されてなる４象限マルチプライヤにおいて、それぞれの
    ２象限マルチプライヤが、第一のトランジスタ対は、カ
    スコード接続される第三のトランジスタ対をそれぞれ負
    荷に持ち、第二のトランジスタ対は、それぞれのゲート
    が第一のトランジスタ対のそれぞれのドレインと共通接
    続され，第一のトランジスタ対が第三のトランジスタ対
    の一方のトランジスタ対のそれぞれのゲートが共通接続
    されて制御電圧が印加され、他方のトランジスタ対のそ
    れぞれのゲートには差動入力信号が印加され、第二のト
    ランジスタ対のそれぞれのドレイン電流が差動出力電流
    であることを特徴とするＭＯＳ４象限マルチプライヤ。
  2. 【請求項２】 請求項１において、第二のトランジスタ
    対のそれぞれのドレインと第三のトランジスタ対のそれ
    ぞれのドレインが並列接続されることを特徴とするＭＯ
    Ｓ４象限マルチプライヤ。
JP13046994A 1994-06-13 1994-06-13 Ｍｏｓ４象限マルチプライヤ Expired - Lifetime JP2540783B2 (ja)

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Application Number Priority Date Filing Date Title
JP13046994A JP2540783B2 (ja) 1994-06-13 1994-06-13 Ｍｏｓ４象限マルチプライヤ
KR1019950015500A KR0155210B1 (ko) 1994-06-13 1995-06-13 Mos 4상한 멀티플라이어
GB9512010A GB2290896B (en) 1994-06-13 1995-06-13 MOS four-quadrant multiplier
GB9725967A GB2317250B (en) 1994-06-13 1995-06-13 MOS four-quadrant multiplier
US08/798,637 US5774010A (en) 1994-06-13 1997-02-11 MOS four-quadrant multiplier including the voltage-controlled-three-transistor V-I converters
US08/857,819 US5825232A (en) 1994-06-13 1997-05-16 MOS four-quadrant multiplier including the voltage-controlled-three-transistor V-I converters

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JPH07334592A JPH07334592A (ja) 1995-12-22
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