KR0155210B1 - Mos 4상한 멀티플라이어 - Google Patents

Mos 4상한 멀티플라이어

Info

Publication number
KR0155210B1
KR0155210B1 KR1019950015500A KR19950015500A KR0155210B1 KR 0155210 B1 KR0155210 B1 KR 0155210B1 KR 1019950015500 A KR1019950015500 A KR 1019950015500A KR 19950015500 A KR19950015500 A KR 19950015500A KR 0155210 B1 KR0155210 B1 KR 0155210B1
Authority
KR
South Korea
Prior art keywords
mos
transistor pair
drains
transistor
quadrant
Prior art date
Application number
KR1019950015500A
Other languages
English (en)
Other versions
KR960003067A (ko
Inventor
가쯔지 기무라
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP13047194A external-priority patent/JP2540785B2/ja
Priority claimed from JP13047094A external-priority patent/JP2540784B2/ja
Priority claimed from JP13046994A external-priority patent/JP2540783B2/ja
Priority claimed from JP30199194A external-priority patent/JP2551395B2/ja
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR960003067A publication Critical patent/KR960003067A/ko
Application granted granted Critical
Publication of KR0155210B1 publication Critical patent/KR0155210B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Amplifiers (AREA)

Abstract

제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어는 차동 출력을 각각 갖고 있는 제1 및 제2 2상한 멀티플라이어를 갖는다. 제1 및 제2 2상한 멀티플라이어 각각은 서로 공통으로 접속된 소스들을 갖는 제1 및 제2트랜지스터 쌍과, 제1트랜지스터 쌍에 부하로서 제1트랜지스터 쌍에 캐스코드 접속된 제3트랜지스터 쌍을 갖는다. 멀티플라이어 각각에서, 제2트랜지스터 쌍은 제3트랜지스터 쌍의 드레인들에 교차 결합되지 않은 드레인들을 갖고, 제2트랜지스터 쌍은 제1트랜지스터 쌍의 드레인들에 각각 접속된 게이트들을 갖고, 제3트랜지스터 쌍은 한 노드에서 서로 공통으로 접속된 게이트들을 갖는다. 각각의 2상한 멀티플라이어의 차동 출력 전류는 제2트랜지스터 쌍의 드레인 전류를 적어도 포함한다. 두개의 2상한 멀티플라이어의 차동 출력들은 결합된 차동 출력 전류를 출력하도록 서로 교차 결합된다. 제1차동 입력 전압은 제1트랜지스터 쌍의 게이트들 사이에 인가되고, 제2차동 입력 전압은 제1 2상한 멀티플라이어의 노드와 제2 2상한 멀티플라이어의 노드 사이에 인가된다.

Description

MOS 4상한 멀티플라이어
제1도는 종래의 MOS 4상한 멀티플라이어의 회로도.
제2도는 부동(floating) 입력을 가지는 종래의 MOS 4상한 멀티플라이어의 회로도.
제3도는 제2도에 도시된 종래의 MOS 4상한 멀티플라이어의 전달 특성을 도시하는 그래프.
제4도는 제2도에 도시된 종래의 MOS 4상한 멀티플라이어의 상호 콘덕턴스 특성을 도시하는 그래프.
제5도는 가변 이득 셀로 결합되어 구성되는 4상한 멀티플라이어의 블럭도.
제6도는 본 발명의 제1실시예를 따르는 MOS 4상한 멀티플라이어의 회로도.
제7도는 본 발명의 제1실시예를 따르는 다른 MOS 4상한 멀티플라이어의 회로도.
제8도는 본 발명의 제2실시예를 따르는 MOS 4상한 멀티플라이어의 회로도.
제9 및 제10도는 본 발명의 제2실시예를 따르는 다른 MOS 4상한 멀티플라이어의 회로도.
제11도는 본 발명의 제3실시예를 따르는 MOS 4상한 멀티플라이어의 회로도.
제12, 13, 14, 15 및 16도는 본 발명의 제3실시예를 따르는 다른 MOS 4상한 멀티플라이어의 회로도.
제17도는 본 발명의 제4실시예를 따르는 MOS 4상한 멀티플라이어의 회로도.
* 도면의 주요부분에 대한 부호의 설명
M11~M96 : MOS 트랜지스터 31 : 정전류원
32,33 : 테일 전류원 51,52 : 가변 이득 셀
본 발명은 아날로그 신호들을 승산시키는 멀티플라이어(multiplier)에 관한 것으로, 특히 반도체 집적 회로상에 MOS(금속-산화물 반도체)로 구성된 4상한 멀티플라이어(four-quadrant multiplier)에 관한 것이다.
MOS 트랜지스터를 구비한 기지의 멀티플라이어는 고체 회로의 IEEE 저널의 제SC-21권, 제3번, 페이지 430-435에 케이. 불트(K. Bult) 및 에이치. 왈링가(H. Walinga)에 의해 설명되어 있다. 케이. 불트 등은 2상한 멀티플라이어 및 4상한 멀티플라이어를 개시하고 있는데, 4상한 멀티플라이어는 2상한 멀티플라이어가 서로 교차 결합되어 구성한다.
제1도는 케이. 불트 등이 제안한 MOS 4상한 멀티플라이어를 도시하고 있다. 제1도에 도시된 MOS 4상한 멀티플라이어는 멀티플라이어 코어를 구성하는 동일 특성의 12개 MOS 트랜지스터(M11 내지 M14, M21 내지 M24 및 M31 내지 M34)와 3개의 전류 미러(current mirrors)를 구성하는 6개의 MOS 트랜지스터(M41 내지 M46)를 포함한다. MOS 트랜지스터(M11, M21, M31, M14, M24 및 M34)는 함께 제1 2상한 멀티플라이어를 구성하고, MOS 트랜지스터(M12, M22, M32, M13, M23 및 M33)는 함께 제2 2상한 멀티플라이어를 구성한다.
제1 2상한 멀티플라이어에서, 트랜지스터(M11, M14, M31 및 M34)는 음전원(VSS)에 공통으로 접속된 소스(sources)를 가진다. 트랜지스터(M31, M34)의 드레인(drain)은 트랜지스터(M21, M24)에 각각 직렬로 접속된다. 트랜지스터(M11, M24)의 드레인은 제1전류 미러 트랜지스터(M42)의 드레인에 공통으로 접속된다. 트랜지스터(M14, M21)의 드레인은 제2전류 미러의 트랜지스터(M43)의 드레인에 공통으로 접속된다. 트랜지스터(M11, M14)의 게이트(gate)는 트랜지스터(M31, M34)의 드레인에 각각 접속된다. 입력 전압(V1, V1')은 각각 트랜지스터(M31, M34)의 게이트에 인가된다. 트랜지스터(M21, M24)의 게이트는 인가되는 입력 전압(V2)와 함께 서로 접속된다.
제2 2상한 멀티플라이어는 제1 2상한 멀티플라이어의 구조와 유사하지만 입력 전압 V2'가 트랜지스터(M22, M23)의 게이트에 인가되다는 점에서 상이하다. 제2 2상한 멀티플라이어는 제1 2상한 멀티플라이어에 교차-결합된다. 특히, 트랜지스터(M12, M23)의 드레인은 제2전류 미러의 트랜지스터(M43)의 드레인에 접속되고, 트랜지스터(M13, M22)의 트랜지스터는 제1전류 미러에서 트랜지스터(M42)의 드레인에 접속된다. 입력 전압(V1, V1')은 제1차동 입력 전압(differential input voltage)을 생성하고, 입력 전압(V2, V2')은 제2차동 입력 전압을 생성한다.
제1전류 미러에서, P-채널 MOS 트랜지스터(M41, M42)의 소스는 양전원(VDD)에 공통으로 접속되고, 이들 트랜지스터의 게이트는 트랜지스터(M42)의 드레인에 접속된다. 제2전류 미러에서, P-채널 MOS 트랜지스터(M43, M44)의 소스는 양전원 VDD에 접속되고, 이들 트랜지스터의 게이트는 트랜지스터(M43)의 드레인에 접속된다. 제3전류 미러에서, N-채널 MOS 트랜지스터(M45, M46)의 소스는 음전원(VSS)에 공통으로 접속되고, 이들 트랜지스터의 게이트는 트랜지스터(M45)의 드레인에 접속된다. 트랜지스터(M45, M46)의 드레인은 각각 제1 및 제2전류 미러인 트랜지스터(M41, M44)의 드레인에 접속된다. 이들 전류 미러는 차동 출력 전류(ΔI)를 싱글-엔디드(single-ended) 출력 전류로 변환시키는데 사용된다. 트랜지스터(M44 및 M46)의 드레인이 서로 접속되는 노드(node)로부터 흐르는 전류는 멀티플라이어의 출력 전류로서 동작한다.
채널-길이 변조 및 기판 효과(body effect)를 무시하는 경우, 포화 영역에서 동작하는 MOS 트랜지스터의 드레인 전류는 일반적으로 다음으로 표현된다:
여기서, β는 β= μ(Cox/2)(W/L)로 표현되는 상호 콘덕턴스(trans conductance) 파라메타로, μ는 캐리어의 실효 이용도이고, Cox는 단위 면적당 게이트 산화막 용량이고, W 및 L은 각각 게이트 폭 및 게이트 길이이고, VTH는 임계 전압이며, 그리고 VGSi는 트랜지스터 Mi의 게이트-소스간 전압이다.
제2 2상한 멀티플라이어에서, 트랜지스터들이 동일한 특성을 가지고 트랜지스터(M22, M23)의 게이트에 동일한 입력 전압 V2'가 인가되므로, 이들 트랜지스터(M22, M23)의 드레인 전류는 서로 동일하며, 또한 트랜지스터(M32, M33)의 드레인 전류도 이들 트랜지스터(M22, M23)의 드레인 전류와 동일하다. 그 결과, 트랜지스터(M32, M33)는 각각 입력 전압 V2'과 동일한 게이트-소스 전압 VGS32, VGS33을 가진다. 따라서, MOS 트랜지스터(M32, M33, M12 및 M13)는 제각기 드레인 전류 ID32, ID33, ID12및 ID13를 가지는데, 이들 전류는 다음과 같이 표현된다.
따라서, 2상한 멀티플라이어의 차동 출력 전류 ΔI'는 다음과 같이 표현된다.
여기서, Vx는 V1= VR1+ Vx/2, V1' = VR1- Vx/2로 표현되는 제1 차동 입력 전압이며, VR1은 제1기준 전압이다. 제1차동 전압 VR1은 제1차동 입력 전압(Vx)의 중간점 전압이다. 임계 전압 VTH은 일정하므로, 식(6)에서 2상한-멀티플라이어는 선형 동작을 한다는 것을 알 수 있다.
제1 2상한 멀티플라이어는 제2 2상한 멀티플라이어와 동일한 방식으로 동작하므로, 4상한 멀티플라이어는 다음과 같은 차동 전류 ΔI를 발생한다:
여기서, Vy는 V2= VR2+ Vy/2, V2= VR2- Vy/2로 표현되는 제2차동 입력 전압으로서, 상기 VR2는 제2기준 전압이다. 제2기준 전압 VR2은 제2차동 입력 전압 Vy의 중간점 전압과 동일하다. 식(7)로서, 차동 출력 전압(ΔI)가 차동 입력 전압(Vx, Vy)의 곱(product)에 비례하고 CMOS 4상한 멀티플라이어는 선형 동작을 한다는 것을 알 수 있다.
케이. 불트 등은 전술한 CMOS 4상한 멀티플라이어를 사용하여 부동 입력(floating input)을 가지는 4상한 멀티플라이어를 개시하고 있다. 첨부 도면 제2도는 부동 입력을 가지는 이러한 4상한 멀티플라이어를 도시하고 있다. 제2도에 도시된 4상한 멀티플라이어는 제1도에 도시된 CMOS 4상한 멀티플라이어 이외에 전류(Io, Ib)를 각각 공급하는 제1 및 제2 정전류원(21, 22)을 더 포함한다. MOS 트랜지스터(M11 내지 M14)의 소스는 제1 정전류원 (21)에 공통으로 접속되고, MOS 트랜지스터(M31, M34)의 소스는 제2 정전류원(22)에 공통으로 접속된다. 트랜지스터(M21 내지 M24)의 드레인은 양전원 VDD에 접속된다. 트랜지스터(M11 내지 M14)는 제1테일 전류(tail current)Io를 공유하는 쿼드리테일 셀(quadritail cell)을 구성하고, 트랜지스터(M31 내지 M34)는 제2 테일 전류 Ib를 공유하는 쿼드리테일 셀을 구성한다.
제2도에 도시된 4상한 멀티플라이어에서, 차동 입력들 Vx, Vy의 합 및 그 사이의 차(sum and difference)가 MOS 쿼드리테일 셀, 즉, 제1 테일 전류(Io)에 의해 구동되는 멀티플라이어 코어에 인가된다. 따라서, 트랜지스터(M11 내지 M14)의 각 드레인 전류 ID11내지 ID14는 다음과 같이 표현된다:
여기서, VR은 멀티플라이어 코어에 인가되는 입력 신호의 기준 DC 전압이고, VS는 MOS 트랜지스터(M11 내지 M14)의 공통 소스 전압이다.
테일 전류는
와 같이 표현되므로 MOS 4상한 멀티플라이어에서의 차동 출력 전류 ΔI는 다음과 같이 표현된다:
식(13)으로부터 알 수 있는 바와 같이, MOS 트랜지스터의 입력 및 출력 특성이 제곱 관계로 표현되는 경우, 이상적인 승산 특성은 하나의 MOS 트랜지스터도 차단(cut off)되지 않는 입력 전압 범위에서 얻어진다. 그러나, 과도한 입력 전압이 인가될 때 MOS 트랜지스터는 차단되므로 MOS 4상한 멀티플라이어는 이상적인 승산 특성에서 벗어나는 특성을 보여준다.
식(13)을 근거로 계산되어지는 멀티플라이어의 전달 특성은 첨부 도면 제3도에 도시되어 있다. 제3도는 제1 차동 입력 전압 Vx와 차동 출력 전류 ΔI 사이의 관계를 파라메타로서 사용되는 제2 차동 입력 전압(Vy)와 함께 도시하고 있다. 제3도에서 멀티플라이어는 대 신호에 대해서는 제한된 특성을 가진다는 것을 알 수 있다. 멀티플라이어는 차동 입력 전압 Vx, Vy중의 하나에 대하여 동일한 상호 콘덕턴스를 가진다. 상호 콘덕턴스 특성을 결정하기 위하여 제1차동 입력 전압 Vx을 미분하는 경우, 상호 콘덕턴스의 특성은 다음과 같이 표현된다:
첨부 도면 제4도는 파라메타로서 제2 차동 입력 전압(Vy)를 사용한 식(14)에 따라 결정되는 상호 콘덕턴스 특성을 도시하고 있다.
전술한 바와 같이, 4상한 멀티플라이어는 2상한 멀티플라이어들을 교차 결합시켜 성취될 수 있다. 2상한 멀티플라이어는 인가된 제어 전압 [동조 전압(tuning voltage)]에 따라 변경되는 이득을 가지는 가변 이득 셀(variable-gain cell)로서 간주될 수 있으므로, 4상한 멀티플라이어는 가변 이득 셀의 교차-결합 차동 출력에 의해 형성될 수 있다.
첨부 도면 제5도는 가변 이득 셀이 결합되어 구성되는 4상한 멀티플라이어를 도시하고 있다. 제5도에서, 2개의 가변 이득 셀(51, 52)은 차동 입력 전압 Vx에 따라 차동 출력 전류를 발생시키고, 선형 동작하는 2상한 멀티플라이어 또는 실제적으로 선형 동작하는 2상한 멀티플라이어로 구성된다. 차동 입력 전압 Vy과 같은 한쌍의 입력 전압은 가변 이득 셀(51, 52)에 인가되는 동조 전압으로서 사용된다.
종래의 MOS 4상한 멀티플라이어는 기지의 케이. 불트 등이 개시한 회로와 크게 다르지 않은 회로 설계의 범위 내에서 다소의 자유를 가진다. 전술한 4상한 멀티플라이어는 접지된 소스를 가지므로 이 소스에 선택적으로 입력 신호를 인가한다는 것은 어려운 일이다. 트랜지스터의 임계 전압 VTH은 제조 공정으로 인해 변경되고, 이 임계 전압의 변동은 차동 출력 전류에 영향을 미친다. 이 문제는 제2도에 도시된 바와 같이, 트랜지스터의 소스를 접지시키지 않고, 정전류원으로 트랜지스터를 구동시켜 부동 입력을 인가함으로써 해결될 수 있다. 그러나, 제2도에 도시된 구성은 여전히 임계 전압 VTH의 변동으로 인한 문제를 가진다.
본 발명의 목적은 신규의 회로 구성을 가지는 MOS 4상한 멀티플라이어를 제공하는 데에 있다.
본 발명의 다른 목적은 선형적으로 동작하는 부동 입력을 가지며, 입력 신호가 쉽게 인가되는 MOS 4상한 멀티플라이어를 제공하는데 있다.
본 발명에 따라, 처음 전술한 목적은 제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력시키기 위한 4상한 멀티플라이어에 의해 성취될 수 있는데, 이 4상한 멀티플라이어는 차동 출력을 각각 가지는 제1 및 제2 2상한 멀티플라이어를 구비하고, 제1 및 제2 2상한 멀티플라이어는 차동 출력을 가지며 서로 공통으로 접속된 소스를 가지는 제1 및 제2 트랜지스터 쌍과, 제1 트랜지스터 쌍에 부하로서 제1 트랜지스터 쌍에 캐스코드(cascode) 접속되는 제3트랜지스터 쌍에 캐스코드 접속되는 제3 트랜지스터 쌍을 포함하고, 제2트랜지스터 쌍의 드레인은 제1 및 제2 2상한 멀티플라이어의 각각에서의 제3트랜지스터 쌍의 드레인에 교차-결합되고, 이 제2트랜지스터 쌍의 게이트는 제1 및 제2 2상한 멀티플라이어 각각에서 제1트랜지스터 쌍의 드레인에 제각기 접속되고, 제3트랜지스터 쌍은 제1 및 제2 2상한 멀티플라이어 각각의 노드에서 서로 공통으로 접속되고, 차동 출력 전류는 적어도 제1 및 제2 2상한 멀티플라이어 각각의 제2트랜지스터 쌍의 드레인 전류를 포함하고, 제1 및 제2 2상한 멀티플라이어의 차동 출력은 서로 교차 결합되어, 결합된 차동 출력 전류를 출력하고, 제1차동 입력 전압은 제1 및 제2 2상한 멀티플라이어 각각의 제1트랜지스터 쌍의 게이트들 간에 인가되며, 그리고, 제2 차동 입력 전압은 제1 2상한 멀티플라이어의 노드와 제2 2상한 멀티플라이어의 노드 사이에 인가되도록 구성된다. 본 발명의 다른 목적은 제1 및 제2 차동 입력 전압의 곱에 대응하는 차동 출력 전류를 출력하는 MOS 4상한 멀티플라이어는 테일 전류원과, 테일 전류원에 의해 구동 가능하며 서로 공통으로 접속되는 소스를 가지는 제1, 제2, 제3 및 제4트랜지스터 쌍과 제1 및 제2트랜지스터 쌍에 각각 부하로서 제1 및 제2트랜지스터 쌍에 캐스코드 접속된 제5 및 제6트랜지스터 쌍을 구비하며, 제3 및 제4트랜지스터의 게이트는 제1 및 제2트랜지스터 쌍의 드레인에 제각기 접속되고, 제1 및 제2트랜지스터 쌍의 게이트는 서로 병렬로 접속되어 제1차동 입력 전압을 인가하고, 제5트랜지스터 쌍의 게이트는 제1노드에서 서로 공통으로 접속되고, 제6트랜지스터 쌍의 게이트는 제2노드에서 서로 공통으로 접속되어, 제2차동 입력 전압은 제1노드와 제2노드 사이에 인가되고 제3 및 제4트랜지스터 쌍의 드레인은 서로 교차-결합되고, 그리고, 차동 출력 전류는 적어도 제3 및 제4트랜지스터 쌍의 드레인 전류를 포함하도록 구성된다.
또한, 본 발명의 다른 목적은 제1 및 제2차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 의해 성취될 수 있는데, 이 MOS 4상한 멀티플라이어는 제1 차동 입력 전압에 응답하여 인가되는 동조 전압에 따르는 차동 출력 전류를 발생시키기 위한 제1 및 제2 가변 이득 셀을 구비하고, 제1 및 제2가변 이득 셀의 각각은 테일 전류원과, 이 테일 전류원에 의해 구동 가능하며 서로 공통으로 접속된 소스를 가지는 제1 및 제2트랜지스터 쌍과, 그리고, 제1트랜지스터 쌍에 부하로서 캐스코드 접속되는 제3트랜지스터 쌍을 포함하고, 제2트랜지스터 쌍의 게이트는 제1 및 제2 가변 이들 셀 각각의 제1트랜지스터 쌍의 드레인에 접속되고, 제1 및 제3트랜지스터 쌍 중 하나의 트랜지스터 쌍의 게이트는 제1 및 제2가변 이득 셀 각각에서 게이트로 동조 전압을 인가하기 위하여 서로 공통으로 접속되고, 제1 및 제3트랜지스터 쌍 중 다른 트랜지스터 쌍의 게이트는 제1 및 제2 가변 이득 셀 각각에서 게이트들 간에 제1차동 입력 전압을 인가하며, 차동 출력 전류는 제2트랜지스터 쌍의 드레인 전류를 포함하고, 제1 및 제2가변 이득 셀은 서로 교차-결합된 차동 출력을 가져 결합된 차동 출력 전류를 출력하고, 그리고, 상기 배치에서 제2차동 입력 전압은 제1가변 이득 셀의 노드와 제2가변 이득 셀의 노드 사이에 인가되도록 구성된다.
본 발명의 다른 목적은 또한, 제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 의해 성취될 수 있는데, 이 MOS 4상한 멀티플라이어는 멀티플라이어 코어와 입력 회로를 구비하고, 멀티플라이어 코어는 테일 전류원과 이 테일 전류에 의해 구동 가능하며 서로 공통으로 접속된 소스를 가지는 제1 및 제2트랜지스터 쌍을 포함하고, 제1 및 제2트랜지스터 쌍의 드레인은 서로 병렬로 접속되어 차동 출력 전류를 발생시키고, 입력 회로는 제1 및 제2트랜지스터 쌍의 게이트에 인가되도록 게이트 입력 전압을 발생시키며, 제3, 제4, 제5 및 제6트랜지스터 쌍을 포함하고, 상기 배치에서는 멀티플라이어 코어로부터의 차동 출력 전류와 입력 회로로부터의 차동 출력 전류가 가산됨으로써, 결합된 차동 출력 전류가 출력되도록 구성된다.
본 발명의 상기한 및 기타 다른 목적, 특징 및 장점은 예로서 본 발명의 바람직한 실시예를 도시하는 첨부 도면을 참조한 다음의 설명으로부터 명백해질 것이다.
[실시예 1]
제6도는 본 발명의 제1실시예를 따른 MOS 4상한 멀티플라이어를 도시하고 있다. 제6도에 도시된 MOS 4상한 멀티플라이어는 MOS 트랜지스터(M21 내지 M24)의 드레인이 양전원 VDD에 접속된다는 점에서 제1도에 도시된 종래의 MOS 4상한 멀티플라이어와 상이한 회로 구성을 가진다. 제1도에 도시된 부분과 동일한 제6도의 부분들은 동일한 참조 번호로 표기되어 있다.
제6도에 도시한 MOS 4상한 멀티플라이어의 제2 2상한 멀티플라이어에서, 트랜지스터(M32, M33, M12 및 M13)의 드레인 전류 ID32, ID33, ID12및 ID13는 전술한 식(2) 내지 (5)에 의해 각각 표현된다. 제2 2상한 멀티플라이어의 차동 입력 전류 ΔI'는 다음과 같다:
임계 전압 VTH은 제1도의 회로 구성에서와 같이 일정하므로, 제2 2상한 멀티플라이어는 선형적으로 동작한다. 유사하게 제1 2상한 멀티플라이어도 또한 선형적으로 동작한다.
따라서 제6도에 도시된 MOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같이 표현된다:
여기서, Vx, Vy, VR1및 VR2는 전술한 바와 같이 정의된다.
식(16)에서 알 수 있는 바와 같이, CMOS 4상한 멀티플라이어는 선형적으로 동작한다.
제7도는 본 발명의 제1실시예를 따르는 다른 MOS 4상한 멀티플라이어를 도시한 것이다. 제7도에 도시된 MOS 4상한 멀티플라이어는 트랜지스터(M21, M23)의 드레인이 제1 전류 미러의 트랜지스터(M42)의 드레인에 접속되고 트랜지스터(M22, M24)의 드레인은 제2 전류 미러의 트랜지스터(M43)의 드레인에 접속되었다는 점에서 제1도에 도시된 종래의 MOS 4상한 멀티플라이어와 상이한 회로 구성을 가진다.
제7도에 도시된 MOS 4상한 멀티플라이어의 제2 2상한 멀티플라이어에서, 트랜지스터(M32, M33, M12 및 M13)의 드레인 전류 ID32, ID33, ID12및 ID13는 전술한 식(2) 내지 (5)에 의해 각각 표현된다. 제2 2상한 멀티플라이어의 차동 출력 전류 ΔI'는 다음과 같다:
결과적으로, 제2 2상한 멀티플라이어는 선형 동작을 하고, 유사하게 제1 2상한 멀티플라이어도 또한 선형 동작을 한다.
따라서, 제7도에 도시된 MOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같이 표현된다:
식(18)으로부터 알 수 있는 바와 같이, 제7도에 도시된 CMOS 4상한 멀티플라이어는 선형적으로 동작한다.
[실시예 2]
예1 :
제8도는 본 발명의 제2 실시예의 예1을 따른 MOS 4상한 멀티플라이어를 도시하고 있다. 제8도에 도시된 MOS 4상한 멀티플라이어는 동일한 특성의 12개의 MOS 트랜지스터(M51 내지 M62)와 정전류 Io를 공급하기 위한 테일 전류원(31)으로 구성된다. MOS 트랜지스터(M51 내지 M58)의 소스는 테일 전류원(31)에 공통으로 접속되어 옥토테일 셀(octotail cell)을 구성한다. MOS 트랜지스터(M59 내지 M62)는 각각 트랜지스터(M51 내지 M54)의 드레인에 캐스코드 접속된다. 트랜지스터(M59 내지 M62)의 드레인은 전원 VDD에 공통으로 접속된다. 트랜지스터(M55 내지 M58)의 게이트는 각각 트랜지스터(M51 내지 M54)의 드레인에 접속된다. MOS 4상한 멀티플라이어에는 제1 차동 입력 전압 Vx와 제2 차동 입력 전압 Vy이 공급된다. 제1차동 입력 전압 Vx가 인가되는 입력 단자 쌍 중의 하나는 트랜지스터(M51, M53)의 게이트에 접속되고, 다른 입력 단자는 트랜지스터(M52, M54)의 게이트에 접속된다. 이와 같이, 제2차동 입력 전압 Vy가 인가되는 하나의 입력 단자 쌍 중의 하나는 트랜지스터(M59, M60)의 게이트에 접속되고 다른 입력 단자는 트랜지스터(M61 및 M62)의 게이트에 접속된다. 트랜지스터(M56 및 M57)의 드레인은 서로 접속된다. 트랜지스터(M56, M57)의 드레인 전류 ID56및 ID57의 합(sum)은 I+로서 표시된다. 유사하게, 트랜지스터(M55, M58)의 드레인은 서로 접속된다. 트랜지스터(M55, M58)의 드레인 전류 ID55및 ID58의 합은 I-로 표시된다.
MOS 트랜지스터(M51 내지 M58)의 드레인 전류 ID51내지 ID58은 다음과 같다.
여기서, VR1, VR2는 제1 및 제2 차동 입력 전압 Vx, Vy에 대한 기준 DC 전압이다. 테일 전류의 조건으로부터 다음의 관계가 만족한다.
식(19) 내지 식(25)를 풀어보면, 제8도에 도시된 MOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같다:
따라서, MOS 4상한 멀티플라이어는 옥토테일 셀의 어느 트랜지스터도 차단되지 않는 입력 전압 범위 내에서 선형적으로 동작한다.
예2:
제9도는 본 발명의 제2실시예의 예2를 따르는 MOS 4상한 멀티플라이어이다. 제9도에 도시된 MOS 4상한 멀티플라이어는 MOS 트랜지스터(M56, M57, M60 및 M61)의 드레인이 서로 공통으로 접속되고 MOS 트랜지스터(M55, M58, M59 및 M62)의 드레인이 서로 공통으로 접속된다는 점에서 제8도에 도시된 MOS 4상한 멀티플라이어와 상이하다. 트랜지스터(M56, M57, M60 및 M61)의 드레인 전류 ID56, ID57, ID60및 ID61의 합은 I+로 표시되고, 트랜지스터(M55, M58, M59 및 M62)의 드레인 전류 ID55, ID58, ID59및 ID62의 합은 I-로 표시된다.
MOS 4상한 멀티플라이어에서 트랜지스터(M51 내지 M58)의 드레인 전류 ID51내지 ID58는 전술한 식(19) 내지 (24)로 표현된다. 식(25)에서 표시된 테일 전류의 조건이 만족되므로, 제9도에 도시된 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같다:
따라서, MOS 4상한 멀티플라이어는 옥토테일 셀의 어느 트랜지스터도 차단되지 않는 입력 전압 범위 내에서 선형적으로 동작한다.
예3:
제10도는 본 발명의 제2 실시예의 예3을 따른 MOS 4상한 멀티플라이어를 도시하고 있다. 제10도에 도시된 MOS 4상한 멀티플라이어는 트랜지스터(M56, M57, M59 및 M62)의 드레인이 서로 공통으로 접속되고, 트랜지스터(M55, M58, M60 및 M61)의 드레인이 서로 공통으로 접속된다는 점에서 제8도에 도시된 MOS 4상한 멀티플라이어와 상이하다. 트랜지스터(M56, M57, M59 및 M62)의 드레인 전류 ID56, ID57, ID59및 ID62의 합은 I+로 표시되고, 트랜지스터(M55, M58, M60 및 M61)의 드레인 전류 ID55, ID58, ID60및 ID61의 합은 I-로 표시된다.
MOS 4상한 멀티플라이어에서, 드레인 전류 ID51내지 ID58는 전술한 식(19) 내지 (24)에 의해 표현된다. 식(25)에서 표현되는 테일 전류의 조건이 만족되므로, 제10도에 도시된 MOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같다:
따라서, MOS 4상한 멀티플라이어는 옥토테일 셀의 어느 트랜지스터도 차단되지 않는 입력 전압 범위 내에서 선형적으로 동작한다
도면 제8 내지 제10도에 도시된 본 발명의 제2 실시예를 따르는 MOS 4상한 멀티플라이어는 입력 전압에 선형적으로 응답하며 부동 입력을 가진다. MOS 4상한 멀티플라이어의 각각은 공통으로 접속되고 테일 전류원(31)에 의해 구동 가능한 소스를 가지는 옥토테일 셀을 사용하므로 임계 전압의 변동은 차동 출력 전류에 영향을 미치지 않는다. 따라서, 회로 전류의 변동이 없고, 기준 전압 VR1, VR2이 안정되므로, 차동 입력 전압은 쉽게 인가될 수 있다.
본 발명의 제2 실시예를 따르는 MOS 4상한 멀티플라이어에서, 옥토테일 셀을 구성하는 모든 트랜지스터 중의 트랜지스터(M55 내지 M58)는 승산 기능과 직접 관련이 있다. 멀티플라이어가 선형적으로 동작하는 입력 전압 범위는 트랜지스터(M55 내지 M58)를 통하여 흐르는 전류의 합에 의해 결정된다. 이들 전류의 합이 4배 증가될 시에 멀티플라이어가 선형 동작하는 입력 전압 범위는 2배가 된다. 그러나, 제2 실시예에 8개의 MOS 트랜지스터(M51 내지 M58)가 정전류원(31)을 공유하므로, 승간 기능에 직접 관련된 트랜지스터(M55 내지 M58)를 통하여 흐르는 전류를 유일하게 결정하는 것은 불가능하다. 트랜지스터(M55 내지 M58)를 통하여 흐르는 전류의 합에 4배로 증가되는 경우, 트랜지스터(M51 내지 M54)를 통하여 흐르는 전류도 또한 4배가 된다.
[실시예 3]
전술한 바와 같이, 4상한 멀티플라이어는 교차-결합되는 2개의 가변 이득 셀에 의해 성취된다. 제3 실시예에서, 가변 이득 셀의 각각은 2상한 멀티플라이어와 동일한 입력 및 출력 특성을 가지는 캐스코드 접속된 쿼드리테일 셀을 포함한다. 캐스코드 접속된 쿼드리테일 셀은 서로 공통으로 접속된 소스를 가지고 단일 테일 전류원에 의해 구동 가능한 2쌍의 트랜지스터로 구성되는 쿼드리테일 셀과, 쿼드리테일 셀에 캐스코드 접속된 한쌍의 트랜지스터를 포함한다. 캐스코드 접속된 쿼드리테일 셀을 단일 테일 전류원에 의해 구동되므로, 임계 전압은 차동 입력 전류에 영향을 주지 않는다. 따라서, 제3 실시예에서 따르면 차동 입력 전압은 쉽게 인가될 수 있다.
예1:
제11도는 본 발명의 제3 실시예의 예1을 따르는 MOS 4상한 멀티플라이어를 도시하고 있다. 제11도에 도시된 MOS 4상한 멀티플라이어는 동일한 특성의 12개의 MOS 트랜지스터(M71 내지 M76 및 M81 내지 M86)와 동일한 정전류 Io를 각각 공급하기 위한 제1 및 제2테일 전류원(32, 33)으로 구성된다. 트랜지스터(M71 내지 M76) 및 제1테일 전류원(32)는 함께 제1캐스코드 접속된 쿼드리테일 셀로서 동작하고, 트랜지스터(M81 내지 M86) 및 제2테일 전류원(33)은 함께 제2캐스코드 접속된 쿼드리테일 셀로서 동작한다.
제1 캐스코드 접속된 쿼드리테일 셀에서, 트랜지스터(M71 내지 M74)의 소스는 제1 테일 전류원(32)과 공통으로 접속된다. 트랜지스터(M75, M76)는 트랜지스터(M71, M72)의 드레인에 부하로서 각각 접속된다. 트랜지스터(M73, M74)의 게이트는 트랜지스터(M71, M72)의 드레인에 각각 접속된다. 유사하게, 제2캐스코드 접속된 쿼드리테일 셀에서 트랜지스터(M81 내지 M84)의 소스는 제2 테일 전류원(33)에 공통으로 접속된다. 트랜지스터(M85, M86)는 트랜지스터(M81, M82)에 각각 캐스코드 접속된다. 트랜지스터(M83, M84)의 게이트는 트랜지스터(M81, M82)의 드레인에 각각 접속된다.
트랜지스터(M75, M76, M85 및 M86)의 드레인에 전원 전압 VDD이 제공된다. 트랜지스터(M73, M84)의 드레인은 상호 접속되고, 이들 트랜지스터의 드레인 전류 ID73및 ID84의 합은 I+로서 표시된다. 트랜지스터(M74, M83)의 드레인은 상호 접속되고, 이들 트랜지스터의 드레인 전류 ID74및 ID83의 합은 I-로 표시된다.
MOS 4상한 멀티플라이어에는 제1 및 제2 차동 입력 전압 Vx, Vy로 구성된 입력 신호가 공급된다. 제1차동 입력 전압 Vx가 인가되는 한쌍의 입력 단자 중의 한 단자는 트랜지스터(M75 및 M86)의 게이트에 접속되고, 다른 입력 단자는 트랜지스터(M76 및 M85)의 게이트에 접속된다. 마찬가지로, 제2 차동 입력 전압 Vy가 인가되는 한 쌍의 입력 단자 중의 한 단자는 트랜지스터(M81 및 M82)의 게이트에 접속되고, 다른 입력 단자는 (M71 및 M72)의 게이트에 접속된다. 상술한 접속을 통하여, 캐스코드 접속된 쿼드리테일 셀은 서로 교차 결합된다.
제1 캐스코드 접속된 쿼드리테일 셀에서, 트랜지스터(Mi)가 게이트-드레인 전압 VGSi와 드레인 전류 IDi를 가진다면, 관계 ID71= ID72, VGS71= VGS72= VGS75= VGS76= Vy -- VS가 만족된다. 그러므로, 트랜지스터(M71 내지 M74)의 드레인 전류 ID71내지 ID74는 다음 식들로 표현된다.
여기서, VS는 트랜지스터(M71 내지 M74)의 공통 소스 전압이고, Vy -는 트랜지스터(M71 및 M72)의 게이트 전압으로서 Vy -= VR2- Vy/2로 표현되고, VR1및 VR2는 제1 및 제2 차동 입력 전압 Vx및 Vy에 대한 기준 DC 전압이다. 테일 전류의 조건으로부터, 다음 식이 만족된다.
그러므로, 제1 캐스코드 접속된 쿼드리테일 셀의 차동 출력 전류 ΔI'는 다음과 같이 주어진다.
공통 소스 전압 VS는 제1차동 입력 전압 Vx에 좌우되고, 다음과 같이 표현된다.
식(33)으로 표시된 바와 같이, 차동 출력 전류 ΔI'는 공통 소스 전압 VS에 관련한 어떤 항도 포함하지 않으므로, 제1 캐스코드 접속된 쿼드리테일 셀은 선형으로 동작한다. 제1캐스코드 접속된 쿼드리테일 셀이 가변 이득 셀로서 간주된다면, 가변 이득 셀은 제1차동 입력 전압 Vx를 증폭하고 차동 출력 전류 ΔI'를 출력하며 증폭율은 전압 Vy -에 따라 결정된다. 그렇지 않으면, 전압 Vy -는 증폭율을 설정하기 위한 동조 전압으로서 사용된다. 이와 유사한 해석으로부터 제2 캐스코드 접속된 쿼드리테일 셀도 또한 선형으로 동작한다는 것을 이해할 수 있다.
결과적으로, 제11도에 도시한 MOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같이 주어진다.
여기서 VR= VR1- VR2이다. 식(35)로부터 제11도에 도시한 MOS 4상한 멀티플라이어는 선형으로 동작한다는 것을 알 수 있다.
예2 및 3:
캐스코드 접속된 쿼드리테일 셀로부터 차동 출력 전류 ΔI'를 얻기 위한 구성은 제11도에 도시한 구성으로 제한되지 않는다. 제12도에 도시한 예2에 따른 MOS 4상한 멀티플라이어에서, 쿼드리테일 셀의 2쌍의 트랜지스터는 서로 병렬로 접속된다. 구체적으로 말하면, 트랜지스터(M73, M75, M84 및 M86)는 서로 공통으로 접속된 드레인을 갖고, 트랜지스터(M73, M75, M84 및 M86)의 드레인 전류의 합은 I+로 표시되고, 트랜지스터(M74, M76, M83 및 M85)는 서로 공통으로 접속된 드레인을 갖고, 트랜지스터(M74, M76, M83 및 M85)의 드레인 전류의 합은 I-로 표현된다. 트랜지스터(M71 내지 M74)의 드레인 전류(ID71내지 ID74)가 식(29) 내지 (32)로 표현되는 한, 제1 캐스코드 접속된 쿼드리테일 셀의 차동 출력 전류 ΔI'는 다음과 같이 표현된다.
공통 소스 전압 VS는 식(34)로 표현되고, 제1 차동 입력 전압 Vx에 좌우된다. 차동 출력 전류 ΔI'가 공통 소스 전압 VS에 관련한 어떠한 항도 포함하지 않기 때문에, 캐스코드 접속된 쿼드리테일 셀은 선형으로 동작한다는 것을 알 수 있다.
제11도에 도시한 회로 구성에 대하여, 제12도에 도시한 MOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같이 주어진다.
식(37)로부터 제12도에 도시한 MOS 4상한 멀티플라이어는 제11도에 도시한 MOS 4상한 멀티플라이어는 제11도에 도시한 MOS 4상한 멀티플라이어와 동일한 입력 및 출력 특성을 갖고, 선형으로 동작한다는 것을 알 수 있다.
제13도에 도시한 예3에 따른 MOS 4상한 멀티플라이어에서, 쿼드리테일 셀의 2쌍의 트랜지스터는 서로 교차 결합된다. 구체적으로 말하면, 트랜지스터(M73, M76, M84 및 M85)는 서로 공통으로 접속된 드레인을 갖고, 트랜지스터(M73, M76, M84 및 M85)의 드레인 전류의 합은 각각 I+로 표시되며 트랜지스터(M74, M75, M83 및 M86)은 서로 공통으로 접속된 드레인을 갖고, 트랜지스터(M74, M75, M83 및 M86)의 드레인 전류의 합은 I-로 표시된다. 트랜지스터(M71 내지 M74)의 드레인 전류 ID71내지 ID74가 상기 식(29) 내지 (32)로 표시되는 한, 제1 캐스코드 접속된 쿼드리테일 셀의 차동 출력 전류 ΔI'는 다음과 같이 표현된다.
캐스코드 접속된 쿼드리테일 셀의 각각은 선형으로 동작한다. 제13도에 도시한 MOS 4상한 멀티플라이어의 차동 출력 ΔI는 다음과 같이 주어진다.
식(38)로부터 제13도에 도시한 MOS 4상한 멀티플라이어는 제11도에 도시한 MOS 4상한 멀티플라이어와 동일한 입력 및 출력 특성을 갖고, 선형으로 동작한다는 것을 알 수 있다.
예4:
제11도 내지 제13도에 도시한 MOS 4상한 멀티플라이어에서, 차동 입력 전압은 캐스코드 접속된 쿼드리테일 셀 내의 테일 전류원으로부터 떨어진 캐스코드 접속된 한 쌍의 트랜지스터 중의 하나의 트랜지스터에 인가된다. 그러나, 테일 전류원에 보다 인접한 한쌍의 트랜지스터 중의 하나의 트랜지스터에 차동 입력 전압을 인가하는 것이 가능하다. 제14도에 도시한 예4에 따른 MOS 4상한 멀티플라이어는 이러한 구성의 캐스코드 접속된 쿼드리테일 셀을 이용한다. 제14도에 도시한 MOS 4상한 멀티플라이어는 제1 및 제2 차동 입력 전압 Vx, Vy가 서로 다른 방식으로 인가되는 것을 제외하고, 제11도에 도시한 MOS 4상한 멀티플라이어와 실질적으로 동일한 구성으로 되어 있다. 구체적으로 말하면, 제1 차동 입력 전압 Vx가 인가되는 한쌍의 입력 단자 중의 한 단자는 트랜지스터(M71 및 M81)의 게이트에 접속되고, 다른 입력 단자는 트랜지스터(M72 및 M82)의 게이트에 접속된다. 이와 마찬가지로, 제2차동 입력 전압 Vy가 인가되는 한쌍의 입력 단자 중의 한 단자는 트랜지스터(M85 및 M86)의 게이트에 접속되고, 다른 입력 단자는 트랜지스터(M75 및 M76)의 게이트에 접속된다.
VGS71= VGS75, VGS72= VGS76, ID71= ID75, ID72= ID76이기 때문에, 제1 캐스코드 접속된 쿼드리테일 셀의 트랜지스터(M71 내지 M74)의 드레인 전류 ID71내지 ID74는 다음 식으로 표현된다.
식(32)로 표현된 테일 전류의 조건이 만족되기 때문에, 쿼드리테일 셀의 차동 출력 전류 ΔI'는 다음과 같이 주어진다.
공통 소스 전압 VS는 차동 입력 전압 Vx에 좌우되고, 다음과 같이 표시된다.
공통 소스 전압 VS는 일정한 값이 아니다. 공통 소스 전압 VS에 관련한 어떤 항이 식(44)로부터 제거되기 때문에, 제1캐스코드 접속된 쿼드리테일 셀은 선형으로 동작한다. 마찬가지로, 제2 쿼드리테일 셀은 선형으로 동작한다.
그러므로, 제14도에 도시한 MOS 4상한 멀티플라이어는 다음과 같이 주어진다.
제14도에 도시한 MOS 4상한 멀티플라이어는 선형으로 동작한다.
예5:
제15도에 도시한 예5에 따른 MOS 4상한 멀티플라이어는 평형된 캐스코드 접속된 쿼드리테일 셀을 이용한다. 제15도에 도시한 MOS 4상한 멀티플라이어는 제1 및 제2 차동 입력 전압이 서로 다른 방식으로 인가되고 전류 I+, I-가 반전된 방식으로 추출되는 것을 제외하고 제12도에 도시한 MOS 4상한 멀티플라이어와 실질적으로 동일한 구성으로 되어 있다. 구체적으로 말하면, 제1 차동 입력 전압 Vx가 인가되는 한쌍의 입력 단자 중의 한 단자는 트랜지스터(M71 및 M81)의 게이트에 접속되고, 다른 입력 단자는 트랜지스터(M85 및 M86)의 게이트에 접속된다.
식(40) 내지 (43)이 제1 캐스코드 접속된 쿼드리테일 셀의 트랜지스터(M71 내지 M74)의 드레인 전류 ID71내지 ID74에 대해 만족되고, 또한 식(32) 및 (45)가 만족되기 때문에, 제1 캐스코드 접속된 쿼드리테일 셀의 차동 출력 전류 ΔI'는 다음과 같이 주어진다.
여기서 Vy +는 트랜지스터(M75 및 M76)의 게이트 전압이고, Vy += VR2+ Vy/2로 표시된다. 식(45)로 표시되는 바와 같이, 공통 소스 전압 VS는 차동 입력 전압 Vx에 좌우되고 일정하지 않다. 공통 소스 전압 VS는 제1캐스코드 접속된 쿼드리테일 셀의 차동 출력 전류 ΔI'의 식에서 비선형 항으로 남는다. 그러므로, 제1 캐스코드 접속된 쿼드리테일 셀의 선형성은 제11도 내지 제14도에 도시한 MOS 4상한 멀티플라이어의 것보다 떨어진다.
제15도에 도시한 MOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같이 주어진다.
여기서 VS, VS'는 각각 제1 및 제2 캐스코드 접속된 쿼드리테일 셀 내에서의 공통 소스 전압을 나타낸다. 다음 식 (49)는 공통 소스 전압 VS, VS'에 대해 만족된다.
다음 관계식(50)이 만족된다면, 식(49)는 다음식(51)로 근사화될 수 있다.
식(50), (51)로부터, 공통 소스 전압 VS, VS'는 두개의 차동 입력 전압 Vx, Vy가 적은 경우에 VS- VS' ≒ 0으로 간주될 수 있다. 그러므로, 서로 가변 이득 셀로서 교차 결합된 평형된 캐스코드 접속된 쿼드리테일 셀로 구성된 MOS 4상한 멀티플라이어의 입력 및 출력 특성은 비선형항이 서로 상당히 상쇄되는 실질적 선형성을 갖는 승산 특성이다. 평형된 캐스코드 접속된 쿼드리테일 셀의 상호 콘덕턴스 특성이 입력 전압에 대해 단조 감소하는 성질을 가지기 때문에, MOS 4상한 멀티플라이어의 상호 콘덕턴스 특성도 역시 입력 전압에 대해 단조 감소 성질을 갖는다.
예6:
제16도에 도시한 예6에 따른 MOS 4상한 멀티플라이어는 비평형 캐스코드 접속된 쿼드리테일 셀을 이용한다. 제16도에 도시한 4상한 멀티플라이어는 제1 및 제2차동 입력 전압 Vx, Vy가 서로 다른 방식으로 인가되는 것을 제외하고 제13도에 도시한 MOS 4상한 멀티플라이어와 실질적으로 동일한 구성으로 된다. 구체적으로 말하면, 제1 차동 입력 전압 Vx가 인가되는 한 쌍의 입력 단자 중의 한 단자는 트랜지스터(M71 및 M81)의 게이트에 접속되고, 다른 입력 단자는 트랜지스터(M72 및 M82)의 게이트에 접속된다. 마찬가지로, 제2 차동 입력 전압 Vy가 인가되는 한쌍의 입력 단자 중의 한 단자는 트랜지스터(M85 및 M86)의 게이트에 접속되고, 다른 입력 단자는 트랜지스터(M75 및 M76)의 게이트에 접속된다.
식(40) 내지 (43)이 제1 캐스코드 접속된 쿼드리테일 셀의 트랜지스터(M71 내지 M74)에 대해 만족되고, 또한 식(32) 및 (45)가 만족되기 때문에, 제1캐스코드 접속된 쿼드리테일 셀의 차동 출력 전류 ΔI'는 다음과 같이 주어진다.
식(45)로 표시된 바와 같이, 공통 소스 전압 VS는 차동 입력 전압 Vx에 좌우되고, 일정하지 않다. 공통 소스 전압 VS는 제1 캐스코드 접속된 쿼드리테일 셀의 차동 출력 전류 ΔI'의 식에서 비선형 항으로 남는다. 따라서, 제1캐스코드 접속된 쿼드리테일 셀의 선형성은 제11도 내지 제14도에 도시한 MOS 4상한 멀티플라이어의 것보다 떨어진다.
제16도에 도시한 MOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음과 같이 주어진다.
식(50) 및 (51)이 제15도에 도시한 회로 구성에 대해 만족되기 때문에, 공통 소스 전압 VS, VS'는 2개의 차동 입력 전압 Vx, Vy가 적기 때문에 VS- VS' ≒ 0 으로서 간주될 수 있다. 그러므로, 서로 가변 이득 셀로서 교차 결합된 비평형 캐스코드 접속된 쿼드리테일 셀로 구성된 MOS 4상한 멀티플라이어의 입력 및 출력 특성은 비선형 항이 서로 상당히 상쇄되는 실질적인 선형성을 갖는 승산 특성이다.
[실시예 4]
제2 실시예에 따른 MOS 4상한 멀티플라이어는 옥토테일 셀을 이용하기 때문에, 승산 기능에 직접 관련된 4개의 MOS 트랜지스터의 드레인 전류의 합만을 개별적으로 설정할 수 없다. 제4 실시예에 따르면, 2개의 테일 전류원은 승산 기능에 직접 관련되는 4개의 MOS 트랜지스터의 드레인 전류의 합을 개별적으로 설정하는데 사용된다.
제17도에 도시한 제4 실시예에 따른 MOS 4상한 멀티플라이어는 2개의 테일 전류원과 차동 출력 전류를 싱글-엔디드(single-ended) 출력 전류로 변환하기 위한 3개의 전류 미러를 갖는다는 점에서 제19도에 도시한 MOS 4상한 멀티플라이어와 다르다. 구체적으로 말하면, MOS 트랜지스터(M55 내지 M58)은 함께 멀티플라이어 코어로서 기능하고, 제1 테일 전류원(34)에 공통으로 접속된 소스를 갖는다. 제1 및 제2 테일 전류원(34, 35)는 각각의 정전류 Io, Ib를 공급한다. 트랜지스터(M55 내지 M58)의 소스 전압은 VS로 표시되고, 트랜지스터(M51 내지 M54)의 공통 소스 전압은 VS1로 표시된다.
제1 전류 미러는 소스가 양의 전원 VDD에 접속된 2개의 P채널 MOS 트랜지스터(M91 및 M92)로 구성된다. 트랜지스터(M91 및 M92)는 트랜지스터(M92)의 드레인에 접속된 게이트를 갖고, 트랜지스터(M92)의 드레인에는 또한 MOS 트랜지스터(M55, M57, M59 및 M61)의 드레인이 접속된다. 제2 전류 미러는 소스가 양의 전원 VDD에 접속된 2개의 P채널 MOS 트랜지스터(M93 및 M94)로 구성된다. 트랜지스터(M93 및 M94)는 트랜지스터(M93)의 드레인에 접속된 게이트를 갖고, 트랜지스터(M93)의 드레인에는 또한 MOS 트랜지스터(M56, M58, M60 및 M62)의 드레인이 접속된다. 제3 전류 미러는 소스가 음의 전원 VSS에 접속된 N채널 MOS 트랜지스터(M95 및 M96)으로 구성된다. 트랜지스터(M95 및 M96)은 MOS 트랜지스터(M95)의 드레인에 각각 접속된 드레인을 갖는다. 트랜지스터(M94 및 M96)의 드레인이 서로 접속되어 있는 노드로부터 흐르는 전류는 멀티플라이어의 출력 전류의 역할을 한다.
2개의 차동 입력 신호 Vx, Vy의 합과 그 사이의 차는 테일 전류 Io에 의해 구동되는 멀티플라이어 코어에 인가된다. 트랜지스터(M55 내지 M58)의 드레인 전류 ID55내지 ID58은 다음과 같이 표현된다.
여기서 VR= VR2-VR1이다.
테일 전류의 조건으로부터, 다음 관계가 만족한다.
식(54) 내지 (58)로부터, CMOS 4상한 멀티플라이어의 차동 출력 전류 ΔI는 다음 식에 의해 구해진다.
식(59)로부터 알 수 있는 바와 같이, MOS 트랜지스터 입력 및 출력 특성이 제곱 관계로 표시된다면, 이상적인 승산 특성은 MOS 트랜지스터의 어느 것도 차단되지 않는 입력 전압 범위 내에서 얻어진다. 그러나, 과도 입력 전압이 인가될 때, MOS 트랜지스터는 차단되기 때문에, MOS 4상한 멀티플라이어는 이상적인 승산 특성에서 벗어나는 특성을 나타낸다. 식(59) 및 (13)이 서로 일치하기 때문에, MOS 4상한 멀티플라이어는 제13도에 도시한 것과 동일한 전달 특성을 가지며, 대 신호에 대해 제한된 특성을 갖는다. 멀티플라이어는 차동 입력 전압 Vx, Vy의 어느 것에 대해 동일한 상호 콘덕턴스 특성을 갖는다. 차동 출력 전류를 제1 차동 입력 전압 Vx에 대해 미분함으로써 얻어진 상호 콘덕턴스 특성은 제4도에 도시한 상호 콘덕턴스 특성과 일치한다.
트랜지스터(M55 내지 M58)은 테일 전류 Io에 의해 구동되고, 쿼드리테일 셀을 구성한다. 쿼드리테일 셀로 구성된 멀티플라이어 코어의 트랜지스터(M55 내지 M58)의 게이트에 인가된 입력 전압이 식(54) 내지 (57)에 따라 (±Vx±Vy)로 표현되는 이유가 아래에 설명된다.
멀티플라이어 코어에 대한 입력 회로는 MOS 트랜지스터(M51 내지 M54, M59 내지 M62)로 구성된 캐스코드 접속된 쿼드리테일 셀이다. 트랜지스터(M51 내지 M54)는 테일 전류 Ib를 공유한다. 트랜지스터(M51 및 M54)의 게이트는 서로 접속되고, 트랜지스터(M52 및 M53)의 게이트는 서로 접속되어, 제1 차동 입력 전압 Vx'에 대한 차동 쌍을 구성한다. 따라서, 다음 식(60), (61)이 만족된다.
동일한 드레인 전류가 트랜지스터(M51 및 M59), 트랜지스터(M53 및 M61), 및 트랜지스터(M54 및 M62) 내에 흐르고, 이들은 동일한 게이트-소스 전압을 갖는다. 그러므로, 다음 식이 만족된다.
따라서, 쿼드리테일 셀로 구성된 멀티플라이어 코어의 4개의 MOS 트랜지스터(M55 내지 M58)의 각각의 게이트에 인가된 입력 전압 VG55내지 VG58은 다음과 같이 구해진다.
그러므로, 식(59)는 식(54) 내지 (57)에 식(64) 내지 (67)을 대입함으로써 유도된다.
본 발명의 소정의 양호한 실시예들이 도시되고 상세히 설명되었지만, 여러가지 변화 및 수정이 첨부된 특허 청구의 범위에서 벗어나지 않고서 본 발명 내에서 이루어질 수 있음을 이해하여야 한다.

Claims (19)

  1. 제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 있어서, 차동 출력을 각각 갖고 있는 제1 및 제2 2상한 멀티플라이어를 포함하고, 상기 제1 및 제2 2상한 멀티플라이어 각각은 서로 공통으로 접속된 소스들을 갖는 제1 및 제2트랜지스터 쌍과, 제1트랜지스터 쌍에 부하로서 제1트랜지스터 쌍에 캐스코드 접속된 제3트랜지스터 쌍을 가지며, 제2트랜지스터 쌍은 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제3트랜지스터 쌍의 드레인에 교차 결합되지 않은 드레인들을 갖고, 제2트랜지스터 쌍은 상기 제1 및 제2 2상한 멀티플라이어의 각각에서 제1트랜지스터 쌍의 드레인들에 각각 접속된 게이트들을 갖고, 상기 제3트랜지스터 쌍은 상기 제1 및 제2 2상한 멀티플라이어의 각각에서 노드에서 서로 공통으로 접속된 게이트들을 가지며, 차동 출력 전류는 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제2트랜지스터 쌍의 드레인 전류를 적어도 포함하고, 상기 제1 및 제2 2상한 멀티플라이어의 상기 차동 출력은 결합된 차동 출력 전류를 출력하도록 서로 교차 결합되고, 제1 차동 입력 전압이 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제1트랜지스터 쌍의 게이트들 사이에 인가되고, 제2 차동 입력 전압이 제1 2상한 멀티플라이어의 노드와 상기 제2 상한 멀티플라이어의 노드 사이에 인가되도록 구성된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  2. 제1항에 있어서, 상기 제2트랜지스터 쌍의 드레인들은 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제3트랜지스터 쌍의 드레인들과 병렬로 접속되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  3. 제1항에 있어서, 전원 전압이 상기 제1 및 제2 2상한 멀티플라이어 각각에서 제3트랜지스터 쌍의 드레인들에 인가되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  4. 제1항에 있어서, 상기 결합된 차동 출력 전류를 싱글 엔디드 출력 전류로 변환시키기 위한 전류 미러를 더 포함하는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  5. 제1 및 제2 차동 입력 전압의 곱에 대응하는 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 있어서, 테일 전류원, 서로 공통으로 접속된 소스들을 갖고 상기 테일 전류원에 의해 구동될 수 있는 제1, 제2, 제3 및 제4트랜지스터 쌍, 및 제1 및 제2트랜지스터 쌍에 각각 부하로서 제1 및 제2트랜지스터 쌍에 캐스코드 접속된 제5 및 제6트랜지스터 쌍을 포함하고, 상기 제3 및 제4트랜지스터 쌍은 제1 및 제2트랜지스터 쌍의 드레인들에 각각 접속된 게이트들을 가지며, 제1 및 제2트랜지스터 쌍은 제1 차동 입력 전압을 자신에 인가하기 위해 서로 병렬로 접속된 게이트들을 가지며, 제5트랜지스터 쌍은 제1노드에서 서로 공통으로 접속된 게이트들을 가지며, 제6트랜지스터 쌍은 제2노드에서 서로 공통으로 접속된 게이트들을 가지며, 제2차동 입력 전압이 상기 제1 노드와 상기 제2 노드 사이에 인가되도록 구성되고, 상기 제3 및 제4트랜지스터 쌍은 서로 교차 결합된 드레인들을 갖고 있고, 차동 출력 전류는 상기 제3 및 제4트랜지스터 쌍의 드레인 전류를 적어도 포함하는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  6. 제5항에 있어서, 제3트랜지스터 쌍의 드레인들은 제5트랜지스터 쌍의 드레인들에 병렬로 접속되고, 제4트랜지스터 쌍의 드레인들은 제6트랜지스터 쌍의 드레인들에 병렬로 접속되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  7. 제5항에 있어서, 제3트랜지스터 쌍의 드레인들은 제5트랜지스터 쌍의 드레인들과 교차 결합되고, 제4트랜지스터 쌍의 드레인들은 제6트랜지스터 쌍의 드레인들과 교차 결합되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  8. 제5항에 있어서, 전원 전압이 제5 및 제6트랜지스터의 드레인들에 인가되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  9. 제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 있어서, 인가된 제1 차동 입력 전압에 응답하여 인가된 동조 전압에 따른 이득으로 차동 출력 전류를 발생하기 위한 제1 및 제2 가변 이득 셀을 포함하고, 상기 제1 및 제2 가변 이득 셀 각각은 테일 전류원, 서로 공통으로 접속된 소스들을 가지며 상기 테일 전류원에 의해 구동될 수 있는 제1 및 제2트랜지스터 쌍, 및 제1트랜지스터 쌍에 부하로서 제1트랜지스터 쌍에 캐스코드 접속된 제3트랜지스터 쌍을 포함하고, 제2트랜지스터 쌍은 상기 제1 및 제2가변 이득 셀 각각에서 제1트랜지스터 쌍의 드레인들에 접속된 게이트들을 가지며, 상기 제1 및 제3트랜지스터 쌍 중의 하나는 상기 제1 및 제2가변 이득 셀 각각에서 자신에 동조 전압을 인가하기 위해 서로 공통으로 접속된 게이트들을 가지고, 제1 및 제3트랜지스터 쌍 중의 다른 하나는 상기 제1 및 제2 가변 이득 셀의 각각에서 제1 차동 입력 전압을 그 사이에 인가하기 위한 게이트들을 가지며, 상기 차동 출력 전류는 적어도 제2트랜지스터 쌍의 드레인 전류를 포함하고, 상기 제1 및 제2 가변 이득 셀은 결합된 차동 출력 전류를 출력하기 위해 교차 결합된 차동 출력들을 갖고, 제2 차동 입력 전압은 상기 제1 가변 이득 셀의 노드와 상기 제2 가변 이득 셀의 노드 사이에 인가되도록 구성된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  10. 제9항에 있어서, 제2트랜지스터 쌍은 상기 제1 및 제2 가변 이득 셀의 각각에서 제3트랜지스터 쌍의 드레인들에 교차 결합된 드레인들을 가지는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  11. 제9항에 있어서, 제2트랜지스터 쌍은 상기 제1 및 제2가변 이득 셀의 각각에서 제3트랜지스터 쌍의 드레인들과 병렬로 접속된 드레인들을 가지는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  12. 제9항에 있어서, 제3트랜지스터 쌍의 드레인 전류는 상기 차동 출력 전류 내에 포함되지 않고, 전원 전압이 상기 제1 및 제2가변 이득 셀 각각에서 제3트랜지스터 쌍의 드레인들에 인가되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  13. 제9항에 있어서, 제1트랜지스터 쌍의 게이트들은 서로 공통으로 접속되고, 상기 제1차동 입력 전압은 상기 제1 및 제2 가변 이득 셀 각각에서 제3트랜지스터 쌍의 게이트들 사이에 인가되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  14. 제9항에 있어서, 상기 제1 차동 입력 전압은 제1트랜지스터 쌍의 게이트들 사이에 인가되고 제3트랜지스터 쌍의 게이트들은 상기 제1 및 제2 가변 이득 셀의 각각에서 서로 공통으로 접속되는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  15. 제1 및 제2 차동 입력 전압의 곱에 대응하는 결합된 차동 출력 전류를 출력하기 위한 MOS 4상한 멀티플라이어에 있어서, 테일 전류원 및 서로 공통으로 접속된 소스를 가지며 상기 테일 전류원에 의해 구동될 수 있는, 차동 출력 전류를 발생하기 위해 서로 병렬로 접속된 드레인들을 가지는 제1 및 제2트랜지스터 쌍을 포함하는 멀티플라이어 코어, 및 상기 제1 및 제2트랜지스터 쌍의 게이트들에 인가될 게이트 입력 전압을 발생하기 위한 입력 회로를 포함하고, 상기 입력 회로는 제3, 제4, 제5 및 제6 트랜지스터 쌍을 가지며, 결합된 차동 출력 전류가 상기 멀티플라이어 코어로부터의 차동 출력 전류와 상기 입력 회로로부터의 차동 출력 전류를 가산함으로써 출력되도록 구성된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  16. 제 15항에 있어서, 상기 입력 회로는 제2 테일 전류원을 갖고 있고, 제3 및 제4트랜지스터 쌍은 서로 공통으로 접속된 소스들을 가지며 상기 제2 테일 전류원에 의해 구동될 수 있고, 제5 및 제6트랜지스터 쌍은 상기 제3 및 제4트랜지스터 쌍의 드레인들에 각각 캐스코드 접속된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  17. 제16항에 있어서, 상기 제1 및 제2트랜지스터 쌍의 상기 게이트들은 상기 제3 및 제4트랜지스터 쌍의 상기 드레인들에 각각 접속되고, 상기 제3 및 제4트랜지스터 쌍은 자신에 제1 차동 입력 전압을 인가하기 위해 서로 병렬로 접속된 게이트들을 갖고, 제5트랜지스터 쌍은 제1노드에서 서로 공통으로 접속된 게이트들을 갖고, 제6트랜지스터 쌍은 제2 노드에서 서로 공통으로 접속된 게이트들을 가지며, 제2 차동 입력 전압이 상기 제1 노드와 상기 제2 노드 사이에 인가되도록 구성된 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  18. 제17항에 있어서, 상기 제1, 제2, 제5 및 제6트랜지스터 쌍은 서로 병렬로 접속된 드레인들을 갖는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
  19. 제18항에 있어서, 상기 결합된 차동 출력 전류를 싱글 엔디드 출력 전류로 변환하기 위한 전류 미러를 더 포함하는 것을 특징으로 하는 MOS 4상한 멀티플라이어.
KR1019950015500A 1994-06-13 1995-06-13 Mos 4상한 멀티플라이어 KR0155210B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP13047194A JP2540785B2 (ja) 1994-06-13 1994-06-13 Ｍｏｓ４象限マルチプライヤ
JP13047094A JP2540784B2 (ja) 1994-06-13 1994-06-13 Ｍｏｓ４象限マルチプライヤ
JP94-130471 1994-06-13
JP94-130470 1994-06-13
JP94-130469 1994-06-13
JP13046994A JP2540783B2 (ja) 1994-06-13 1994-06-13 Ｍｏｓ４象限マルチプライヤ
JP94-301991 1994-12-06
JP30199194A JP2551395B2 (ja) 1994-12-06 1994-12-06 Ｍｏｓ４象限マルチプライヤ

Publications (2)

Publication Number Publication Date
KR960003067A KR960003067A (ko) 1996-01-26
KR0155210B1 true KR0155210B1 (ko) 1998-11-16

Family

ID=27471540

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950015500A KR0155210B1 (ko) 1994-06-13 1995-06-13 Mos 4상한 멀티플라이어

Country Status (3)

Country Link
US (2) US5774010A (ko)
KR (1) KR0155210B1 (ko)
GB (1) GB2290896B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0779711A3 (en) * 1995-12-14 1999-05-12 STMicroelectronics, Inc. A timer circuit
US6208192B1 (en) * 1996-12-05 2001-03-27 National Science Council Four-quadrant multiplier for operation of MOSFET devices in saturation region
US9239673B2 (en) 1998-01-26 2016-01-19 Apple Inc. Gesturing with a multipoint sensing device
US9292111B2 (en) * 1998-01-26 2016-03-22 Apple Inc. Gesturing with a multipoint sensing device
US8479122B2 (en) 2004-07-30 2013-07-02 Apple Inc. Gestures for touch sensitive input devices
US7614008B2 (en) 2004-07-30 2009-11-03 Apple Inc. Operation of a computer with touch screen interface
US6563365B2 (en) * 2000-01-11 2003-05-13 Tektronix, Inc. Low-noise four-quadrant multiplier method and apparatus
US7091713B2 (en) * 2004-04-30 2006-08-15 Integration Associates Inc. Method and circuit for generating a higher order compensated bandgap voltage
US6982588B1 (en) * 2004-06-16 2006-01-03 Texas Instruments Incorporated Inverse function method for semiconductor mixer linearity enhancement
US8381135B2 (en) 2004-07-30 2013-02-19 Apple Inc. Proximity detector in handheld device
US7400184B2 (en) * 2005-04-22 2008-07-15 Sitel Semiconductor B.V. Current mode multiplier based on square root voltage-current relationship of MOS transistor
US10082950B2 (en) * 2011-11-09 2018-09-25 Joseph T. LAPP Finger-mapped character entry systems
US8598915B1 (en) * 2012-05-29 2013-12-03 King Fahd University Of Petroleum And Minerals CMOS programmable non-linear function synthesizer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3689752A (en) * 1970-04-13 1972-09-05 Tektronix Inc Four-quadrant multiplier circuit
JPS5847108B2 (ja) * 1975-11-18 1983-10-20 ソニー株式会社 ステレオ復調装置の同期検波回路
JPS5261945A (en) * 1975-11-18 1977-05-21 Sony Corp Transistor circuit
JP2556173B2 (ja) * 1990-05-31 1996-11-20 日本電気株式会社 マルチプライヤ
US5151625A (en) * 1990-11-08 1992-09-29 The Ohio State University High frequency BiMOS linear V-I converter, voltage multiplier, mixer
CA2062875C (en) * 1991-03-13 1997-05-13 Katsuji Kimura Multiplier and squaring circuit to be used for the same
JP2661394B2 (ja) * 1991-04-08 1997-10-08 日本電気株式会社 掛算回路
JPH04343505A (ja) * 1991-05-20 1992-11-30 Nippon Telegr & Teleph Corp <Ntt> ４現象乗算回路
JP2875922B2 (ja) * 1992-03-05 1999-03-31 三菱電機株式会社 Ａ／ｄ変換器
JP3037004B2 (ja) * 1992-12-08 2000-04-24 日本電気株式会社 マルチプライヤ
CA2111945C (en) * 1992-12-21 1997-12-09 Katsuji Kimura Analog multiplier using an octotail cell or a quadritail cell
US5552734A (en) * 1993-10-27 1996-09-03 Nec Corporation Local oscillator frequency multiplier and mixing circuit comprising a squaring circuit
US5523717A (en) * 1993-11-10 1996-06-04 Nec Corporation Operational transconductance amplifier and Bi-MOS multiplier
US5578965A (en) * 1994-06-13 1996-11-26 Nec Corporation Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors
US5448772A (en) * 1994-08-29 1995-09-05 Motorola, Inc. Stacked double balanced mixer circuit

Also Published As

Publication number Publication date
KR960003067A (ko) 1996-01-26
GB2290896B (en) 1998-09-23
GB2290896A (en) 1996-01-10
GB9512010D0 (en) 1995-08-09
US5825232A (en) 1998-10-20
US5774010A (en) 1998-06-30

Similar Documents

Publication Publication Date Title
KR0137046B1 (ko) Mos 트랜지스터를 사용하는 2상한 멀티플라이어 및 튜닝 가능한 연산 트랜스컨덕턴스증폭기
US5581210A (en) Analog multiplier using an octotail cell or a quadritail cell
KR0155210B1 (ko) Mos 4상한 멀티플라이어
Wang A CMOS four-quadrant analog multiplier with single-ended voltage output and improved temperature performance
US5485119A (en) MOS transconductance amplifier having squaring circuit for LSI implementation
KR0131181B1 (ko) 제곱 특성의 구동기를 갖는 차동 증폭기 회로
US5602509A (en) MOS operational transconductance amplifier using an adaptively-biased differential pair
KR960001279B1 (ko) 승산기 및 이 승산기에 사용되는 제곱 회로
CA2127854C (en) Logarithmic amplifying circuit based on the bias-offset technique
JPH10150333A (ja) 電圧変換回路及び差動差分増幅器
US5444648A (en) Analog multiplier using quadritail circuits
KR100195674B1 (ko) 멀티테일 셀을 사용한 아날로그 멀티플라이어
JPH05225364A (ja) 可変抵抗型ｍｏｓｆｅｔアナログ乗算器
US4749955A (en) Low voltage comparator circuit
US5602504A (en) Four-quadrant three-input multiplier
US7688143B2 (en) Variable gain circuit
US5977818A (en) Multi-input transistor circuit and multi-input transconductance circuit
KR0160361B1 (ko) 쿼드리테일 회로를 사용하는 승산기
Maryan et al. A High Linear Full-Wave Rectifier Based on Current Squarer Cell Using FGMOS Transistors
Laajimi et al. High-performance CMOS current mirrors: application to linear voltage-to-current converter used for two-stage operational amplifier
US6842050B2 (en) Current-mode circuit for implementing the minimum function
JP3520175B2 (ja) アナログ乗算器
JP2904053B2 (ja) 差動増幅回路
JP2526808B2 (ja) チュ―ニング可能なｍｏｓ ｏｔａ
Rambabu et al. A 90nm gain enhanced modified cascode ota structure with positive feedback

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee