KR100195674B1 - 멀티테일 셀을 사용한 아날로그 멀티플라이어 - Google Patents

멀티테일 셀을 사용한 아날로그 멀티플라이어 Download PDF

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KR100195674B1
KR100195674B1 KR1019950004800A KR19950004800A KR100195674B1 KR 100195674 B1 KR100195674 B1 KR 100195674B1 KR 1019950004800 A KR1019950004800 A KR 1019950004800A KR 19950004800 A KR19950004800 A KR 19950004800A KR 100195674 B1 KR100195674 B1 KR 100195674B1
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기무라가쯔지
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
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Abstract

제1 및 제2 신호를 곱하기 위한 2 쿼드런트 멀티플라이어는 3V 또는 3.3V의 낮은 공급 전압에서 종래 기술의 것 보다 넓은 입력 전압 범위를 실현할 수 있다. 멀티플라이러는 멀티테일 셀을 갖고 있다. 멀티테일 셀을 차동 입력단 및 차동 출력단을 갖고 있는 1쌍의 제1 및 제2 트랜지스터, 입력단을 갖고 있는 제3 트랜지스터, 및 상기 쌍 및 제3 트랜지스터를 구동하기 위한 정전류원을 포함하고 있다. 제1 신호는 상기 쌍의 차동 입력단 양단에 인가되고, 제2 신호는 제3 트랜지스터의 입력단에 정 또는 역 위상으로 인가된다. 제1 및 제2 신호의 곱셈 결과로서의 멀티플라이어의 출력 신호는 상기 쌍의 파동 출력단으로부터 차동적으로 구해진다. 최소한 하나의 부가 트랜지스터가 제공될 수 있고 그 입력단은 제2 신호로 인가될 제3 트랜지스터의 입력단에 결합된다. 이러한 2개의 멀티테일 셀은 제1 및 제2 신호용 멀티플라이어를 형성하기 위해 결합된다.

Description

멀티테일 셀을 사용한 아날로그 멀티플라이어
제1도는 제1 종래 기술의 멀티플라이어를 도시한 회로도.
제2도는 제1도에 도시된 제1 종래 기술의 멀티플라이어의 전달 특성을 도시한 그래프.
제3도는 제1도에 도시된 제1 종래 기술의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제4도는 제2 종래 기술의 멀티플라이어를 도시한 회로도.
제5도는 제4도에 도시된 제2 종래 기술의 멀티플라이어의 전달 특성을 도시한 그래프.
제6도는 제4도에 도시된 제2 종래 기술의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제7도는 제3 종래 기술의 멀티플라이어를 도시한 회로도.
제8도는 제7도에 도시된 제3 종래 기술의 멀티플라이어의 전달 특성을 도시한 그래프.
제9도는 제7도에 도시된 제3 종래 기술의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제10도는 제4 종래 기술의 멀티플라이어를 도시한 회로도.
제11도는 제10도에 도시된 제4 종래 기술의 멀티플라이어의 전달 특성을 도시한 그래프.
제12도는 제10도에 도시된 제4 종래 기술의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제13도는 본 발명에 따른 멀티플라이어의 기본 구성을 도시한 블록도.
제14도는 본 발명의 제1 실시예에 따른 하나의 멀티테일(multitail) 셀을 포함하는 멀티플라이어의 회로도.
제14a도는 본 발명의 제2 실시예에 따른 하나의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제15도는 제1 실시예에 따른 제14도의 멀티플라이어의 전달 특성을 도시한 그래프.
제16도는 제1 실시예에 따른 제14도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제17도는 본 발명의 제3 실시예에 따른 하나의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제17a도는 본 발명의 제4 실시예에 따른 하나의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제18도는 제3 실시예에 따른 제17도의 멀티플라이어의 전달 특성을 도시한 그래프.
제19도는 본 발명의 제5 실시예에 따른 하나의 멀티테일 셀을 포함하는 회로도.
제20도는 제5 실시예에 따른 제19도의 멀티플라이어의 전달 특성을 도시한 그래프.
제21도는 제5 실시예에 따른 제19도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제22도는 본 발명의 제7 실시예에 따른 하나의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제23도는 본 발명의 제8 실시예에 따른 하나의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제24도는 본 발명의 제9 실시예에 따른 하나의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제25도는 본 발명의 제10 실시예에 따른 하나의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제26도는 본 발명의 제6 실시예에 따른 하나의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제27도는 제6 실시예에 따른 제26도의 멀티플라이어의 전달 특성을 도시한 그래프.
제27a도는 종래 기술의 폴드된 길버트 셀 멀티플라이어(folded Gilbert cell multiplier)의 회로도.
제28도는 본 발명의 제11 실시예에 따른 멀티플라이어의 회로도.
제29도는 본 발명의 제12 실시예에 따른 멀티플라이어의 회로도.
제30도는 본 발명의 제13 실시예에 따른 멀티플라이어의 회로도.
제31도는 본 발명의 제14 실시예에 따른 2개의 멀티테일 셀을 포함하는 멀티플라이어의 회로도.
제32도는 본 발명의 제15 실시예에 따른 멀티플라이어의 회로도.
제33도는 본 발명의 제16 실시예에 따른 멀티플라이어의 회로도.
제34도는 본 발명의 제17 실시예에 따른 멀티플라이어의 회로도.
제35도는 본 발명의 제18 실시예에 따른 멀티플라이어의 회로도.
제35a도는 본 발명의 제19 실시예에 따른 멀티플라이어의 회로도.
제35b도는 본 발명의 제20 실시예에 따른 멀티플라이어의 회로도.
제36도는 제18 실시예에 따른 제35도의 멀티플라이어의 전달 특성을 도시한 그래프.
제37도는 제18 실시예에 따른 제35도의 멀티플라이어의 전달 특성을 도시한 그래프.
제38도는 제18 실시예에 따른 제35도의 멀티플라이어의 전달 특성을 도시한 그래프.
제39도는 제18 실시예에 따른 제35도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제40도는 본 발명의 제21 실시예에 따른 멀티플라이어의 회로도.
제40a도는 본 발명의 제22 실시예에 따른 멀티플라이어의 회로도.
제40b도는 본 발명의 제23 실시예에 따른 멀티플라이어의 회로도.
제41도는 제21 실시예에 따른 제40도의 멀티플라이어의 전달 특성을 도시한 그래프.
제42도는 제21 실시예에 따른 제40도의 멀티플라이어의 전달 특성을 도시한 그래프.
제43도는 제21 실시예에 따른 제40도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제44도는 제21 실시예에 따른 제40도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제45도는 본 발명의 제24 실시예에 따른 멀티플라이어의 회로도.
제46도는 제24 실시예에 따른 제45도의 멀티플라이어의 전달 특성을 도시한 그래프.
제47도는 제24 실시예에 따른 제45도의 멀티플라이어의 전달 특성을 도시한 그래프.
제48도는 제24 실시예에 따른 제45도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제49도는 제24 실시예에 따른 제45도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제50도는 본 발명의 제25 실시예에 따른 멀티플라이어의 회로도.
제51도는 제25 실시예에 따른 제50도의 멀티플라이어의 전달 특성을 도시한 그래프.
제52도는 제25 실시예에 따른 제50도의 멀티플라이어의 전달 특성을 도시한 그래프.
제53도는 제25 실시예에 따른 제50도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제54도는 제25 실시예에 따른 제50도의 멀티플라이어의 상호 콘덕턴스 특성을 도시한 그래프.
제55도는 본 발명에 따른 멀티플라이어에 대한 바이폴라 보상 회로의 회로도.
제56도는 본 발명에 따른 멀티플라이어에 대한 MOS 차동 회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
A, B : 멀티테일 셀 D11, D21, D31, D41 : 다이오드
I0,I00 :정전류원 M1 - M8 : MOS 트랜지스터
Q1 - Q8 : 바이폴라 트랜지스터 RE,RE1, RE2: 에미터 저항
V1, V2, VX, VY: 입력 전압
본 발명은 반도체 집적 회로 디바이스 상에 실현될 2개의 아날로그 입력 신호를 곱하는 멀티플라이어에 관한 것으로, 특히 3 또는 3.3 V와 같은 낮은 공급 전압에서 조차도 확장된 입력 전압 범위 또는 범위들 내에서 동작할 수 있는 바이폴라 트랜지스터 및/또는 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)에 관한 것이다.
아날로그 멀티플라이어는 아날로그 신호 인가에 필수적인 기능 회로 블록을 구성한다. 최근, 반도체 집적 회로는 점점 미세해지고, 그 결과 이들의 공급 전압은 5 V에서 3 또는 3.3 V로 감소되고 있다.
이러한 상황하에서, 3 V와 같은 저전압에서 동작할 수 있게 하는 저전압 회로 기술이 요구되어 개발되고 있다. 이 경우에, 멀티플라이어의 입력 전압 범위는 가능한 한 넓어질 필요가 있다.
길버트 멀티플라이어 셀은 바이폴라 멀티플라이어로서 널리 공지되어 있다. 그러나, 길버트 멀티플라이어 셀은 바이폴라 트랜지스터 쌍이 2단으로 적층되는 구조를 갖고 있으며, 그 결과 상기와 같은 공급 전압 감소에 응답할 수 없거나 잘 대처할 수 없다. 그러므로, 낮은 공급 전압에서 동작할 수 있는 새로운 바이폴라 멀티플라이어가 길버트 멀티플라이어 셀 대신에 기대되고 있다.
한편, CMOS(Complementary MOS) 기술이 LSI(Large Scale Integration)에 최적한 프로세스 기술로 인식되기 시작하여, CMOS 기술을 사용해서 멀티플라이어를 실현할 수 있는 새로운 회로 기술이 요구되고 있다.
상기와 같은 기대에 부응하기 위해, 발명가인 기무라는 각각 2개의 스퀘어링(squaring) 회로를 갖고 있는 제1도, 제4도 및 제7도에 도시된 바와 같은 멀티플라이어를 개발했다. 스퀘어링 회로들 중의 한 회로에는 차동 입력 전압(V1+V2)이 인가되고, 다른 한 회로에는 다른 파동 입력 전압(V2-V1)이 인가되며, 여기에서 V1및 V2는 곱해질 입력 신호 전압이다. 이들 2개의 스퀘어링 회로의 출력은 다음 식
VOUT= (V1+ V2)2- (V2- V1)2= 4V1·V2
으로 표현되는 멀티플라이어의 출력 전압 VOUT를 생성하기 위해 감산된다.
이 식으로부터, 출력 전압(VOUT)은 제1 입력 전압(V1)과 제2 입력 전압(V2)의 곱(V1·V2)에 비례한다는 것을 알 수 있고, 이것은 2개의 스퀘어링 회로를 갖는 회로가 멀티플라이어 특성을 제공한다는 것을 의미한다.
스퀘어링 회로는 동일한 공급 전압에서 구동되도록 적층 형태가 아니고 직선을 따라 횡으로 배열된다.
기무라에 의해 개발된 상기 종래 기술의 멀티플라이어는 곱의 항에 포함된 인볼루션(involution)의 상수 4가 1로 변화되었기 때문에 쿼터-스퀘어(quarter-square) 멀티플라이러라고 칭해졌다.
다음에, 기무라의 종래 기술의 머티플라이어에 대해 아래에 설명하겠다.
첫째, 제1도에 도시된 기무라의 종래 기술의 멀티플라이어는 일본의 미심사된 특허 공개 제5-94552호(1993. 4. )에 개시되어 있다. 제1도에서, 이 멀티플라이어는 바이폴라 트랜지스터(Q51, Q52, Q53 및 Q54)로 이루어진 제1 스퀘어링 회로 및 바이폴라 트랜지스터(Q55, Q56, Q57 및 Q58)로 이루어진 제2 스퀘어링 회로를 포함한다.
제1 스퀘어링 회로에 있어서, 트랜지스터(Q51 및 Q52)는 제1 정전류원(전류 : I0)에 의해 구동된 제1 불평형 차동 쌍을 형성하고, 트랜지스터(Q53 및 Q54)는 제2 정전류원(전류 : I0)에 의해 구동된 제2 불평형 차동 쌍을 형성한다. 트랜지스터(Q51)은 에미터 면적이 트랜지스터(Q52)의 K배이고, 트랜지스터(Q54)는 에미터 면적이 트랜지스터(Q53)의 K배이다.
트랜지스터(Q51 및 Q52)의 에미터는 제1 정전류원에 공통으로 접속되고, 트랜지스터(Q53 및 Q54)의 에미터는 제2 정전류원에 공통으로 접속된다.
제2 스퀘어링 회로에 있어서, 트랜지스터(Q55 및 Q56)은 제3 정전류원(전류 : I0)에 의해 구동된 제3 불평형 차동 쌍을 형성하고, 트랜지스터(Q57 및 Q58)은 제4 정전류원(전류 : I0)에 의해 구동된 제4 불평형 차동 쌍을 형성한다. 트랜지스터(Q55)는 에미터 면적이 트랜지스터(Q56)의 K배이고, 트랜지스(Q58)은 에미터 면적이 트랜지스터(Q57)의 K배이다.
트랜지스터(Q55 및 Q56)의 에미터는 제3 정전류원에 공통으로 접속되고, 트랜지스터(Q57 및 Q58)의 에미터는 제4 정전류원에 공통으로 접속된다.
트랜지스터(Q51 및 Q53)의 베이스는 함께 결합되어 제1 입력 전압(VX)가 인가되고, 트랜지스터(Q52 및 Q54)의 베이스는 함께 결합되어 제2 입력 전압(Vy)가 인가된다.
트랜지스터(Q55 및 Q57)의 베이스는 함께 결합되어 제1 입력 전압(VX)가 인가되고, 트랜지스터(Q56 및 Q58)의 베이스는 함께 결합되어 제2 입력 전압(Vy)의 반대 위상, 또는 -Vy가 인가된다.
제1도의 멀티플라이어의 전달 특성 및 상호 콘덕턴스 특성은 각각 제2도 및 제3도에 도시되어 있는데, 여기에서 K는 e2(≒7.389)이다. 제2도에 도시된 차동 출력 전류(-I)는 제1도에 도시된 전류(IP및 Iq)의 차, 또는 (IP- Iq)로 정의된다.
제2도는 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와 차동 출력 전류(Δ-I) 사이의 관계를 도시한 것이다. 제3도는 파라미터로서 제2입력 전압(Vy)를 갖는 제1 입력 전압(VX)와 상호 콘덕턴스(dΔ-I/dVX) 사이의 관계를 도시한 것이다.
둘째, 제4도에 도시된 기무라의 종래 기술의 멀티플라이어는 일본의 미심사된 특허 공개 제4-34673호(1992. 2.)에 개시되어 있다. 제4도에서, 멀티플라이어는 MOS 트랜지스터(M51, M52, M53 및 M54)로 이루어진 제1 스퀘어링 회로 및 MOS 트랜지스터(M55, M56, M57 및 M58)로 이루어진 제2 스퀘어링 회로를 포함한다.
제1 스퀘어링 회로에 있어서, 트랜지스터(M51 및 M52)는 제1 정전류원(전류 : I0)에 의해 구동된 제1 불평형 차동 쌍을 형성하고, 트랜지스터(M53 및 M54)는 제2 정전류원(전류 : I0)에 의해 구동된 제2 불평형 차동 쌍을 형성한다. 트랜지스터(M52)는 게이트 폭(W) 대 게이트 길이(L)의 비(W/L)가 트랜지스터(M51)의 K'배이고, 트랜지스터(M53)은 게이트 폭(W) 대 게이트 길이(L)의 비(W/L)가 트랜지스터(Q54)의 K'배이다.
트랜지스터(M51 및 M52)의 소스는 제1 정전류원에 공통으로 접속되고, 트랜지스터(M53 및 M54)의 소스는 제2 정전류원에 공통으로 접속된다.
제2 스퀘어링 회로에 있어서, 트랜지스터(M55 및 M56)은 제3 정전류원(전류 : I0)에 의해 구동된 제3 불평형 차동 쌍을 형성하고, 트랜지스터(M57 및 M58)은 제4 정전류원(전류 : I0)에 의해 구동된 제4 불평형 차동 쌍을 형성한다. 트랜지스터(M56)은 게이트 폭(W) 대 게이트 길이(L)의 비(W/L)가 트랜지스터(M55)의 K'배이고, 트랜지스터(M57)은 게이트 폭(W) 대 게이트 길이(L)의 비(W/L)가 트랜지스터(M58)의 K'배이다.
트랜지스터(M55 및 M56)의 소스는 제3 정전류원에 공통으로 접속되고, 트랜지스터(M57 및 M58)의 소스는 제4 정전류원에 공통으로 접속된다.
트랜지스터(M51 및 M53)의 게이트는 함께 결합되어 제1 입력 전압(VX)가 인가되고, 트랜지스터(M52 및 M54)의 게이트는 함께 결합되어 제2 입력 전압(Vy)의 반대 위상, 또는 -Vy가 인가된다.
트랜지스터(M55 및 M57)의 게이트는 함께 결합되어 제1 입력 전압(VX)가 인가되고, 트랜지스터(M56 및 M58)의 게이트는 함께 결합되어 제2 입력 전압(Vy)가 인가된다.
제4도에서, 트랜지스터(M51, M54, M55 및 M58)의 상호 콘덕턴스 파라미터는 β이고, 트랜지스터(M52, M53, M56 및 M57)의 상호 콘덕턴스 파라미터는 K'β이다.
이 멀티플라이어의 전달 특성 및 상호 콘덕턴스 특성은 각각 제5도 및 제6도에 도시되어 있는데, 여기에서 K'는 5이다. 제5도에 도시된 차동 출력 전류(Δ-I)는 제4도에 도시된 출력 전류(I+및 I-)의 차, 또는 (I+-I-)로 정의된다.
제5도는 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와 차동 출력 전류(Δ-I) 사이의 관계를 도시한 것이다. 제6도는 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와 상호 콘덕턴스(dΔ-I/dVX) 사이의 관계를 도시한 것이다.
셋째, 제7도에 도시된 기무라의 종래 기술의 멀티플라이어는 IEICE TRANSACTIONS ON FUNDAMENTALS, No1, E75-A, No. 12(1992. 12. )에 개시되어 있다. 제7도에서 멀티플라이어는 MOS 트랜지스터(M61, M62, M63 및 M64)로 이루어진 제1 스퀘어링 회로 및 트랜지스터(M61, M62, M63 및 M64)를 구동시키는 제1 정전류원(I0), 및 MOS 트랜지스터(M56, M66, M67 및 M68)로 이루어진 제2 스퀘어링 회로 및 트랜지스터(M65, M66, M67 및 M68)을 구동시키는 제2 정전류원(I0)를 포함한다. 트랜지스터(M61, M62, M63, M64, M65, M66, M67 및 M68)은 용량 또는 게이트 폭(W) 대 게이트 길이(L)의 비(W/L)가 서로 동일하다.
제1 및 제2 스퀘어링 회로는 4개의 트랜지스터가 각각 공통 정전류원에 의해 구동된다는 점에서 쿼드리테일(quadritail) 회로 또는 쿼드리테일 셀이라 칭해진다.
제1 쿼드리테일 회로에 있어서, 트랜지스터(M61, M62, M63 및 M64)의 소스는 제1 정전류원에 공통으로 접속된다. 트랜지스터(M61 및 M62)의 드레인이 함께 결합되고, 트랜지스터(M63 및 M64)의 드레인이 함께 결합된다. 트랜지스터(M61)의 게이트는 제1 입력 전압(VX)가 인가되고, 트랜지스터(M62)의 게이트는 제2 입력 전압(Vy)의 반대 위상, 또는 -Vy가 인가된다. 트랜지스터(M63 및 M64)의 게이트는 함께 결합되어 저항기(저항 : R)을 통해 얻어지는, 트랜지스터(M61 및 M62)의 게이트들 사이에 인가된 전압의 중간 레벨, 또는(1/2)(VX+ Vy)가 인가된다.
이와 마찬가지로, 제2 쿼드리테일 회로에 있어서, 트랜지스터(M65, M66, M67 및 M68)의 소스는 제2 정전류원에 공통으로 접속된다. 트랜지스터(M65 및 M66)의 드레인이 함께 결합되고, 트랜지스터(M67 및 M68)의 드레인이 함께 결합된다. 트랜지스터(M65)의 게이트는 제1 입력 전압(VX)가 인가되고, 트랜지스터(M66)의 게이트는 제2 입력 전압(Vy)가 인가된다. 트랜지스터(M67 및 M68)의 게이트는 함께 결합되어 저항기(저항 : R)을 통해 얻어지는, 트랜지스터 (M65 및 M66)의 게이트들 사이에 인가된 전압의 중간 레벨, 또는 (1/2)(VX- Vy)가 인가된다.
제1과 제2 쿼드리테일 회로 사이에서, 트랜지스터(M61 및 M62)의 함께 결합된 드레인 및 트랜지스터(M67 및 M68)의 함께 결합된 드레인은 멀티플라이어의 차동 출력단 중의 하나를 형성하기 위해 또 함께 결합된다. 트랜지스터(M63 및 M64)의 함게 결합된 드레인 및 트랜지스터(M65 및 M66)의 함께 결합된 드레인은 멀티플라이어의 차동 출력단 중의 다른 하나를 형성하기 위해 또 함께 결합된다.
이 멀티플라이어의 전달 특성 및 상호 콘덕턴스 특성은 각각 제8동 및 제9도에 도시되어 있다. 제8도에 도시된 차동 출력 전류(Δ-I)는 제7도에 도시된 출력 전류(IP및 IQ)의 차, 또는 (IP- IQ)로 정의된다.
제8도는 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와 차동 출력 전류(Δ-I) 사이의 관계를 도시한 것이다. 제9도는 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와 상호 콘덕턴스(dΔ-I/dVX) 사이의 관계를 도시한 것이다.
왕(Wang)에 의해 개발되어 왕 셀이라 칭해지는 또 다른 종래 기술의 멀티플라이어는 제10도에 도시되어 있다. 이것은 IEEE Journal of Solid-State Circuits, Vo1. 26, No. 9(1991. 9. )에 개시되어 있다. 제10도에 도시된 회로는 이것의 특성을 명확하게 하기 위해 발명가인 기무라에 의해 변경된 것이다.
제10도에서, 멀티플라이어는 MOS 트랜지스터(M71, M72, M73 및 M74)로 이루어진 하나의 쿼드리테일 회로 및 트랜지스터(M71, M72, M73 및 M74)를 구동 시키는 정전류원(I0)를 포함한다. 트랜지스터(M71, M72, M73 및 M74)는 용량(W/L)이 서로 동일하다.
트랜지스터(M71, M72, M73 및 M74)의 소스는 정전류원에 공통으로 접속된다. 트랜지스터(M71 및 M74)의 드레인은 함께 결합되어 멀티플라이어의 차동 출력단 중의 하나를 형성하고, 트랜지스터(M72 및 M73)의 드레인은 함께 결합되어 멀티플라이어의 차동 출력단 중의 다른 하나를 형성한다.
트랜지스터(M71)의 게이트는 기준점에 기초하여 제1 입력 전압의 절반 전압[(1/2VX)]가 인가되고, 트랜지스터(M72)의 게이트는 기준점에 기초하여 제1 입력 전압의 절반 전압[(1/2VX)]의 반대 위상, 또는 (-1/2)VX가 인가된다. 트랜지스터(M73)의 게이트는 제1 입력 전압과 제2 입력 전압의 절반 차의 전압, 또는 (1/2)(VX- Vy)이 인가된다. 트랜지스터(M74)의 게이트는 전압[(1/2)(VX- Vy)]의 반대 위상, 또는 (-1/2)(VX- Vy)이 인가된다.
발명가에 의한 분석을 통해 얻어진 왕의 멀티플라이어의 전달 특성 및 상호 콘덕턴스 특성은 각각 제11도 및 제12도에 도시되어 있다. 제11도에 도시된 차동 출력 전류(-I)는 제10도에서 도시된 출력 전류(IL및IR)의 차, 또는 (IL-IR)로 정의된다.
제11도는 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와 차동 출력 전류(-I) 사이의 관계를 도시한 것이다. 제12도는 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와 상호 콘덕턴스(d-I/dVX) 사이의 관계를 도시한 것이다.
제1도의 종래 기술의 바이폴라 멀티플라이어는 종래의 길버트 멀틸플라이어 셀의 입력 전압 범위와 거의 동일한 입력 전압 범위를 갖는다. 제4도, 제7도 및 제10도의 각각의 종래 기술의 MOS 멀티플라이어는 길버트 멀티플라이어의 셀의 입력 전압 범위보다 비교적 넓은 우수한 선형성의 입력 전압 범위를 갖는다.
그러나, 3 또는 3.3 V와 같은 낮은 공급 전압에서의 동작시에, 모든 종래 기술의 멀티플라이어는 이들의 회로 구성과 관련된 원인 때문에 우수한 선형성의 입력 전압 범위를 확장할 수 없다.
따라서, 본 발명의 목적은 3 또는 3.3 V와 같은 낮은 공급 전압에서 상기 종래 기술의 멀티플라이어의 입력 전압 범위보다 더 넓은 입력 전압 범위를 실현할 수 있는 멀티플라이어를 제공하기 위한 것이다.
본 발명의 다른 목적은 3 또는 3.3 V와 같은 낮은 고급 전압에서 동작할 수 있는 바이폴라 멀티플라이어를 제공하기 위한 것이다.
본 발명의 도 다른 목적은 CMOS 공정 단계에 의해 실현될 수 있는 MOS 멀티플라이어를 제공하기 위한 것이다.
본 발명의 제1 국면에 따르면, 단일 멀티 셀을 갖고 있는 제1 입력 신호와 제2 입력 신호를 곱하기 위한 2 쿼드런트 멀티플라이어가 제공된다.
이 멀티플라이어는 입력단 및 출력단을 갖고 있는 한쌍의 제1 및 제2 트랜지스터, 입력단을 갖고 있는 제3 트랜지스터, 및 한쌍의 제1 및 제2 트랜지스터와 제3 트랜지스터를 구동시키기 위한 정전류원을 포함한다.
제1 신호는 상기 쌍의 입력단 양단에 인가되고, 제2 신호는 제3 트랜지스터의 입력단에 단일 위상(즉, 정 또는 역 위상)으러 인가된다.
제1 및 제2 신호의 곱셈 결과로서의 멀티플라이어의 출력 신호는 상기 쌍의 출력단으로부터 구해진다.
본 발명의 제1 국면에 따른 멀티플라이어에 있어서, 한쌍의 제1 및 제2 트랜지스터와 제3 트랜지스터는 정전류원에 의해 구동되고, 제1 신호는 상기 쌍의 입력 단의 양단에 인가되며, 제2 신호는 제3 트랜지스터의 입력단에 단일 위상으로 인가된다. 또한, 제1 및 제2 신호의 곱셈 결과는 상기 쌍의 출력단으로부터 구해진다.
그러므로, 제1, 제2 및 제3 트랜지스터는 멀티테일 셀을 구성하고, 이들은 동일한 공급 전압으로 구동된다. 이것은 제1 국면에 따른 멀티플라이어가 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작할 수 있다는 것을 의미한다.
또한, 종래 기술보다 더 넓은 입력 전압 범위가 얻어질 수 있다.
제1, 제2 및 제3 트랜지스터가 바이폴라 트랜지스터로 이루어지는 경우, 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작할 수 있는 새로운 바이폴라 멀티플라이어가 길버트 멀티플라이어 셀 대신에 제공된다.
제1, 제2 및 제3 트랜지스터가 MOSFET로 이루어진 경우, 멀티플라이어는 CMOS 공정 단계에 의해 실현될 수 있다.
제1 및 제2 트랜지스터는 바이폴라 트랜지스터 또는 MOSFET로 이루어질 수 있다. 바이폴라 트랜지스터의 경우에, 바이폴라 트랜지스터의 베이스 및 콜렉터는 각각 이들 쌍의 입력단 및 출력단으로서 작용한다. MOSFET의 경우에, MOSFET의 게이트 및 드레인은 각각 이들 쌍의 입력단 및 출력단으로서 작용한다.
이와 마찬가지로, 제3 트랜지스터는 바이폴라 트랜지스터 또는 MOSFET로 이루어질 수 있다. 바이폴라트랜지스터의 경우에, 바이폴라 트랜지스터의 베이스는 제3 트랜지스터의 입력단으로서 작용한다. MOSFET의 경우에, MOSFET의 게이트는 제3 트렌지스터의 입력단으로서 작용한다.
부수적으로, 한쌍의 제1 및 제2 트랜지스터가 바이폴라 트랜지스터로 이루어진 경우, 제3 트랜지스터는 바이폴라 트랜지스터 또는 MOSFET로 이루어질 수 있다. 한쌍의 제1 및, 제2 트랜지스터가 MOSFET로 이루어진 경우에도, 제3 트랜지스터는 바이폴라 트랜지스터 또는 MOSFET로 이루질 수 있다.
또한 부수적으로, 제3 트랜지스터는 한쌍의 제1 및 제2 트랜지스터와 극성이동일할수도 있고, 반대일 수도 있다. 여기에서, 극성이라는 말은 바이폴라 트랜지스터의 형태, 즉 npn 및 pnp를 의미하고, MOSFET의 채널 도전형, 즉 n- 및 p- 채널을 의미한다.
쌍을 형성하는 제1 및 제2 트랜지스터는 극성과 용량(예를 들어, 바이폴라 트랜지스터의 경우에는 에미터 면적 그리고 MOSFET의 경우에는 게이트 폭 대 게이트 길이 비(W/L)이 동일해야 한다. 한평, 제3 트랜지스터는 극성과 용량이 선택적이다.
제1 국면에 따른 멀티플라이어의 양호한 실시예에 있어서, 한쌍의 제1 및 제2 트랜지스터 및/또는 제3 트랜지스터는 바이폴라 트랜지스터로 이루어지고, 제1 및 제2 트랜지스터의 에미터 및/또는 제3 트랜지스터의 에미터는 에미터 축퇴(degeneration) 목적을 위해 저항기 또는 다이오드를 가질 수 있다.
이 경우에, 입력 전압 범위는 상기와 같은 저항기 및 다이오드가 없는 경우보다 더 넓어진다.
제1 국면의 다른 실시예에 있어서, dc 전압은 상기 쌍의 입력단중 한 입력단에 인가되고, 제1 저항기는 상기 쌍의 입력단중 다른 입력단과 제3 트랜지스터의 입력단 사이에 접속된다. 제2 신호는 제2 저항기를 통해 제3 트랜지스터의 입력단에 인가된다. 이것은 차동 입력이 멀티플라이어에 요구되지 않는다는 부수적인 장점이 있다.
제1 국면의 또 다른 양호한 실시예에 있어서, 제1, 제2 및 제3 트랜지스터는 바이폴라 트랜지스터로 이루어지고, 제3 트랜지스터는 에미터 면적이 제1 및 제2 트랜지스터의 K배이고, 여기에서 K=1로 또는 Ke2이다. 제2 입력 신호 및 열 전압이 각각 V2(V) 및 VT(V)으로 정의되면, V2= VTIn(4/K)와 같은 관계가 거의 만족된다.
제1 국면에 따른 멀티플라이어는 최소한 하나의 추가 트랜지스터를 포함 할 수 있다. 최소한 하나의 추가 트랜지스터는 제3 트랜지스터의 입력단에 접속된 입력단을 갖고 있고 동일한 정전류원에 의해 구동된다.
하나의 추가 트랜지스터의 경우에, 제3 및 추가 트랜지스터의 결합은 에미터 면적 또는 게이트 폭 대 게이트 길이 비가 제1 및 제2 트랜지스터의 2배인 하나의 트랜지스터와 대등하다.
일반적으로, 멀티플라이어가 n(n1)개의 추가 트랜지스터를 포함하면, 제3 트랜지스터 및 n개의 추가 트랜지스터는 에미터 면적 또는 게이트 폭 대 게이트 길이 비가 제1 및 제2 트랜지스터의 (n+1)배인 하나의 트랜지스터와 대등하다.
본 발명의 제2 국면에 따르면, 제1 및 제2 신호를 곱하는 다른 4 쿼드런트 멀티플라이어가 제공되는데, 그것은 제1 및 제2 멀티테일 셀을 포함한다.
제 1 멀티테일 셀은입력단 및 출력단을 갖고 있는 제1 쌍의 제1 및 제2 트랜지스터, 입력단을 갖고 있는 제3 트랜지스터, 및 제1 쌍의 제1 및 제2 트랜지스터와 제3 트랜지스터를 구동시키기 위한 제1 정전류원을 포함한다.
제2 멀티테일 셀은 입력단 및 출력단을 갖고 있는 제2 쌍의 제4 및 제5 트랜지스터, 입력단을 갖고 있는 제6 트랜지스터, 및 제2 쌍의 제 4 및 제5 트랜지스터와 제6 트랜지스터를 구동시키기 위한 제2 정전류원을 포함한다.
제1 쌍의 출력단은 제2 쌍의 출력단과 반대 위상으로 결합한다.
제1 신호는 제1 쌍의 입력단 양단 및 제2 쌍의 입력단 양단에 동일 위상으로 인가된다.
제2 신호는 제3 트랜지스터의 입력단 및 제6 트랜지스터의 입력단의 양단에 인가된다. 즉, 제2 신호는 제3 트랜지스의 입력단에 위상(예를 들어, 역 위상)으로 인가되고, 제2 신호는 제6 트랜지스터의 입력단에 반대 위상(예를 들어, 정 위상)으로 인가된다.
제1 및 제2 신호의 곱셈 결과로서의 출력 신호는 제1과 제2 쌍의 결합된 출력단으로부터 구해진다.
본 발명의 제2 국면에 따른 멀티플라이어에 있어서, 제1쌍의 제1 및 제2 트랜지스터, 및 제3 트랜지스터는 제1 정전류원에 의해 구동되고, 제2쌍의 제4 및 제5 트랜지스터, 및 제6 트랜지스터는 제2 정전류원에 의해 구동된다. 제1 신호는 제1쌍의 입력단의 양단과 제2쌍의 입력단의 양단에 인가되고, 제2 신호는 제3 및 제6 트랜지스터의 입력단의 양단에 인가된다. 제1 및 제2 신호의 곱셈 결과는 제1과 제2 쌍의 결합된 출력단으로부터 구해진다.
그러므로, 제1, 제2, 제3, 제4, 제5 및 제6 트랜지스터는 동일한 공급 전압으로 구동되고, 이것은 제2 국면에 따른 멀티플라이어가 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작할 수 있다는 것을 의미한다.
또한, 제1 멀티테일 셀의 출력단 및 제2 멀티테일 셀의 출력단이 서로 반대 위상으로 결합되기 때문에, 제1 및 제2 셀의 전달 특성의 비선형성은 서로 캔설되어, 종래의 것보다 양호한 상호 콘덕턴스 선형성을 위한 입력 전압 범위가 더 넓어진다.
제1 국면에 따른 멀티플라이어와 마찬가지고, 멀티플라이어가 바이폴라 트랜지스터로 이루어진 경우, 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작 할 수 있는 새로운 바이폴라 멀티플라이어가 제공된다. 멀티플라이어가 MOSFET로 이루어진 경우, 이것은 CMOS 공정 단계에 의해 실현될 수 있다.
각각의 제1 및 제2 멀티테일 셀과 같이, 제1 국면에 따른 멀티플라이어가 향상될 수 있다.
양호한 실시예에 있어서, 제2 국면에 따른 멀티플라이어는 제1 및 제2 멀티테일 셀을 상호 콘덕턴스 선형성면에서 보상하기 위한 제1 및 제2 보상 회로를 포함한다. 이들 보상 회로는 구성이 동일하다.
각각의 제1 및 제2 보상 회로는 초기 차동 입력 전압을 차동 전류로 변환 시키기 위한 제1 변환기, 및 곱해질 제1 또는 제2 신호로서 작용하는 보상된 차동 입력 전압을 생성하기 위해 얻어진 차동 전류를 변환시키기 위한 제2 변환기를 갖고 있다.
양호하게, 제1 변환기는 차동 쌍의 차동 입력단에 접속된 2개의 트랜지스터 및 2개의 다이오드의 차동 쌍으로 구성된다. 다이오드는 각각의 트랜지스터용 부하로서 작용한다. 초기 차동 입력 전압은 차동 쌍의 입력단의 양단에 인가된다. 보사된 차동 입력 전압은 상기 쌍의 출력단으로부터 구해진다.
각각의 보상 회로의 차동 쌍을 형성하는 트랜지스터는 바이폴라 트랜지스터 또는 MOSFET로 이루어질 수 있다. 다이오드는 다이오드-접속된 바이폴라 트랜지스터 또는 MOSFET로 제조될 수 있다.
본 발명에 있어서, 멀티테일 셀이라는 말은 각각의 트랜지스터를 통해 흐르는 모든 전류가 전류원의 정전류에 의해 정해지는 정전류원에 의해 구동된 3개 이상의 트랜지스터를 포함하는 회로 셀을 의미한다.
이하, 본 발명의 양호한 실시에에 대해 제13도 내지 제56를 참조하여 설명하겠다.
[기본구성]
제13도는 본 발명에 따른 2 쿼드런트 아날로구 멀티플라이어의 기본 구성을 도시한 블록도이다.
제13도에 도시된 바와 같이, 멀티플라이어는 제1 멀티테일 셀(A) 및 제2 멀티테일 셀(B)를 포함하고, 이들은 회로 구성이 동일하다. 각각의 제1 및 제2 멀티테일 셀(A 및 B)는 각각의 트랜지스터를 통해 흐르는 모든 전류가 전류원의 정전류에 의해 정해지는 공통 정전류원에 의해 구동된 3개 이상의 트랜지스터를 포함하는 회로 셀이다.
제1 신호(전압 : VX)는 셀(A)의 제1 차동 입력단의 양단 및 셀(B)의 제2 차동 입력단의 양단에 인가된다. 제2 신호(전압 :Vy)는 역 위상으로 셀(A)의 제1 입력단에 인가되고 정 위상으로 셀(B)의 제2 입력단에 인가된다.
셀(A)의 차동 출력단은 각각 역 위상으로 셀(B)의 차동 출력단과 결합된다. 즉, 셀(A)의 차동 출력단과 셀(B)의 차동 출력단은 교차 결합된다.
차동 출력 전류(ΔI)를 형성하는 출력 전류(I+및 I-)는 셀(A와 B)의 교차 결합된 차동 출력단으로부터 구해진다. 차동 출력 전류(ΔI)는 제1 및 제2 신호(VX및 Vy)의 곱셈 결과를 제공한다.
제13도에 도시된 멀티플라이어에 있어서, 제1 신호(VX)는 멀티테일 셀(A 및 B)에 대해 정 위상 및, 역 위상일 수 있지만, 제2 신호(Vy)는 셀 B에 대해서는 정 위상이고 셀 A에 대해서는 역 위상이다. 이것은 이 멀티플라이어가 2 쿼드런트 멀티플라이어라는 것을 의미한다.
일반적으로 2 쿼드런트 멀티플라이어는 만족스러운 선형 상호 콘덕턴스의 비교적 좁은 범위를 갖는다고 알려져 있다. 그래서, 상호 콘덕턴스 선형성을 향상시키기 위해, 발명가인 기무라는 다수의 이러한 멀티플라이어를 결합함으로써 이러한 형태의 몇가지 향상된 멀티플라이어를 개발하였다. 본 발명의 멀티플라이어도 또한 이 개발에 의한 것이다.
본 발명의 멀티플라이어는 멀티테일 셀을 특징으로 하므로, 멀티테일 셀의 결합을 설명하기 전에 멀티테일 셀 자체에 대해 아래에 설명하겠다.
각각의 멀티테일 셀을 구성하는 트랜지스터의 수는 3개 이상인 경우에 선택적이다. 그러므로, 5개 이상일 수도 있지만, 여기에서는 3개의 트랜지스터를 포함한는 트리플테일 셀 및 4개의 트랜지스터를 포함하는 쿼드리테일 셀에 대해서만 설명하겠다.
제13도는 2개의 멀티테일 셀을 갖고 있는 멀티플라이어의 기본 구성을 도시했지만, 본 발명은 이러한 형태의 멀티플라이어에 제한되지 않고, 멀티테일 셀(A 및 B)중의 한나만이 2 쿼드런트 멀티플라이어로서 사용될 수 있다. 그러나, 입력 전압 범위는 2개의 멀티테일 셀의 경우보다 좁게 제한된다.
[제1 실시예]
제14도는 제1 실시예에 따른 2 쿼드런트 아날로구 멀티플라이어를 도시한 것으로, 이것을 바이폴라 트랜지스터의 하나의 트리플테일 셀만으로 구성된다.
제14도에 있어서, 트리플테일 셀은 차동 쌍의 npn 바이폴라 트랜지스터(Q1 및 Q2), npn 바이폴라 트랜지스터(Q3), 및 정전류원(전류 : I0)를 포함한다.
모든 트랜지스터(Q1, Q2 및 Q3)은 정전류원의 한 단부에 공통으로 접속된 에미터를 갖고 있으며, 이들은 동일한 전류원에 의해 구동된다. 정전류원의 다른 단부는 접지된다. 모든 트랜지스터(Q1, Q2 및 Q3)은 에미터 면적이 동일하다.
공급 전압(VCC)는 트랜지스터(Q3)의 콜렉터에 인가된다.
제1 신호 또는 차동 전압(V1)은 상기 쌍의 차동 입력단의 양단, 즉 트랜지스터(Q1 및 Q2)의 베이스에 인가된다. 제2 신호 또는 차동 전압(V2)는 트랜지스터(Q3)의 입력단 또는 베이스에 정 위상 또는 역 위상(또는 극성)으로 인가된다.
그 다음, 트랜지스터(Q1, Q2 및 Q3)의 특성이 일치된다고 가정하고 베이스 폭 변조를 무시하면, 각각의 트랜지스터(Q1, Q2 및 Q3)의 콜렉터 전류(IC1, IC2및 IC3)은 각각 다음 식 (1), (2), (3)으로 표현될 수 있다.
식 (1), (2), (3)에 있어서, VT는 VT= kT/q로 정의된 트랜지스터(Q1, Q2 및 Q3)의 열 전압인데, 여기에서 k는 볼쯔만 상수이고, T는 켈빈 온도의 절대 온도이며, q는 전자의 전하이다. 또한, IS는 포화 전류이고, VR은 dc 성분의 제1 입력 전압이며, VA는 공통 에미터 전압, 즉 트랜지스터(Q1, Q2 및 Q3)의 에미터의 접속접에서의 전압이다.
트리플테일 셀의 테일 전류, 즉 콜렉터 전류(IC1, IC2및 IC3)은 다음 식을 만족시킨다.
여기에서α F는 트랜지스터(Q1, Q2 및 Q3)의 dc 공통-베이스 전류 이득률이다.
식 (1), (2), (3)에 포함된 공통 항 ISexp{(VR-VA)/VT}는 식 (1) 내지 (4)를 풀어서 다음 식(5)로 주어진다.
트리플테일 셀의 차동 출력 전류[ΔIC(=IC1-IC2)]는 다음 식 (6)으로 주어진다.
제15도는 제1 실시예에 따른 바이폴라 트리플테일 셀 또는 멀티플라이어의 전달 특성을 도시한 것으로, 파라미터로서 제1 입력 전압(V2)를 갖게 되는 제1 입력 전압V1과 차동 출력 전류(ΔIC)의 관계를 도시한 것이다.
차동 출력 전류(ΔIC)는 단조롭게 증가하고 제1 입력 전압(V1)에 관하여 제한 특성을 갖는다는 것을 제15도로부터 알 수 있다. 한편, 제2 입력 전압(V2)를 고려하면, 전류(ΔIC)가 V2의 음값에 대해서만 제한 특성을 갖고 있으며 이것은 전류(ΔIC)가 단조적으로 증가하더라도 V2의 음값에 대해 매우 좁은 범위 내에서 변화한다는 것을 알 수 있다.
제1 실시예에 따른 멀티플라이어의 상호 콘덕턴스 특성은 차동 출력 전류(ΔIC)를 식(6)의 제1 또는 제2 입력 전압(V1또는 V2)으로 미분함으로써 주어질 수 있고, 다음 식 (7) 및 (8)이 얻어진다.
식 (7)은 제1 입력 전압(V1)에 대한 상호 콘덕턴스 특성을 나타내고, 이것은 제16도에 도시되어 있다. 식 (8)은 제2 입력 전압(V2)에 대한 특성을 나타낸다.
트리플테일 셀, 즉 제1 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어는 제1 입력 전압(V1)에 대한 상호 콘덕턴스 범위가 확장된다.
상호 컨덕턴스 특성을 제1 입력 전압(V1)에 대해 선형으로 하기 위해, 제2 입력 전압(V2)는 다음 관계식
exp(V2/VT) = 4
를 만족시킬 필요가 있다. 이 관계식은 상기 식 (6)을 3배의 입력 전압(V1)로 미분하여 이렇게 얻어진 미분 계수를 최대로 플랫하게 하는 조건, 즉 V1=0에서
d3(-IC)/dV1 3=0을 얻음으로써 얻어진다.
제2 입력 전압(V2)가 반드시 관계식 exp(V2/VT) = 4를 정확하게 만족시킬 필요는 없는데, 그 이유는 V2의 정확한 값은 실제 반도체 집적 회로 디바이스 상에서 실현될 수 없기 때문이다.
일반적으로, 제1 입력 전압(V1)에 대한 상호 콘덕턴스 특성을 선형으로 하기 위해 트랜지스터(Q3)이 트랜지스터(Q1 및 Q2)의 에미터 면적의 K배인 경우, 제2 입력 전압(V2)는 다음 관계식
exp(V2/VT) = 4/K, 또는 V2=VT·1n(4K)
을 만족시킬 필요가 있다.
여기에서, 트랜지스터(Q3)은 트랜지스터(Q1 및 Q2)와 에미터 면적이 동일하기 때문에, 상기 관계식 exp(V2/VT) = 4 가 얻어진다.
상술된 바와 같이, 제1 실시예에 따른 트리플테일 셀 또는 멀티플라이어에 있어서, 트랜지스터(Q1, Q2 및 Q3)은 동일한 공급 전압으로 구동되고, 이것은 멀티플라이어가 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작할 수 있다는 것을 의미한다.
또한, 종래 기술의 멀티플라이어의 입력 전압 범위에 비해 양호한 상호 콘덕턴스 선형성에 대해 확장된 입력 전압 범위가 얻어질 수 있다.
또한, 이 트리플테일 셀은 길버트 멀티플라이어 셀 대신에 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작할 수 있는 새로운 바이폴라 아날로그 멀티플라이어를 제공한다.
[제2 실시예]
제14a도는 제2 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 바이폴라 트랜지스터의 하나의 트리플테일 셀만으로 구성된다.
제2 실시예는 제15도에 도시된 바와 같이 제1 실시예의 변형이고, 아래와 같은 점을 제외하고는 회로 구성이 동일하다.
일정한 dc 전압 VR은 차동 쌍의 틀랜지스터(Q1 및 Q2)의 차동 입력단 중의 하나에, 즉 트랜지스터(Q2)의 베이스에 인가된다. 전압(V1+VR)은 차동 쌍의 다른 차동 입력단에, 즉 트랜지스터(Q1)의 베이스에 인가되고, 바꿔 말하자면 제1 입력 전압 V1은 트랜지스터(Q1 및 Q2)의 차동 입력단 또는 베이스 양단에 인가된다.
제1 정하기(저항 : R)은 트랜지스터(Q1 과 Q3)의 베이스들 사이에 접속되고, 제2 저항기(저항 : R)은 트랜지스터(Q3)의 베이스에 접속된다.
전압(2V2+VR)은 트랜지스터(Q3)의 베이스에 인가되고, 바꿔 말하자면 제2 입력 전압(V2)의 2배의 전압, 또는 2V2는 제2 저항기를 통해 트랜지스터(Q3)의 베이스에 인가된다. 제1 및 제2 저항기의 저항값이 동일하기 때문에, 전압(2V2)의 절반, 즉 V2는 트랜지스터(Q3)의 베이스에 인가된다.
상술된 바와 같이, 제2 실시예의 멀티플라이어는 제1 실시예와 회로 구성이 거의 동일하므로, 제1 실시예와 동일한 효과 또는 장점을 제공한다.
또한, 제1 실시예에 있어서, 제1 입력 전압(V1)은 트랜지스터(Q1 및 Q2)의 베이스 양단에 차동적으로 인가될 필요가 있다. 그러나, 제2 실시예에 있어서는 전압 V1은 차동적으로 인가될 필요가 없으며, 이것은 제2 실시예의 추가 장점이다.
제2 실시예에서 알 수 있는 바와 같이, 일반적으로 차동 쌍의 제1 및 제2 트랜지스터(Q1 및 Q2)의 차동 입력단 및 제3 트랜지스터(Q3)의 입력단에 동일한 전압이 부수적으로 인가되는 겨우에서 동일한 동작 또는 기능이 얻어진다.
[제3 실시예]
제17도는 제3 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 MOSFET의 트리플테일 셀만으로 구성된다. 이것은 바이폴라 트랜지스터(Q1, Q2 및 Q3)이 제1 실시예에 MOSFET로 대체되는 것과 등가이다.
제17도에 있어서, 트리플테일 셀은 차동 쌍의 n-채널 MOSFET(M1 및 M2), n-채널 MOSFET(M3), 및 정전류원(전류 : I0)를 포함한다.
모든 트랜지스터(M1, M2 및 M3)은 정전류원의 한 단부에 공통으로 접속된 소스를 갖고 있으며, 이들은 동일한 전류원에 의해 구동된다. 정전류원의 다른 단부는 접지된다. 모든 트랜지스터(M1, M2 및 M3)은 상호 콘덕턴스 파라미터, 즉 게이트 폭 대 게이트 길이 비가 동일하다.
공급 전압(VDD)는 트랜지스터(M3)의 드레인에 인가된다.
제1 신호 또는 차동 전압(V1)은 상기 쌍의 차동 입력단의 양단, 즉 트랜지스터(Q1 및 Q2)의 게이트에 인가된다. 제2 신호 또는 차동 전압(V2)는 트랜지스터(M3)의 입력단 또는 게이트에 정 위상 또는 역 위상(또는 극성)으로 인가된다.
그 다음, 트랜지스터(M1, M2 및 M3)의 특성이 일치된다고 가정하고 베이스 폭 변조를 무시하면, 각각의 트랜지스터(M1, M2 및 M3)의 드레인 전류(ID1, ID2및 ID3)은 각각 다음 식 (9), (10), (11)로 표현될 수 있다.
식 (9), (10), (11)에 있어서, β는 이들 MOS 트랜지스터의 상호 콘덕턴스 파라미터이다. 여기에서, β는 μ(COX/2)(W/L)로 표현되는데, μ는 실효적인 캐리어 이동도이고, COX는 단위 면적 당 게이트 산화물 캐패시턴스이며, W 및 L은 각각의 트랜지스터의 게이트 폭 및 게이트 길이이다. 또한 VTH는 인계 전압이고, VR은 제1 입력 전압(V1)의 dc 성분이며, VA는 트랜지스터(M1, M2 및 M3)의 공통 소스 전압니다.
트리플테일 셀의 테일 전류는 다음 식 (12)로 표현된다.
트리플테일 셀의 차동 출력 전류[ΔID(=ID1-ID2)]는 식 (9) 내지 (12)를 풀어서 다음 식 (13) 내지 (16)으로 주어진다.
제18도는 제2 실시예에 따른 MOSFET 트리플테일 셀 또는 멀티플라이어의 전달 특성을 도시한 것으로, 파라미터로서 제2 입력 전압(V2)를 갖는 제1 입력 전압 (V1)과 차동 출력 전류(ΔID)사이의 관계를 도시한 것이다. 제18도에 있어서, 입력 전압(V1및 V2)는 (I0/β)1/2에 의해 정규화된다.
차동 출력 전류(ΔID)는 단조롭게 증가하고 제1 입력 전압(V1)에 관하여 제한 특성을 갖는다는 것을 제18도로부터 알 수 있다. 한편, 제2 입력 전압(V2)를 고려하면, 전류(ΔID)가 V2의 음값에 대해서만 제한 특성을 갖고 있으며 이것은 전류(ΔID)가 단조적으로 증가하더라도 V2의 음값에 대해 매우 좁은 범위 내에서 변화한다는 것을 알 수 있다.
멀티플라이어의 상호 콘덕턴스 특성은 식 (13) 내지 (16)에서 차동 출력 전류(ΔID)를 제1 또는 제2 입력 전압(V1또는 V2)으로 미분함으로써 주어질 수 있고, V1에 대하여 다음 식 (17) 내지 (20) 그리고 다음 식 (21) 내지 (23)이 얻어진다.
트리플테일 셀, 즉 제3 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어는 제1 입력 전압(V1)에 대한 선형 콘덕턴스 범위가 확장된다.
[제4 실시예]
제17a도는 제4 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 MOSFET의 하나의 트리플테일 셀만으로 구성된다.
제4 실시예는 제17도에 도시된 제3 실시예의 변형이고, 아래와 같은 점을 제외하고는 회로 구성이 동일하다.
일정한 dc 전압(VR)은 차동 쌍의 MOSFET(M1 및 M2)의 차동 입력단 중의 하나에, 즉 MOSFET(M2)의 게이트에 인가된다. 전압(V1+VR)은 차동 쌍의 다른 차동 입력단에, 즉 MOSFET(M1)의 게이트에 인가되고, 바꿔 말하자면 제1 입력 전압(V1)은 MOSFET(M1 및 M2)의 차동 입력단 또는 게이트 양단에 인가된다.
제1 저항기( 저항 : R)은 MOSFET(M1과 M3)의 게이트들 사이에 접속되고, 제2 저항기(저항 : R)은 MOSFET(M3)의 게이트에 접속된다.
전압(2V2+VR)은 MOSFET(Q3)의 게이트에 인가되고, 바꿔 말하자면 제2 입력 전압(V2)의 2배의 전압, 또는 2V2는 제 2 저항기를 통해 MOSFET(M3)의 게이트에 인가된다. 제1 및 제2 저항기의 저항값이 동일하기 때문에, 전압(2V2)의 절반, 즉 V2는 MOSFET(M3)의 게이트에 인가된다.
상술된 바와 같이, 제4 실시예의 멀티플라이어는 제3 실시예(제17도)와 회로 구성이 거의 동일하므로, 제3 실시예와 동일한 효과 또는 장점을 제공한다.
또한, 제3 실시예에 있어서, 제1 입력 전압(V1)은 트랜지스터(M1 및 M2)의 게이트 양단에 차동적으로 인가될 필요가 있다. 그러나, 제4 실시예에 있어서는 전압(V1)은 차동적으로 인가될 필요가 없다. 이것은 제4 실시예의 추가 장점이다.
제4 실시예에서 알 수 있는 바와 같이, 일반적으로 차동 쌍의 제1 및 제2 MOSFET(M1 및 M2)의 차동 입력단 및 제3 MOSFET(M3)의 입력단에 동일한 전압이 부수적으로 인가되는 경우에도 동일한 동작 또는 기능이 얻어진다.
[제5 실시예]
제19도는 제5 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 바이폴라 트랜지스터의 하나의 쿼드 리테일 셀만으로 구성된다.
제19도에 있어서, 쿼드리테일 셀은 차동 쌍의 npn 바이폴라 트랜지스터(Q1 및 Q2), npn 바이폴라 트랜지스터(Q3), npn 바이폴라 트랜지스터(Q4) 및 정전류원(전류: I0)를 포함한다.
모든 트랜지스터(Q1, Q2, Q3 및 Q4)는 정전류원의 한 단부에 공통으로 접속된 에미터를 갖고 있으며, 이들은 동일한 전류원에 의해 구동된다. 정전류원의 다른 단부는 접지된다. 모든 트랜지스터(Q1, Q2, Q3 및 Q4)는 에미터 면적이 동일하다.
트랜지스터(Q3 및 Q4)의 베이스는 함께 결합된다. 트랜지스터(Q3 및 Q4)의 콜렉터는 함께 결합되어 공급 전압(VCC)가 인가된다.
제1 신호 또는 차동 전압(V1)은 상기 쌍의 차동 입력단의 양단, 즉 트랜지스터(Q1 및 Q2)의 베이스에 인가된다. 제2 신호 또는 차동 전압(V2)는 트랜지스터(Q3 및 Q4)의 입력단 또는 결합된 베이스에 정 위상 또는 역 위상(또는 극성)으로 인가된다.
그 다음, 제1 실시예(제14도)와 동일한 조건하에서, 각각의 트랜지스터(Q1, Q2, Q3 및 Q4)의 콜렉터 전류(IC1, IC2, IC3및 IC4)는 각각 다음 식 (24) (25) 및 (26)으로 표현될 수 있다.
식 (24), (25) 및 (26)에 있어서, VT는 트랜지스터(Q1, Q2, Q3 및 Q4)의 열 전압이고, IS는 포화 전류이며, VR은 dc 성분의 제1 입력 전압이고, VA는 트랜지스터(Q1, Q2, Q3 및 Q4)의 공통 에미터 전압이다.
쿼드리테일 셀의 테일 전류, 즉 콜렉터 전류(IC1, IC2, IC3및 IC4)는 다음 식을 만족시킨다.
여기에서 αF는 트랜지스터(Q1, Q2, Q3 및 Q4)의 dc 공통-베이스 전류 이득률이다.
식 (24), (25) 및 (26)에 포함된 공통 항 IS·exp{(VR-VA)/VT)}는 다음 식 (28)로 주어진다.
쿼드리테일 셀의 차동 출력 전류 -IC(=IC1-IC2)는 다음 식 (29)로 주어진다.
제20도는 제5 실시예에 따른 바이폴라 쿼드리테일 셀 또는 멀티플라이어의 전달 특성을 도시한 것으로, 파라미터로서 제2 입력 전압(V2)를 갖는 제1 입력 전압(V1)과 차동 출력 전류(ΔIC) 사이의 관계를 도시한 것이다.
차동 출력 전류(ΔIC)는 단조롭게 증가하고 제1 입력 전압(V1)에 관하여 제한 특성을 갖는다는 것을 제20도로부터 알 수 있다. 한편, 제2 입력 전압(V2)를 고려하면, 전류(ΔIC)가 V2의 음값에 대해서만 제한 특성을 갖고 있다는 것을 알 수 있다. 이것은 제1 실시예(제14도)에 따른 바이폴라 트리플테일 셀과 유사하다.
트랜지스터(Q4)가 제1 실시예의 바이폴라 트리플테일 셀에 추가되기 때문에, 제5 실시예에서의 전류 (ΔIC)는 제1 실시예에 비해 V2의 음값에 대하여 비교적 넓은 범위 내에서 변한다.
바꿔 말하자면, 제5 실시예의 바이폴라 쿼드리테일 셀은 제1 실시예에서 트랜지스터(Q3)의 에미터 면적을 트랜지스터(Q1 및 Q2)의 2배로 함으로써 얻어진 바이폴라 트리플테일 셀과 대등하다.
그러므로, 일반적으로 제2 입력 전압(V2)가 인가될 추가 바이폴라 트랜지스터 또는 트랜지스터들의 수는 1, 2, 3, 4, 5, 6, ¨¨¨일 수 있고 차동 출력 전류(ΔIC)의 가변 범위는 이 숫자에 따라서 전압(V2)에 대해 확장될 수 있다는 것을 알 수 있다.
제5 실시예에 따른 멀티플라이어 또는 바이폴라 쿼드리테일 셀의 상호 콘덕턴스 특성은 식(29)에서 차동 출력 전류(-IC)를 제1 또는 제2 입력 전압(V1또는 V2)로 미분함으로써 주어질 수 있고, 다음 식 (30) 및 (31)이 얻어진다.
식 (30)은 제1 입력 전압(V1)에 대한 상호 콘덕턴스 특성을 나타내고, 이것은 제21도에 도시되어 있다. 식 (31)은 제2 입력 전압(V2)에 대한 특성을 나타낸다.
쿼드리테일 셀, 즉 제5 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어는 제1 입력 전압(V1)에 대한 선형 상호 콘덕턴스 범위가 확장된다.
상호 콘덕턴스 특성을 제1 입력 전압(V1)에 대해 선형으로 하기 위해, 제2 입력 전압(V2)는 다음 관계식
exp(V2/VR) = 2
를 만족시킬 필요가 있다.
이 관계식은 상기 식 (29)를 3배의 입력 전압(V1)로 미분하여 이렇게 얻어진 미분 계수를 최대로 플랫하게 하는 조건, 즉 d3(ΔIC)/dV1 3=0(여기에서 V1=0)을 얻음으로써 얻어진다.
이 관계식은 또한 에미터 면적 비 K를 2로 설정함으로써 상술된 exp(V2/VR) = 4/K의 일반적인 관계식으로부터 구해진다.
제2 입력 전압(V2)가 반드시 관계식 exp(V2/VT) = 2를 정확하게 만족시킨 필요가 없는데, 그 이유는 V2의 정확한 값은 실제 반도체 집적 회로 디바이스 상에서 실현될 수 없기 때문이다.
상술된 바와 같이, 제5 실시예에 따른 쿼드리테일 셀 또는 멀티플라이어에 있어서, 트랜지스터(Q1, Q2, Q3 및 Q4)는 동일한 공급 전압으로 구동되고, 이것은 멀티플라이어가 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작 할 수 있다는 것을 의미한다.
또한, 종래 기술의 멀티플라이어의 입력 전압 범위에 비해 양호한 상호 콘덕턴스 선형성에 대해 확장된 입력 전압 범위가 얻어질 수 있다.
또한, 이 쿼드리테일 셀은 길버트 멀티플라이어 셀 대신에 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작할 수 있는 새로운 바이폴라 아날로그 멀티플라이어를 제공한다.
[제6 실시예]
제26도는 제6 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 MOSFET의 하나의 쿼드리테일 셀만으로 구성된다. 이것은 바이폴라 트랜지스터(Q1, Q2, Q3 및 Q4)가 제5 실시예에서 MOSET로 대체되는 것과 등가이다.
제26도에 있엇, 쿼드리테일 셀은 차동 쌍의 n-채널 MOSFET(M1 및 M2), n-채널 MOSFET(M3), n-채널 MOSFET(M4) 및 정전류원(전류 : I0)를 포함한다.
모든 트랜지스터(M1, M2, M3 및 M4)는 정전류원의 한 단부에 공통으로 접속된 소스를 갖고 있으며, 이들은 동일한 전류원에 의해 구동된다. 정전류원의 다른 단부는 접지된다. 모든 MOSFET(M1, M2, M3 및 M4)는 상호 콘덕턴스 파라미터, 즉 게이트 폭 대 게이트 길이 비가 동일하다.
공급 전압(VDD)는 MOSFET(M3 및 M4)의 결합된 드레인에 인가된다.
제1 신호 또는 차동 전압(V1)은 상기 쌍의 차동 입력단의 양단, 즉 MOSFET(M1 및 M2)의 게이트에 인가된다. 제2 신호 또는 차동 전압(V2)는 MOSFET(M3 및 M4)의 결합된 입력단 또는 게이트에 정 위상 또는 역 위상(또는 극성)으로 인가된다.
그 다음, 제3 실시예(제17도)와 동이한 조건하에서, 각각의 MOSFE(M1, M2, M3 및 M4)의 드레인 전류(ID1, ID2, ID3및 ID4)는 각각 다음 식 (32), (33) 및 (34)로 표현될 수 있다.
식 (32), (33) 및 (34)에 있어서, β는 MOSFET(M1, M2, M3 및 M4)의 상호 콘덕턴스 파라미터이고, VA는 MOSFET(M1, M2, M3 및 M4)의 공통 소스 전압이다.
쿼드리테일 셀의 테일 전류는 다음 식 (35)로 표현된다.
쿼드리테일 셀의 차동 출력 전류 ΔID(=ID1-ID2)는 식 (32) 내지 (35)를 풀어서 다음 식 (36) 내지 (39)로 주어진다.
제27도는 제6 실시예에 따른 MOSFET 쿼드리테일 셀 또는 멀티플라이어의 전달 특성을 도시한 것으로, 파라미터로서 제2 입력 전압(V2)를 갖는 제1 입력 전압 (V1)과 차동 출력 전류(ΔID) 사이의 관계를 도시한 것이다. 제27도에 있어서, 입력 전압(V1및 V2)는 (I0/β)1/2에 의해 정규화된다.
차동 출력 전류(ΔID)는 단조롭게 증가하고 제1 입력 전압(V1)에 관하여 제한 특성을 갖는다는 것을 제27도로부터 알 수 있다. 한평, 제2 입력 전압(V2)를 고려하면 전류(ΔID)가 V2의 음값에 대해서만 제한 특성을 갖고 있다는 것을 알 수 있다.
이것은 제5 실시예(제19도)에 따른 바이폴라 쿼드리테일 셀과 유사하다.
MOSFET(M4)가 제3 실시예(제17도)의 MOS 트리플테일 셀에 추가되기 때문에, 제6 실시예에서의 전류(ΔID)는 제3 실시예에 비해 V2의 음값에 대하여 비교적 넓은 범위 내에서 변한다.
바꿔 말하자면, 제6 실시예의 MOS 쿼드리테일 셀은 제3 실시예에서 MOSFET(M3)의 게이트 폭 대 게이트 길이 비(W/L)을 MOSFET(M1 및 M2)의 2배로 함으로써 얻어진 MOS 트리플테일 셀과 대등하다.
그러므로, 바이폴라 경우와 마찬가지로, 일반적으로 제2 입력 저압(V2)이 인가될 추가 MOSFET 또는 MOSFET들의 수는 1, 2, 3, 4, 5, 6, ¨¨¨일 수 있고 차동 출력 전류(ΔID)의 가변 범위는 이 숫자에 따라서 전압(V2)에 대해 확장될 수 있다는 것을 알 수 있다.
제6 실시예에 따른 멀티플라이어의 상호 콘덕턴스 특성은 식 (36) 내지 (39)에서 차동 출력 전류(ΔID)를 제1 또는 제2 입력 전압(V1또는 V2)로 미분함으로써 주어질 수 있고, V1에 대하여 다음 식 (40) 내지 (43) 그리고 다음 식 (44) 내지 (46)이 얻어진다.
MOS 쿼드리테일 셀로 이루어진 제6 실시예에 따른 멀티플라이어에서 있어서, 제3 실시예(제17도)와 동일한 효과 및 장점이 얻어질 수 있다.
[제7 실시예]
제22도는 제7 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 2개의 바이폴라 트랜지스터 및 하나의 MOSFET의 하나의 트리플테일 셀만으로 구성된다. 이것은 npn 바이폴라 트랜지스터(Q3)이 제1 실시예(제14도)에서 n-채널 MOSFET로 대체되는 것과 등가이다.
제22도에 있어서, 트리플테일 셀은 파동 쌍의 npn 바이폴라 트랜지스터(Q1 및 Q2), n-채널 MOSFET(M3), 및 정전류원(전류 : I0)을 포함한다.
바이폴라 트랜지스터(Q1 및 Q2)의 에미터 및 MOSFET(M3)의 소스는 정전류원의 한 단부에서 공통으로 접속되고, 바이폴라 트랜지스터(Q1 및 Q2) 및 MOSFET(M3)은 동일한 전류원에 의해 구동된다. 정전류원의 다른 단부는 접지 된다. 트랜지스터(Q1 및 Q2)는 용량, 즉 에미터 면적이 동일하다.
공급 전압(VCC)는 MOSFET(M3)의 드레인에 인가된다.
제1 신호 또는 차동 전압(V1)은 트랜지스터(Q1 및 Q2)의 베이스 양단에 인가된다. 제2 신호 또는 차동 전압(V2)는 MOSFET(M3)의 게이트에 정 위상 또는 역 위상(또는 극성)으로 인가된다.
제7 실시예에 있어서, MOSFET(M3)의 드레인 전류는 게이트 전압에 따라 증가하고, 이것의 변화는 MOSFET 자체의 제곱 특성에 거의 일치한다.
그러므로, 제7 실시예의 트리플테일 셀은 제1 실시예(제14도)와 흡사한 전달 특성(제15도)을 갖는다는 것이 예상된다.
그러나, MOSFET용 설계 파라미터가 바이폴라 트랜지스터보다 더 많기 때문에, 상호 콘덕턴스 특성이 V1에 대해 거의 선형인 입력 전압 범위는 제1 실시예보다 (약 200 ㎷p-p)만큼 더 넓어질 수 있다.
그러므로, 제1 실시예와 동일한 효과 및 장점이 얻어질 수 있다.
[제8 실시예]
제23도는 제8 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 하나의 바이폴라 트랜지스터 및 2개의 MOSFET의 하나의 트리플테일 셀만으로 구성된다. 이것은 n-채널 MOSFET(M3)이 제3 실시예(제17도)에서 npn 바이포라 트랜지스터로 대체되는 것과 등가이다.
제23도에 있어서, 트리플테일 셀은 차동 쌍의 n-채널 MOSFET(M1 및 M2), npn 바이폴라 트랜지스터(Q3) 및 정전류원(전류 : I0)를 포함한다.
MOSFET(M1 및 M2)의 소스 및 바이폴라 트랜지스터(Q3)의 에미터는 정전류원의 한 단부에 공통으로 접속되고, MOSFET(M1 및 M2) 및 바이폴라 트랜지스터(Q3)은 동일한 전류원에 의해 구동된다. 정전류원의 다른 단부는 접지된다. MOSFET(M1 및 M2)는 상호 컨덕턴스 파라미터, 즉 게이트 폭 대 게이트 길이 비가 동일하다.
공급 전압(VDD)는 트랜지스터(Q3)의 콜렉터에 인가된다.
제1 신호 또는 차동 전압(V1)은 MOSFET(M1 및 M2)의 게이트 양단에 인가된다. 제2 신호 또는 차동 전압(V2)는 바이폴라 트랜지스터(Q3)의 베이스에 정 위상 또는 역 위상(또는 극성)으로 인가된다.
제8 실시예에 있어서, 트랜지스터(Q3)의 콜렉터 전류는 베이스-에미터 전압에 따라 변화하고, 이것의 변화는 바이폴라 트랜지스터 자체의 지수 특성에 거의 일치한다.
그러므로, 제8 실시예의 트리플테일 셀은 제3 실시예(제17도)와 흡사한 전다 특성(제18도)을 갖는다는 것이 예상된다.
그러므로, 또한 제8 실시예에 있어서, 제2 실시예와 동일한 효과 및 장점이 얻어질 수 있다.
[제9 실시예]
제24도는 제9 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 바이폴라 트랜지스터의 하나의 트리플테일 셀만으로 구성된다. npn 바이폴라 트랜지스터(Q3)이 제1 실시예(제14도)에서 pnp 바이폴라 트랜지스터로 대체되는 것과 등가이다.
제24도에 있어서, 이 트리플테일 셀은 차동 쌍의 npn 바이폴라 트랜지스터(Q1 및 Q2), pnp 바이폴라 트랜지스터(Q3) 및 정전류원(전류 : I0)를 포함한다.
바이폴라 트랜지스터(Q1 및 Q2)의 에미터 및 트랜지스터(Q3)의 콜렉터는 정전류원의 한 단부에 공통으로 접속되고, 바이폴라 트랜지스터(Q1, Q2 및 Q3)은 동일한 전류원에 의해 구동된다. 정전류원의 다른 단부는 접지된다. 트랜지스터(Q1, Q2 및 Q3)은 용량, 즉 에미터 면적이 동일하다.
공급 전압(VCC)는 트랜지스터(Q3)의 에미터에 인가된다.
제1 신호 또는 차동 전압(V1)은 트랜지스터(Q1 및 Q2)의 베이스 양단에 인가된다. 제2 신호 또는 차동 전압(V2)는 트랜지스터(Q3)의 베이스에 정 위상 또는 역 위상 (또는 극성으로 인가된다.
제9 실시예에 있어서, 전압(V2)가 공급 전압(VCC)에 관련하여 트랜지스터(Q3)의 베이스에 인가되면, 제1 실시예와 마찬가지로, 트랜지스터(Q3)의 콜렉터 전류(IC3)은 전압(V2)에 따라 단조적으로 증가한다. 즉, 다음 관계가 성립된다.
그러므로, 트랜지스터(Q1 및 Q2)를 구동시키는 실제 테일 전류는
IEE= I0- IC3
으로 표현되므로, 제9 실시예는 전류(IEE)에 의해 구동된 차동 쌍에 등가이다.
차동 전류(ΔI)는
ΔI = (I0- IC3)tanh(V1/2Vr)
으로 주어진다.
이러한 2개의 트리플테일 셀이 서로 결합되면, 제27a도에 도시된 멀티플라이어가 얻어지는데, 이것은 공지된 폴드된 길버트 멀티플라이어 셀이라 칭해진다.
[제10실시예]
제25도는 제10 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 MOSFET의 하나의 트리플테일 셀만으로 구성된다. 이것은 n-채널 MOSFET(M3)이 제3 실시예(제17)도에서 p-채널 MOSFET로 대체되는 것과 등가이다.
제25도에 있어서, 이 트리플테일 셀은 차동 쌍의 n-채널 MOSFET(M1 및 M2), p-채널 MOSFET(M3) 및 정전류원(전류 : I0)를 포함한다.
MOSFET(M1 및 M2)의 소스 및 MOSFET(M3)의 드레인은 정전류원의 한 단부에 공통으로 접속되고, MOSFET(M1, M2 및 M3)은 동일한 전류원에 의해 구동된다. 정전류원의 다른 단부는 접지된다. MOSFET(M1, M2 및 M3)은 상호 콘덕턴스 파라미터, 즉 게이트 폭 대 게이트 길이 비가 동일하다.
공급 전압(VDD)는 MOSFET(M3)의 소스에 인가된다.
제1 신호 또는 차동 전압(V1)은 MOSFET(M1 및 M2)의 게이트 양단에 인가된다. 제2 신호 또는 차동 전압(V2)는 MOSFET(M3) 의 게이트에 정 위상 또는 역 위상(또는 극성)으로 인가된다.
제10 실시예에 있어서, 제9 실시예와 마찬가지로, MOSFET(M1 및 M2)를 구동시키는 실제 테일 전류는
IEE' = I0- ID3
으로 표현되고, 여기에서 ID3은 MOSFET(M3)의 드레인 전류이므로, 제10 실시예는 전류(IEE')에 의해 구동된 차동 쌍에 등가이다.
[제11 내지 제17 실시예]
제28도 내지 제34도는 각각 제11 내지 제17 실시예에 따른 2 퀀드런트 아날로그 멀티플라이어를 도시한 것으로, 이들의 각각은 바이폴라 트랜지스터의 하나의 트리플테일 또는 쿼드리테일 셀만으로 구성된다.
상기 MOS 트리플테일 및 쿼드리테일 셀에 있어서, V1및 V2에 대한 입력 전압 범위는 이들의 용량, 즉 MOSFET의 게이트 폭 대 게이트 길이 비(W/L)에 의해 결정되므로, 범위가 비교적 넓어질 수 있다.
한편, 상기 바이폴라 셀이 있어서, V1및 V2에 대한 입력 전압 범위는 이들의 에미터 면적에 의해서만 결정되는데, 이것은 입력 전압 범위가 MOS 멀티테일 셀의 범위만큼 넓게 될 수 없다는 것을 의미한다.
바이폴라 멀티테일 셀에 대한 입력 전압 범위를 확장하기 위해, 추가 저항기 또는 다이오드가 제공될 수 있다.
제11 실시예에 따른 바이폴라 트리플테일 셀은 제28도에 도시되어 있는데, 이것은 각각의 트랜지스터(Q1, Q2 및 Q3)의 에미터에 접속된 3개의 저항기(저항 : RE)를 갖고 있다. 에미터는 각각 저항기를 통해 정전류원의 단부에 공통으로 접속된다.
제12 실시예에 따른 바이폴라 쿼드리테일 셀은 제29도에 도시되어 있는데, 이것은 각각의 트랜지스터(Q1, Q2, Q3 및 Q4)의 에미터에 접속된 4개의 저항기(저항 : RE)를 갖고 있다. 에미터는 각각 저항기를 통해 정전류월의 단부에 공통으로 접속된다.
제13 실시예에 따른 바이폴라 트리플테일 셀은 제30도에 도시되어 있는데, 이것은 각각 저항 값이 RE1및 RE2인 제1 및 제2 저항기를 갖고 있다. 제1 저항기(RE1)은 트랜지스터(Q1 및 Q2)의 결합된 에미터에 접속된다. 제2 저항기(RE2)는 트랜지스터(Q3)의 에미터에 접속된다.
트랜키스터(Q1 및 Q2)의 결합된 에미터는 제1 저항기를 통해 정전류원의 단부에 공통으로 접속된다. 트랜지스터(Q3)의 에미터는 제2 저항기를 통해 정전류원의 단부에 접속된다.
제14 실시예에 따른 바이폴라 쿼드리테일 셀은 제31도에 도시되어 있는데, 이것은 각각 저항 값이 RE1및 RE2인 제1 및 제2 저항기를 갖고 있다. 제1 저항기(RE1)은 트랜지스터(Q1 및 Q2)의 결합된 에미터에 접속된다. 제2 저항기(RE2)는 트랜지스터(Q3 및 Q4)의 결합된 에미터에 접속된다.
트랜지스터(Q1 및 Q2)의 결합된 에미터는 제1 저항기를 통해 정전류원의 단부에 공통으로 접속된다. 트랜지스터(Q3 및 Q4)의 결합된 에미터는 제2 저항기를 통해 정전류원의 단부에 접속된다.
제15 실시예에 따른 바이폴라 쿼드리테일 셀은 제32도에 도시되어 있는데, 이것은 저항이 RE인 제1 및 제2 저항기를 갖고 있다. 제1 저항기는 트랜지스터(Q1 및 Q3)의 결합된 에미터에 접속된다. 제2 저항기는 트랜지스터(Q2 및 Q4)의 결합된 에미터에 접속된다.
트랜지스터(Q1 및 Q3)의 결합된 에미터는 제1 저항기를 통해 정전류원의 단부에 공통으로 접속된다. 트랜지스터(Q2 및 Q4)의 결합 에미터는 제2 저항기를 통해 정전류원의 단부에 접속된다.
상기 제11 내지 제15 실시예에 있어서, 에미터 저항기는 T자 형태로 배열 되지만, 이들이 π자 등의 형태로 배열될 수 있음은 물론이다.
이렇게 에미터 저항기를 추가하는 방법은 에미터 축퇴 방법이라 칭해진다. 이 방법에 있어서, 바이폴라 멀티테일 셀의 V1및 V2에 대한 입력 전압 범위는 축퇴 값이 각각의 에미터 저항기에 대해 적합하게 설정되면 확장될 수 있는데, (여기에서 축퇴값은 각각의 에미터 저항 값과 테일 전류 값의 곱으로서 정의됨) 그 이유는 상호 콘덕턴스의 선형성이 향상되기 때문이다.
제33도에 도시된 제16 실시예에 따른 바이폴라 트리플테일 셀은 트랜지스터(Q1)의 에미터에 접속된 직렬-접속 다이오드(D11), 트랜지스터(Q2)의 에미터에 접속된 직렬-접속 다이오드(D21) 및 트랜지스터(Q3)의 에미터에 접속된 직렬-접속 다이오드(D31)을 갖고 있다. 트랜지스터(Q1, Q2 및 Q3)의 에미터는 각각 다이오드(D11, D21및 D31)을 통해 정전류원의 단부에 공통으로 접속된다.
제17 실시예에 따른 바이폴라 트리플테일 셀은 제34도에 도시되어 있는데, 이것은 트랜지스터(Q1)의 에미터에 접속된 직렬-접속 다이오드(D11), 트랜지스터(Q2)의 에미터에 접속된 직렬-접속 다이오드(D21), 트랜지스터(Q3)의 에미터에 접속된 직렬-접속 다이오드(D41)을 갖고 있다. 에미터는 각각 다이오드(D11, D21, D31및 D41)을 통해 정전류원의 단부에 공통으로 접속된다.
제16 실시예 및 제17 실시예에 있어서, 입력 전압(V1및 V2)는 각각의 트랜지스텅 인가될 대응 다이오드에 의해 나누어진다.
또한, 각각의 직렬-접속된 다이오드의 수가 n으로 정해지면, 필요한 공급 전압, 즉 각각의 멀티테일 셀에 대한 동작 전압이 각각의 트랜지스터의 베이스-에미터 전압인 n·VBE만큼 증가하지만, 얻어질 수 있는 입력 전압 범위는 제15도 또는 제20도에 도시된 범위의 (n+1)배로 확장될 수 있다.
예를 들어, n=1이면, 입력 전압 범위는 제15도 또는 제20도에 도시된 범위의 2배로 확장되고, 동시에 동작 범위는 0.7 V만큼 증가한다. 그러나, 종래의 길버트 멀티플라이어 셀에 비해, 공급 전압은 V1및 V2에 대한 입력 전압 범위가 따로 또는 상이하게 설정될 필요가 없기 때문에 감소될 수 있다.
그러므로, 에미터 다이오드의 경우에, 제16 및 제17 실시예에 따른 멀티테일 셀은 확장된 입력 전압 범위와 함께 3 또는 3.3 V와 같은 낮은 공급 전압에서 동작할 수 있다.
에미터 저항기 또는 다이오드를 추가하는 상기 방법은 제2 전압(V1)이 인가될 3개 이상의 트랜지스터의 경우에도 또한 적용될 수 있다.
[제18 실시예]
제1 내지 제17 실시예에 있어서는, 하나의 트리플테일 또는 쿼드리테일 셀이 사용되지만, 멀티플라이어는 이러한 트리플테일 또는 쿼드리테일 셀을 2개 사용하여 얻어질 수 있다.
제35도는 제18 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 바이폴라 트랜지스터의 2개의 트리프테일 셀로 구성된다. 이것은 제14도에 도시된 제1 실시예에 따른 트리플테일 셀이 서로 결합된 것과 등가이다.
제35도에 있어서, 이 멀티플라이어는 제1 및 제2 바이폴라 트리플테일 셀을 포함한다.
제1 트리플테일 셀은 차동 쌍의 npn 바이폴라 트랜지스터(Q11 및 Q12), npn 바이폴라 트랜지스터(Q13), 및 정전류원(전류 : I0)를 포함한다.
트랜지스터(Q11, Q12 및 Q13)은 제1 정전류원의 한 단부에 공통으로 접속된 에미터를 갖고 있으며, 이들은 동일한 전류원에 의해 구동된다. 제1 정전류원의 다른 단부는 접지된다.
트랜지스터(Q11, Q12 및 Q13)은 에미터 면적이 동일하다.
제1 부하 저항기(저항 : RL)은 트랜지스터(Q11)의 콜렉터에 접속되고, 제2 부하 저항기(저항 : RL)은 트랜지스터(Q12)의 콜렉터에 접속된다. 공급 전압(VCC)는 각각 제1 및 제2 저항기를 통해 트랜지스터(Q11 및 Q12)의 콜렉터에 인가된다. 공급 전압(VCC)는 트랜지스터(Q13)의 콜렉터에 바로 인가된다.
제1 신호 또는 차동 전압(VX)는 상기 쌍의 차동 입력단의 양단, 즉 트랜지스터(Q11 및 Q12)의 베이스에 인가된다. 제2 신호 또는 차동 전압(Vy)는 트랜지스터(Q13)의 입력단 또는 베이스에 역 위상(또는 극성)으로 인가된다.
제2 트리플테일 셀은 차동 쌍의 npn 바이폴라 트랜지스터(Q14 및 15), npn 바이폴라 트랜지스터(Q16), 및 정전류원(전류 : I0)를 포함한다.
트랜지스터(Q14, Q15 및 Q16)은 제2 정전류원의 한 단부에 공통으로 접속된 에미터를 갖고 있으며, 이들은 동일한 전류원에 의해 구동된다. 제2 정전류원의 다른 단부는 접지된다.
트랜지스터(Q14, Q15 및 Q16)은 에미터 면적이 동일하다.
제1 부하 저항기는 트랜지스터(Q15)의 콜렉터에 접속되고, 제2 부하 저항기는 트랜지스터(Q14)에의 콜렉터에 접속된다. 공급 전압(VCC)는 각각 제1 및 제2 저항기를 통해 트랜지스터(Q15 및 Q14)의 콜렉터에 인가된다. 공급 전압(VCC)는 트랜지스터(Q16)의 콜렉터에 바로 인가된다.
제1 신호 또는 차동 전압(VX)는 상기 쌍의 차동 입력단의 양단, 즉 트랜지스터(Q14 및 Q15)의 베이스에 인가된다. 제2 신호 또는 차동 전압(Vy)는 트랜지스터(Q16)의 입력단 또는 베이스에 역 위상(또는 극성)으로 인가된다.
전압(VX)는 정위상으로 트랜지스터(Q11 및 Q14)의 베이스에 인가되고, 역위상으로 트랜지스터(Q12 및 Q15)의 베이스에 인가된다.
트랜지스터(Q11 및 Q15)의 결합된 콜렉터는 역 위상으로 트랜지스터(Q12 및 Q14)의 결합된 콜렉터와 결합되고, 이들은 각각 제1 및 제2 부하 저하기가 접속되는 멀티플라이어의 차동 출력단을 구성한다.
그 다음, 제1 실시예와 마찬가지로, 트랜지스터(Q11, Q12, Q13, Q14, Q15 및 Q16)의 특성이 일치된다고 가정하고 베이스 폭 변조를 무시하면, 이 멀티플라이어의 출력 차동 전류(Δ-IB)는 다음 식 (47)로 주어질 수 있다.
식 (47)에 있어서, IC11, IC12, IC14및 IC15는 각각 트랜지스터(Q11, Q12, Q14 및 Q15)의 콜렉터 전류이고, IB +및 IB -는 각각 트랜지스터(Q11 및 Q15) 의 결합된 콜렉터 및트랜지스터(Q12 및 Q14)의 결합된 콜렉터로부터의 출력 전류이다.
제36도 및 제37도는 제18 실시예에 따른 멀티플라이어의 전달 특성을 도시한 것이다. 제36도는 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 정압(VX)와 차동 출력 전류(ΔIB)사이의 관계를 도시한 것이다. 제37도는 파라미터로서 제 1입력 전압(Vx)를 갖는 제2 입력 전압(Vy)와 차동 출력 전류(Δ-IB) 사이의 관계를 도시한 것이다.
제36도 및 제37도로부터 차동 출력 전류(ΔIB)는 제1 입력 전압(VX)에 관하여 제한 특성을 갖고 있는 한편, 제2 입력 전압(Vy)에 관하여 제한 특성을 갖고 있다는 것을 알 수 있다.
멀티플라이어의 상호 콘덕턴스 특성은 식(47)에서 차동 출력 전류(ΔIB)를 제1 또는 제2 입력 전압(VX또는 Vy)로 미분함으로써 주어질 수 있고, VX에 대하여 제38도 및 다음 식 (48)과 Vy에 대하여 제39도 및 다음 식(49)가 얻어진다.
제18 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어는 제1 입력 전압(V1)에 대해 선형 상호 콘덕턴스 범위로 확장된다는 것을 알 수 있다.
[제19 실시예]
제35a도는 제19 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 바이폴라 트랜지스터의 2개의 트리플테일 셀로 구성된다. 이것은 제14a도에 도시된 제2 실시예에 따른 트리플테일 셀이 서로 결합된 것과 등가이다.
또한, 이 멀티플라이어는 4개의 저항기와 dc 전압원이 추가된 것 이외에는 제35도에 도시된 제18실시예와 구성이 동일하다.
제35a도에 있어서, 일정한 dc 전압(VR)은 트랜지스터(Q12 및 Q14)의 베이스에 인가된다. 차동 전압이 아닌 제1 입력 전압(VX)은 트랜지스터(Q11 및 Q15)의 베이스에 인가된다.
제1 저항기(저항 : R)은 트랜지스터(Q11과 Q13)의 베이스들 사이에 접속되고, 제2 저항기(저항 : R)은 트랜지스터(Q13)의 베이스에 접속된다. 제3 저항기(저항 : R)은 트랜지스터(Q15와 Q16)의 베이스들 사이에 접속되고, 제4 저항기(저항 : R)은 트랜지스터(Q16)의 베이스에 접속된다.
전압(VX/2)는 트랜지스터(Q11, Q12, Q12, Q14, Q15 및 Q16)의 베이스에 인가되므로, 전압(VX)는 차동 전압이 될 필요가 없다.
전압(Vy)는 트랜지스터(Q13)의 베이스에 인가될 제1 및 제2 저항기에 의해 나누어지는 한편, 이것은 트랜지스터(Q16)의 베이스에 인가될 제3 및 제4 저항기에 의해 나누어뻠다.
그러므로, 멀티플라이어의 출력값은 제18 실시예의 절반 값이 된다.
[제20 실시예]
제35b도는 제20 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 이것은 바이폴라 트랜지스터의 2개의 트리플테일 셀로 구성된다. 이것은 제14a도에 도시된 제2 실시예에 따른 트리플테일 셀이 서로 결합된 것과 등가이다.
또한, 이 멀티플라이어는 8개의 저항기와 dc 전압원이 추가된 것 이외에는 제35도에 도시된 제18 실시예와 구성이 동일하다.
제35b도에 있어서, 제1 저항기(저항 : R)은 트랜지스터(Q11)의 베이스와 전압(VX)에 대한 입력단 사이에 접속되고, 제2 저항기(저항 : R)은 트랜지스터(Q11과 Q12)의 베이스들 사이에 접속된다. 제3 저항기(저항 : R)은 전압(VX)에 대한 입력단과 트랜지스터(Q13)의 베이스 사이에 접속되고, 제4 저항기(저항 : R)은 트랜지스터(Q13)의 베이스와 전압(Vy)에 대한 입력단 사이에 접속된다.
제5 저항기(저항 : R)은 트랜지스터(Q15)의 베이스와 전압(Vy)에 대한 입력단 사이에 접속되고, 제6 저하기(저항 : R)은 트랜지스터(Q15)의 베이스와 전압(VX)에 대한 입력단 사이에 접속된다. 제7 저항기(저항 : R)은 베이스와 전압(VX)에 대한 입력단과 트랜지스터(Q16)의 베이스 사이에 접속되고, 제8 저항기(저항 : R/2)는 트랜지스터(Q16 및 Q12)의 베이스들 사이에 접속된다.
제9 저항기(저항 : R)은 트랜지스터(Q11과 Q14)의 베이스들 사이에 접속되고, 제10 저하기(저항 : R)은 트랜지스터(Q14)의 베이스와 전압(Vy)에 대한 입력단 사이에 접속된다.
일정한 dc 전압(VR)은 제2 저하기를 통해 트랜지스터(Q11)의 베이스에 인가되고, 트랜지스터(Q12)의 베이스에 바로 인가되며, 제4, 제9 및 제10 저항기를 통해 트랜지스터(Q13)의 베이스에 인가된다.
또한, 일정한 dc 전압(VR)은 제9 저항기를 통해 트랜지스터(Q14)의 베이스에 인가되고, 제8 저항기를 통해 트랜지스터(Q16)의 베이스에 인가된다.
이러한 멀티플라이어에 있어서, 전압(VX/2)는 제1 트리플테일 셀은 형성하는 트랜지트터(Q11, Q12 및 Q13)의 베이스에 인가되고, 전압[(VX/2) + VX]는 제2 트리플테일 셀을 형성하는 트랜지스터(Q14, Q15 및 Q16)의 베이스에 인가된다.
이 실시예는 입력 전압(VX및 Vy)가 차동 전압일 필요가없다는 장점이 있다. 그러나, 멀티플라이어의 출력 값은 제18 실시예의 4/1이 된다.
[제21 실시예]
제40도는 제21 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, MOSFET의 2개의 트리플테일 셀로 구성되어 있다. 이것은 제17도에 도시된 제3 실시예에 따른 트리플테일 셀이 서로 결합된 것과 등가이다.
제40도에 있어서, 이 멀티플라이어는 제1 및 제2 MOS 트리플테일 셀을 포함한다.
제1 트리플테일 셀을 n-채널 MOSFET(M11 및 M12)의 차동 쌍, n-채널 MOSFET(M13) 및 제1 정전류원(전류 : I0)를 포함한다.
MOSFET(M11, M12 및 M13)은 제1 정전류원의 한 단부에 공통으로 접속된 소스를 갖고 있고 동일 전류원에 의해 구동된다. 제1 정전류원의 다른 단부는 접지된다.
트랜지스터(M11, M12 및 M13)은 게이트 폭 대 게이트 길이 비가 동일하다.
제1 부하 저항기(도시하지 않음)는 MOSFET(M11)의 드레인에 접속되고, 제2 부하 저항기(도시하지 않음)는 MOSFET(M12)의 드레인에 접속된다. 공급 전압(VDD)는 각각 제1 및 제2 저항기를 통해 MOSFET(M11 및 M12)의 드레인에 인가된다. 공급 전압(VDD)는 MOSFET(M13)의 드레인에 바로 인가된다.
제1 신호 또는 차동 전압(VX)는 상기 쌍의 차동 입력단 양단, 즉 MOSFET(M11 및 M12) 의 게이트에 인가된다. 제2 신호 또는 차동 전압(Vy)는 역 위상 또는 극성으로 MOSFET(M13)의 입력단 또는 게이트에 인가된다.
제2 트리플테일 셀은 차동쌍의 n-채널 MOSFET(M14 및 M15), n-채널 MOSFET(M16) 및 제2 정전류원(전류 : I0)를 포함한다.
MOSFET(M14, M15 및 M16)은 제2 정전류원의 한 단부에 공통으로 접속된 소스를 갖고 있고, 동일 전류원에 의해 구동딘다. 제2 정전류원의 다른 단부는 접지된다.
MOSFET(M14, M15 및 M16)은 게이트 폭 대 게이츠 길이 비가 동일하다.
제1 부하 저항기는 MOSFET(M15)의 드레인에 접속되고, 제2 부하 저항기는 MOSFET(M14)의 드레인에 접속된다. 공급 전압(VDD)는 각각 제1 및 제2 저항기를 통해 MOSFET(M15 및 M14)의 드레인에 인가된다. 공급 전압(VDD)는 MOSFET(M16)의 드레인에 바로 인가된다.
제1 신호 또는 차동 전압(VX)는 상기 상의 차동 입력단 양단, 즉 MOSFET(M14 및 M15)의 게이트에 인가된다. 제2 신호 또는 차동 전압(Vy)는 역 위상 또는 극성으로 MOSFET(M16)의 입력단 또는 게이트에 인가된다.
전압(VX)는 정 위상으로 MOSFET(M11 및 M14)의 게이트에 인가되고, 역 위상으로 MOSFET(M12 및 M15)의 게이트에 인가된다.
MOSFET(M11 및 M15)의 결합된 드레인은 반대 위상으로 MOSFET(M12 및 M14)의 결합된 드레인과 결합되어 멀티플라이어의 차동 출력단을 구성하는데, 여기엥는 제1 및 제2 부하 저항기가 각각 결합된다.
그 다음, 제3 실시예와 유사하게, MOSFET(M11, M12, M13, M14, M15 및 M16)의 특성이 일치된다고 가정하고, 게이트 폭 변조를 무시하면, 이 멀티플라이어의 출력 차동 전류(ΔIM)은 다음 식(50), (51), (52) 및 (53)으로 주어질 수 있다.
이들 식에서, ID11, ID12, ID14및 ID15는 각각 MOSFET(M11, M12, M14 및 M15)의 드레인 전류이고, IM +및 IM -는 각각 MOSFET(M11 및 M15)의 결합된 드레인 및 MOSFET(M12 및 M14)의 결합된 드레인으로부터의 출력 전류이다.
제41도 및 제42도는 제21 실시예에 따른 멀티플라이어의 전달 특성을 도시한 것으로, 입력 전압(VX및 Vy)는 {(I0/β)}1/2로 정규화된다.
제41도는 차동 출력 전류(ΔIM)과 파라미터로서 전압(Vy)를 갖는 제1 입력 전압(VX)와의 관계를 도시한 것이다. 제42도는 차동 출력 전류(ΔIM)과 파라미터로서 제1 입력 전압(VX)을 갖는 제2 입력 전압(Vy)와의 관계를 도시한 것이다.
MOSFET(M11, M12, M13, M14, M15 및 M16) 각각이 제곱 특성을 갖고 있는 경우, 차동 출력 전류(ΔIM)는 MOSFET(M11, M12, M13, M14, M15 및 M16)이 핀치 오프 현상을 일으키지 않는 (VX및 Vy) 범위 내에서 제1 및 제2 입력 전압(VX및 Vy)의 이상적 곱셈 특성을 갖고 있다는 것을 제41도 및 제42도로부터 알 수 있다. 또한, 전압(VX및 Vy)가 증가할 때, 핀치 오프 현상이 발생하기 시작므로 (VX및 Vy)의 전달 특성은 각각 이상적인 곱셈 특성으로부터 벗어난다는 것을 알 수 있다.
제21 실시예에 따른 멀티플라이어에 있어서, 이상적인 곱셈 특성을 제공하는 입력 저압의 범위는 특히 넓다. 특히, 입력 전압 범위는 제2 입력 전압(Vy)에 대해 매우 넓은데, ±{(I0/β)}1/2를 초과한다. 이것은 (VX및 Vy)의 입력 전압 범위가 크게 확장 또는 향상된다는 것을 의미한다.
멀티플라이어의 상호 콘덕턴스 특성은 식(50) 내지 (53)에서 차동 출력 전류 (ΔIM)를 제1 또는 제2 입력 전압(VX및 Vy)로 미분함으로써 주어질 수 있고, VX에 대한 다음 식 (54) 내지 (57) 및 제43도, Vy에 대한 다음 식(58) 내지 (61) 및 제44도가 얻어진다.
제43도 및 제44도로부터 제21 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어가 제1 및 제2 입력 전압(VX및 Vy)에 대해 특히 넓은 선형 상호 콘덕턴스 범위를 갖고 있다는 것을 알 수 있다.
[제22 실시예]
제40a도는 제22 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, MOSFET의 2개의 트리플테일 셀로 구성된다. 이것은 제17a도에 도시된 제4 실시예에 따른 트리플테일 셀이 서로 결합된 것과 등가이다.
또한, 이 멀티플라이어는 4개의 저항기 및 dc 전압원이 추가된 것외에는 제40도에 도시된 제19 실시예와 구성이 동일하다.
제40a도에 있어서, 일정한 dc 전압(VR)은 MOSFET(M12 및 M14)의 게이트에 인가된다. 차동 전압이 아닌 제1 입력 전압(VX)는 MOSFET(M11 및 M15)의 게이트에 인가된다.
제1 저항기(저항 : R)은 MOSFET(M11과 M13)의 게이트들 사이에 접속되고, 제2 저항기(저항 : R)은 MOSFET(M13)의 게이트에 접속된다. 제3 저항기(저항 : R)은 MOSFET(M15와 M16)의 게이트들 사이에 접속되고, 제4 저항기(저항 : R)은 MOSFET(M16)의 게이트에 접속된다.
전압(VX/2)는 MOSFET(M11, M12, M13, M14, M15 및 M16)의 게이트에 인가되기 때문에, 전압(VX)은 차동 전압일 필요가 없다.
전압(Vy)는 한편으로는 MOSFET(M13)의 게이트에 인가되도록 제1 및 제2 저항기에 의해 나누어지고, 한편으로는 MOSFET(M16)의 게이트에 인가되도록 제3 및 제4 저항기에 의해 나누어진다.
그러므로, 멀티플라이어의 출력값은 제21 실시예의 절반이 된다.
[제23 실시예]
제40b도는 제23 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, MOSFET의 2개의 트리플테일 셀로 구성된다. 또한, 이것은 제17a도에 도시된 제4 실시예에 따른 트리플테일 셀이 서로 결합된 것과 등가이다.
또한, 멀티플라이어는 11개의 저항기 및 dc 전압원이 추가된 것외에는 제49도에 도시된 제21 실시예와 동일한 구성이다.
제40b도에 있어서, 제1 저항기(저항 : R)은 MOSFET(M11)의 게이트와 전압 VX의 입력단 사이에 접속되고, 제2 저항기(저항 : R)은 MOSFET(M11 및 M12)의 게이트들 사이에 접속된다. 제3 저항기(저항 : R)은 전압(VX)의 입력단과 MOSFET(M13)의 게이트 사이에 접속되고, 제4 저항기(저항 : R)은 MOSFET(M13)의 게이트와 전압(Vy)의 입력단 사이에 접속된다.
제5 저항기(저항 : R)은 MOSFET(M15)의 게이트와 전압(Vy)의 입력단 사이에 접속되고, 제6 저항기(저항 : R)은 MOSFET(M15)의 게이트와 VX의 입력단 사이에 접속된다. 제7 저항기(저항 : R)은 전압(Vy)의 입력단과 MOSFET(M16)의 게이트 사이에 접속되고, 제8 저항기(저항 : R/2)은 MOSFET(M16 및 M12)의 게이트들 사이에 접속된다.
제9 저항기(저항 : R)은 MOSFET(M11과 M14)의 게이트 사이에 접속되고, 제10 저항기(저항 : R)은 MOSFET(M14)의 게이트와 전압(Vy)의 입력단 사이에 접속된다.
일정한 dc 전압(VR)은 제2 저하기를 통해 MOSFET(M11)의 게이트에 인가되고, MOSFET(M12)의 게이트에 바로 인가되며, 제4, 제9 및 제10 저항기를 통해 MOSFET(M13)의 게이트에 인가된다.
또한, 일정한 dc 전압(VR)은 제9 저항기를 통해 MOSFET(M14)의 게이트에 인가되고, 제8 저항기를 통해 MOSFET(M16)의 게이트에 인가된다.
이 멀티플라이어에 있어서, 전압(VX/2)는 제1 트리플테일 셀을 형성하는 MOSFET(M11,M12 및 M13)의 게이트에 인가되고, 전압[(VX/2) + VX]는 제2 트리플테일 셀을 형성하는 MOSFET(M14, M15 및 M16)의 게이트에 인가된다.
양 입력 전압(VX및 Vy)는 차동 전압일 필요가 없다는 장점이 있다. 그러나, 멀티플라이어의 출력값은 제18 실시예의 출력값의 1/4이 된다.
[제24 실시예]
제45도는 제24 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 바이폴라 트랜지스터의 2개의 쿼드리테일 셀로 구성된다. 또한, 이것은 제19도에 도시된 제5 실시예에 따른 쿼드리테일 셀이 서로 결합된 것과 등가이다.
제45도에 있어서, 멀티플라이어는 제1 및 제2 바이폴라 쿼드리테일 셀을 포함한다.
제1 쿼드리테일 셀은 npn 바이폴라 트랜지스터(Q21 및 Q22), npn 바이폴라 트랜지스터(Q23 및 Q24) 및 제1 정전류원(전류 : I0)를 포함한다.
트랜지스터(Q21, Q22, Q23 및 Q24)는 제1 정전류원의 한 단부에 공통으로 접속된 에미터를 갖고 있고, 동일한 전류원에 의해 구동된다. 제1 정전류원의 다른 단부는 접지된다.
트랜지스터(Q21, Q22, Q23 및 Q24)는 에미터 면적이 동일하다.
제1 부하 저항기(저항 : RL)은 트랜지스터(Q21)의 콜렉터에 접속되고, 제2 부하 저항기(저항 : RL)은 트랜지스터(Q22)의 콜렉터에 접속된다. 공급전압(VCC)는 각각 제1 및 제2 저항기를 통해 트랜지스터(Q21 및 Q22)의 콜렉터에 인가된다. 공급 전압(VCC)는 트랜지스터(Q23 및 Q24)의 콜렉터에 바로 인가된다.
제1 신호 또는 차동 전압(VX)는 상기 쌍의 차동 입력단 양단, 즉 트랜지스터(Q21 및 Q22)의 베이스에 인가된다. 제2 신호 또는 차동 전압(Vy)는 역 위상 또는 극성으로 트랜지스터(Q23 및 Q24)의 입력단 또는 베이스에 인가된다.
제2 트리플테일 셀은 npn 바이폴라 트랜지스터(Q25 및 Q26)의 차동 쌍, npn 바이폴라 트랜지스터(Q27 및 Q28) 및 제2 정전류원(전류: I0)을 포함한다.
트랜지스터(Q25, Q26, Q27 및 Q28)은 제2 정전류원의 한 단부에 공통으로 접속된 에미터를 갖고 있고, 동일한 전류원에 의해 구동된다. 제2 정전류원의 다른 단부는 접지된다.
트랜지스터(Q25, Q26, Q27 및 Q28)는 에미터 면적이 동일하다.
제1 부하 저항기는 트랜지스터(Q26)의 콜렉터에 접속되고, 제2 부하 저항기(저항 : RL)은 트랜지스터(Q25)의 콜렉터에 접속된다. 공급전압(VCC)는 각각 제1 및 제2 저항기를 통해 트랜지스터(Q26 및 Q25)의 콜렉터에 인가된다. 공급 전압(VCC)는 트랜지스터(Q27 및 Q28)의 콜렉터에 바로 인가된다.
제1 신호 또는 차동 전압(VX)는 상기 쌍의 차동 입력단 양단, 즉 트랜지스터(Q25 및 Q26)의 베이스에 인가된다. 제2 신호 또는 차동 전압(Vy)는 역 위상 또는 극성으로 트랜지스터(Q27 및 Q28)의 입력단 또는 베이스에 인가된다.
전압(VX)는 정 위상으로 트랜지스터(Q21 및 Q25)의 베이스에 인가되고, 역 위상으로 트랜지스터(Q22 및 Q26)의 베이스에 인가된다.
트랜지스터(Q21 및 Q26) 의 콜렉터는 반대 위상으로 트랜지스터(Q22 및 Q25)의 콜렉터에 결합되어 멀티플라이어의 차동 출력단을 구성하는데, 여기에는 제1 및 제2 부하 저항기가 각각 접속된다.
그 다음, 제1 실시예와 유사하게, 이 멀티플라이어의 출력 차동 전류(ΔIB)는 다음 식(62)에 의해 제공된다.
식(62)에 있어서, IC21, IC22, IC25및 IC26는 각각 트랜지스터(Q21, Q22, Q25 및 Q26)의 콜렉터 전류이고, IB +및 IB -는 각각 트랜지스터(Q21 및 Q26)의 결합된 콜렉터 및 트랜지스터(Q22 및 Q25)의 결합된 콜렉터로부터의 출력 전류이다.
제46도 및 제47도는 제24 실시예에 따른 멀티플라이어의 전달 특성을 도시한 것이다. 제46도는 차동 출력 전류(ΔIB)와 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와의 관계를 도시한 것이다. 제47도는 차동 출력 전류(ΔIB)와 파라미터로서 제1 입력 전압(VX)를 갖는 제2 입력 전압(Vy)와의 관계를 도시한 것이다.
차동 출력 전류(ΔIB)가 제1 입력 전압(VX)에 대한 제한 특성이 없는 반면, 전류(ΔIB)는 제2 입력 전압(Vy)에 대한 제한 특성을 갖는다는 것을 제46도 및 제47도로부터 알 수 있다.
또한, 제1 전압(VX)의 입력 전압 범위는 좁고, 제2 전압(Vy)의 입력 전압 범위는 비교적 넓다는 것을 알 수 있다.
멀티플라이어의 상호 콘덕턴스 특성은 식(62)에서 차동 출력 전류(ΔIB)를 제1 또는 제2 입력 전압(Vx및 Vy)로 미분함으로써 주어질 수 있고, Vx에 대한 다음 식 (63) 및 제48도, Vy에 대한 다음 식(64) 및 제49도가 얻어진다.
제43도 및 제44도로부터 제21 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어가 제1 및 제2 입력 전압(Vx및 Vy)에 대해 특히 넓은 선형 상호 콘덕턴스 범위를 갖는다는 것을 알 수 있다.
제24 실시예에 따른 2 쿼드런트 아날로그 멀티플라이어는 제1 및 제2 입력 전압(Vx및 Vy)에 대한 선형 상호 인덕턴스 범위가 확장된다는 것을 알 수 있다.
또, 본 실시예에서, (Vx및 Vy)의 입력 전압 범위는 제11 내지 제17 실시예(제28도 내지 제34도)에 이미 도시된 바와 같이 에미터 저항기 또는 에미터 다이오드를 바이폴라 트랜지스터에 삽입함으로써 학장될 수 있다.
[제25 실시예]
제0도는 제25 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어를 도시한 것으로, 2개의 MOSFET의 트리플테일 셀로 구성된다. 또한, 이것은 제26도에 도시된 제6 실시예에 따른 쿼드리테일 셀이 서로 결합된 것과 등가이다.
제50도에 있어서, 멀티플라이어는 제1 및 제2 MOS 트리플테일 셀을 포함한다.
제1 트리플테일 셀은 n-채널 MOSFET(M21 및 M22)의 차등 쌍,n-채널 MOSFET(M23 및 M24) 및 제1 정전류원(전류 : I0)을 포함한다.
MOSFET(M21, M22, M23 및 M24)는 제1 정전류원의 한 단부에 공통으로 접속된 에미터를 갖고 있고, 동일한 전류원에 의해 구동된다. 제1 정전류원이 다른 단부는 접지된다.
트랜지스터(M21, M22, M23 및 M24)는 게이트 폭 대 게이트 길이 비가 동일하다.
제1 부하 저항기(도시하지 않음)는 MOSFET(M21)의 드레인에 접속되고, 제2 부하 저항기(도시하지 않음)는 MOSFET(M22)의 드레인에 접속된다. 공급 전압(VDD)는 각각 제1 및 제2 저항기를 통해 MOSFET(M21 및 M22)의 드레인에 인가된다. 공급 전압(VDD)는 MOSFET(M23 및 M24)의 드레인에 바로 인가된다.
제1 신호 또는 차동 전압(VX)는 상기 쌍의 차동 입력단 양단, 즉 MOSFET(M21 및 M22)의 게이트에 인가된다. 제2 신호 또는 차동 전압(Vy)는 역 위상 또는 극성으로 MOSFET(M23 및 M23)의 입력단 또는 게이트에 인가된다.
제2 트리플테일 셀은 n-채널 MOSFET(M25 및 M26)의 차동 쌍, n-채널 MOSFET(M27 및 M28) 및 제2 정전류원(전류 : I0)을 포함한다.
MOSFET(M25, M26, M27 및 M28)은 제2 정전류원의 한 단부에 공통으로 접속된 소스를 갖고 있고 동일 전류원에 의해 구동된다. 제2 정전류원의 다른 단부는 접지된다.
MOSFET(M25, M26, M27, 및 M28)은 게이트 폭 대 게이트 길이 비가 동일하다.
제1 부하 저항기는 MOSFET(M26)의 드레인에 접속되고, 제2 부하 저항기는 MOSFET(M25)의 드레인에 접속된다. 공급 전압(VDD)는 각각 제1 및 제2 저항기를 통해 MOSFET(M26 및 M25)의 드레인에 인가된다. 공급 전압(VDD)는 MOSFET(M27 및 M28)의 드레인에 바로 인가된다.
제1 신호 또는 차동 전압(VX)는 상기 쌍의 차동 입력단 양단, 즉 MOSFET(M25 및 M26)의 게이트에 인가된다. 제2 신호 또는 차동 전압(Vy)는 역 위상 또는 극성으로 MOSFET(M27 및 M28)의 입력단 또는 게이트에 인가된다.
전압(VX)는 정 위상으로 MOSFET(M21 및 M25)는 게이트에 인가되고, 역 위상으로 MOSFET(M22 및 M26)의 게이트에 인가된다.
MOSFET(M21 및 M26)의 드레인은 반대 위상으로 MOSFET(M22 및 M25)의 드레인에 결합되어 밀티플라이어의 차동 출력단을 구성하는데, 여기에는 제1 및 제2 부하 저항기가 각각 접속된다.
그 다음, 제3 실시예와 유사하게 이 멀티플라이어의 출력 차동 전류(ΔIM)은 다음 식(65), (66), (67), (68) 및 (69)에 의해 제공된다.
이들 식에 있어서, ID21, ID22, ID25및 ID26는 각각 MOSFET(M21, M22, M25 및 M26)의 드레인 전류이고, IM +및 IM -는 각각 MOSFET(M21 및 M26)의 결합된 드레인 및 MOSFET(M22 및 M25)의 결합된 드레인으로부터의 출력 전류이다.
제51도 및 제52도는 제26 실시예에 따른 멀티플라이어의 전달 특성을 도시한 것으로, 입력 전압(VX및 Vy)는 {(I0/β)}1/2로 정규화된다.
제51도는 차동 출력 저류(ΔIM)과 파라미터로서 제2 입력 전압(Vy)를 갖는 제1 입력 전압(VX)와의 관계를 도시한 것이다. 제52도는 차동 출력 전류(ΔIM)과 파라미터로서 제1 입력 전압(VX)를 갖는 제2 입력 전압(Vy)와의 관계를 도시한 것이다.
MOSFET(M21, M22, M23, M24, M25, M26, M27 및 M28) 각각이 제곱 특성을 갖는 경우, 차동 출력 전류(ΔIM)는 MOSFET(M21, M22, M23, M24, M25, M26, M27 및 M28)이 핀치 오프 현상을 일으키지 않는 (VX및 Vy) 범위 내에서 제1 및 제2 입력 전압(VX및 Vy)의 이상적 곱셈 특성을 갖는다는 것을 제51도 및 제52도로부터 알 수 있다. 또한, 전압(VX및 Vy)가 증가할 때, 핀치 오프 현상이 발생하기 시작하므로 (VX및 Vy) 의 전달 특성은 각각 이상적인 곱셈 특성으로부터 벗어난다는 것을 알 수 있다.
제26 실시예에 따른 멀티플라이어에 있어서, 이상적인 곱셈 특성을 제공하는 입력 전압의 범위는 특히 넓다. 특히, 입력 전압 범위는 제2 입력 전압(Vy)에 대해 매우 넓은데, Q{(I0/β)}1/2를 초과한다. 이것은 (VX및 Vy)의 입력 전압 범위가 크게 확장 또는 향상된다는 것을 의미한다.
멀티플라이어의 상호 콘덕턴스 특성은 식(65) 내지 (69)에서 차동 출력 전류 (ΔIM)를 제1 또는 제2 입력 전압(VX및 Vy)로 미분함으로써 주어질 수 있고, VX에 대한 다음 식 (70) 내지 (75) 및 제53도, Vy에 대한 다음 식(76) 내지 (80) 및 제54도가 얻어진다.
제25 실시예에 따른 4 쿼드런트 아날로그 멀티플라이어는 제1 및 제2 입력 전압(VX및 Vy)에 대해 특히 넓은 선형 상호 콘덕턴스 범위가 확장된다는 것을 알 수 있다.
[제26 실시예]
제36도, 제37도, 제46도 및 제47도에 도시한 바와 같이 상술한 4 쿼드런트 바이폴라 멀티플라이어에 있어서, 전달 특성은 입력 전압이 증가함에 따라 선형성이 열화된다. 이러한 비선형성은 식(47) 및 식(62)로부터 알 수 있는 바와 같이 바이폴라 트랜지스터의 지수적 특성으로 인한 것이다.
이와 유사하게, 제41도, 제42도, 제51도 및 제52도에 도시된 바와 같이 상술한 4 쿼드런트 MOS 멀티플라이어에 있어서, 전달 특성은 입력 전압(VX및 Vy)의 주어진 값 이상으로 선형성이 열화하기 시작하지만, 주어진 값 내에서 이상적인 곱셈 특성을 갖는다. 그러므로 차동 신호 전압(VX및 Vy)를 발생시키는 차동 입력 전압 발생기 회로는 전달 특성면에서 우수한 선형성을 갖는다.
이러한 열화는 식(50) 내지 식(53) 및 식(65) 내지 식(69)로부터 알 수 있는 바와 같이 MOSFET의 제곱 특성으로 인한 것이다.
제26 및 제27 실시예에 있어서, 바이폴라 멀티플라이어의 이러한 비선형성은 제26 실시예에 의해 향상될 수 있다.
제55도는 제26 실시예에 따른 보상 회로를 도시한 것으로, 상술한 바이폴라 멀티플라이어의 비선형성을 보상한다.
이 보상 회로는 제1 변한기 수단 및 제2 변환기 수단을 포함한다.
제1 변환기 수단은 제1 차동 입력 전압 또는 제2 차동 입력 전압을 각각 제1 차동 전류 또는 제2 차동 전류로 변환한다.
제2 변환기 수단은 제1 차동 전류 또는 제2 차동 전류를 각각 제1 차동 전압 또는 제2 차동 전압으로 변환한다.
제55도에 있어서, 제26 실시예의 회로는 제1 변환기 수단으로서 바이폴라 트랜지스터(Q31 및 Q32)의 에미터-결합된 차동 쌍 및 제2 변환기 수단으로서 다이오드-접속된 바이폴라 트랜지스터(Q33 및 Q34)를 포함한다. 트랜지스터(Q33 및 Q34)는 각각 트랜지스터(Q31 및 Q32)에 대한 부하이다.
트랜지스터(Q31 및 Q32)는 에미터 저하기(저항 : R)을 통해 정전류원(전류 : I0)의 한 단부에 공통으로 접속된 에미터 및 트랜지스터(Q33 및 Q34)의 대응 에미터에 접속된 콜렉터를 갖고 있다.
트랜지스터(Q33)은 공급 전압(VCC)가 인가될 함께 결합된 베이스 및 콜렉터를 갖고 있다. 트랜지스터(Q34)는 공급 전압(VCC)가 인가될 함게 결합된 베이스 및 콜렉터를 갖고 있다.
초기 입력 전압(VX)는 에미터-결합된 쌍의 차동 입력단, 즉 트랜지스터(Q31 및 Q32)의 베이스에 차동적으로 인가된다.
차동 출력 전류는 상기 쌍의 차동 출력단, 즉 트랜지스터(Q31 및 Q32)의 콜렉터로부터 구해진다. 이것은 초기 차동 입력 전압(VX)가 차동 쌍에 의해 차동 전류로 변환된다는 것을 의미한다.
이렇게 생성된 차동 전류는 다이오드 또는 트랜지스터(Q33 및 Q34)에 의해 보상 입력 전압(VZ)로 변환된 다음, 상기 쌍의 차동 출력단, 즉 트랜지스터(Q31 및 Q32)의 콜렉터로부터 구해진다.
이렇게 얻어진 보상 입력 전압(VZ)는 각각의 멀티테일 셀의 입력단에 인가된다.
보상 회로는 바이폴라 트랜지스터의 지수 특성으로 인한 멀티플라이어의 전달 특성의 왜곡 또는 비선형성을 대수적으로 보상한다. 결과적으로, 멀티플라이어의 전체 선형성은 이 회로에 의해 향상될 수 있다.
[제27 실시예]
제27 실시예의 회로는 제56도에 도시된 차동 회로를 포함하는데, 이것은 제1 변환기 수단으로서 MOSFET(M31 및 M32)의 소스-결합된 차동 쌍 및 제2 변환기 수단으로서 다이오드-접속된 MOSFET(M33 및 M34)를 포함한다.MOSFET(M33 및 M34)는 각각 MOSFET(M31 및 M32)에 대한 부하이다.
MOSFET(M31 및 M32)는 정전류원(전류 : I0)의 한 단부에 공통으로 접속 된 소스 및 MOSFET(M33 및 M34)의 대응 소스에 접속된 드레인을 갖고 있다.
트랜지스터(M33)은 공급 전압(VDD)가 인가될 함께 결합된 게이트 및 드레인을 갖고 있다. MOSFET(M34)는 공급 전압(VDD)가 인가될 때 함게 결합된 게이트 및 드레인을 갖고 있다.
초기 입력 전압(VX)는 소스-결합된 쌍의 차동 입력단, 즉 MOSFET(M31 및 M32)의 게이트에 차동적으로 인가된다.
차동 출력 전류는 상기 쌍의 차동 출력단, 즉 MOSFET(M31 및 M32)의 드레인으로부터 구해진다. 이것은 초기 차동 입력 전압(VX)가 차동 쌍에 의해 차동 전류로 변환된다는 것을 의미한다.
이렇게 생성된 차동 전류는 다이오드 또는 MOSFET(M33 및 M34)에 의해 보상 입력 전압(VZ)로 변환된 다음, 상기 쌍의 차동 출력단, 즉 MOSFET(M31 및 M32)의 드레인으로부터 구해진다.
이렇게 얻어진 보상 입력 전압(VZ)는 각각의 트리플테일 셀이 입력단에 인가된다.
보상 회로는 제곱근에 의해 MOSFET의 제곱 특성으로 인한 MOSFET의 차동 쌍의 전달 특성의 왜곡 또는 비선형성을 보상한다. 결과적으로, 멀티플라이어의 전체 선형성은 이 MOS 보상 회로에 의해 향상될 수 있다.
특히, 제1 변환기 수단이 MOSFET(Q31 및 Q32)의 소스-결합된 쌍으로 구성되기 때문에, 동작하는 입력 전압 범위는 정전류값(I0)와 상호 콘덕턱스 파라미터(β) 사이의 몫의 제곱근에 의해 결정되며, 이것은 임의로 설정될 수 있다. 이것은 에미터 저항기에 등가인 소자가 필요하지 않는다는 것을 의미한다.
상호 콘덕턴스 파라미터(β)는 MOSFET의 게이트 폭 대 게이트 길이 비(W/L)에 비례한다.
본 발명은 양호한 실시예에 대해 상세히 설명되었지만, 본 분야에 숙련된 기술자들이라면 본 발명의 범위를 벗어나지 않고서 양호한 실시예를 여러 가지로 변형 및 변경시킬 수 있다. 그러므로, 본 발명은 특허 특허 청구의 범위 내에서만 제한된다.

Claims (25)

  1. 단일 멀티테일 셀(single multitail cell)을 갖고 있으며 제1 입력 신호 및 제2 입력 신호를 곱하기 위한 2 쿼드런트 멀티플라이어(two-quadrant multiplier)에 있어서, 차동 입력단 및 차동 출력단을 갖고 있는 제1 및 제2 트랜지스터쌍; 입력단을 갖고 있는 제3 랜지스터; 및 상기 제1 및 제2 트랜지스터쌍 및 상기 제3 트랜지스터를 구동시키기 위한 정류원을 포함하고, 상기 제1 신호가 상기 제1 및 제2 트랜지스터쌍의 상기 차동 입력단 양단에 인가되고 상기 제2 신호가 상기 제3 트랜지스터의 상기 입력단에 단일 위상으로 인가된며, 상기 제1 및 제2 신호의 곱셈 결과로서의 상기 멀티플라이어의 출력 신호가 상기 제1 및 제2 트랜지스터쌍의 상기 차동 출력단으로부터 차동적으로 유도되는 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  2. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 바이폴라 트랜지스터로 이루어지는데, 상기 바이폴라 트랜지스트의 베이스는 상기 제1 및 제2 트랜지스터쌍의 상기 입력단으로서 작용하고 상기 바이폴라 트랜지스터의 콜렉터는 상기 제1 및 제2 트랜지스터쌍의 상기 출력단으로서 작용하며, 상기 제3 트랜지스터는 바이폴라 트랜지스터로 이루어지는데, 상기 바이폴라 트랜지스터의 베이스는 상기 제3 트랜지스터의 상기 입력단으로서 작용하는 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  3. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 MOSFET로 이루지는데, 상기 MOSFET의 게이트는 상기 제1 및 제2 트랜지스터쌍의 상기 입력단으로서 작용하고 상기 MOSFET의 드레인은 상기 제1 및 제2 트랜지스터쌍의 상기 출력다능로서 작용하며, 상기 제3 트랜지스터는 MOSFET로 이루어지는데, 상기 MOSFET의 게이트는 상기 제3 트랜지스터의 상기 입력단으로서 작용하는 것을 특징으로 하는 2쿼런트 멀티플라이어.
  4. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 바이폴라 트랜지스터로 이루어지는데, 상기 바이폴라 트랜지스터의 베이는 상기 제1 및 제2 트랜지스터쌍의 상기 입력단으로서 작용하고 상기 바이폴라 트랜지스터의 콜렉터는 상기 제1 및 제2트랜지스터쌍의 상기 출력단으로서 작용하며, 상기 제3 트랜지스터는 MOSFET로 이루어지는데, 상기 MOSFET의 게이트는 상기 제3 트랜지스터의 상기 입력단으로서 작용하는 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  5. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 MOSFET로 이루지는데, 상기 MOSFET의 게이트는 상기 제1 및 제2 트랜지스터쌍의 상기 입력단으로서 작용하고 상기 MOSFET의 드레인은 상기 제1 및 제2 트랜지스터쌍의 상기 출력단으로서 작용하며, 상기 제3 트랜지스터는 바이폴라 트랜지스터로 이루어지는데, 상기 바이폴라 트랜지스터의 베이스는 상기 제3 트랜지스터의 상기 입력단으로서 작용하는 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  6. 제2항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일 극성이고 상기 제3 트랜지스터는 반대 극성인 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  7. 제3항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동일 극성이고 상기 제3 트랜지스터는 반대 극성인 것을 특징으로 하는 2쿼드런트 멀티플라이어.
  8. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 용량이 동일하고, 상기 제3트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 용량이 동일한 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  9. 제1항에 있어서, 상기 제1 트랜지스터 및 제2 트랜지스터는 서로 용량이 동일하고, 상기 제3 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 용량이 상이한 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  10. 제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 바이폴라 트랜지스터로 이루어지고, 애미터 디제너레이션(degeneration)를 위한 1개 이상이 소자를 제공하는 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  11. 제1항에 있어서, dc 전압이 상기 제1 및 제2 트랜지스터쌍의 상기 입력단들 중 한 입력단에 인가되고, 제1 저항기가 상기 입력단들 중 다른 입력단과 상기 제3 트랜지스터의 상기 입력단 사이에 접속되며, 상기 제2 신호가 제2 저항기를 통해 상기 제3 트랜지스터의 상기 입력단에 인가되는 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  12. 제1항에 있어서, 상기 제1, 제2 및 제3 트랜지스터는 바이폴라 트랜지스터로 이루어지고, 상기 제3 트랜지스터는 에미터 면적이 상기 제1 및 제2 트랜지스터의 K배이며, 여기에서 K=1 또는 K≥2이고, V2= VT·1n(4/K)와 같은 관계식이 거의 만족되고, 상기 제2 입력 신호 및 열 전압은 각각 V2(V) 및 VT(V)로 제각기 정해지는 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  13. 제1항에 있어서, 1개 이상의 부가 트랜지스터를 더 포함하는데, 상기 1개 이상의 부가 트랜지스터는 상기 제3 트랜지스터의 상기 입력단에 접속되는 입력단을 갖고 있고, 상기 정전류원에 의해 구동되는 것을 특징으로 하는 2 쿼드런트 멀티플라이어.
  14. 제1 입력 신호 및 제2 입력 신호를 곱하여 위한 4 쿼드런트 멀티플라이어에 있어서, (a) 입력단 및 출력단을 갖고 있는 제1 및 제2 트랜지스터의 제1 쌍, 입력단을 갖고 있는제3 트랜지스터, 및 상기 제1 및 제2 트랜지스터의 상기 제1 쌍의 제1 및 제2 트랜지스터 및 상기 제3 트랜지스터를 구동시키기 위한 제1 정전류원을 포함하는 제1 멀티테일 셀, 및 (b) 입력단 및 출력단을 갖고 있는 제4 및 제5 트랜지스터의 제2 쌍, 입력단을 갖고 있는 제6 트랜지스터, 및 상기 제4 및 제5 트랜지스터의 상기 제2 쌍 및 상기 제6 트랜지스터를 구동시키기 위한 제2 정전류원을 포함하는 제2 멀티테일 셀을 포함하는데, (c) 상기 제1 쌍의 제1 및 제2 트랜지스터의 상기 출력단이 상기 제2 쌍의 제4 및 제5 트랜지스터의 상기 출력단과 반대 위상으로 결합되고, (d) 상기 제3 트랜지스터의 상기 출력단과 상기 제6 트랜지스터의 상기 출력단이 서로 결합되며, (e) 상기 제1 신호가 상기 제1 쌍의 제1 및 제2 트랜지스터의 상기 입력단 및 상기 제2 쌍의 제4 및 제5 트랜지스터의 상기 입력단 양단에 동일 위상으로 인가되고, (f) 상기 제2 신호가 상기 제3 트랜지스터의 상기 입력단 및 상기 제6 트랜지스터의 상기 입력단 양단에 인가되며, (g) 상기 제1 및 제2 신호의 곱셈 결과로서의 출력 신호가 상기 제1 쌍의 제1 및 제2 트랜지스터 및 제2 쌍의 제4 및 제5 트랜지스터의 상기 결합된 출력단으로부터 유도되는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  15. 제14항에 있어서, (a) 상기 제1 멀티테일 셀의 상기 제1 트랜지스터 및 제2 트랜지스터는 각각 바이폴라 트랜지스터로 이루어지는데, 상기 바이폴라 트랜지스터의 베이스는 상기 쌍의 상기 입력단으로서 작용하고 상기 바이폴라 트랜지스터의 콜렉터는 상기 쌍의 상기 출력단으로서 작용하며, 상기 제1 멀티테일 셀의 상기 제3 트랜지스터는 바이폴라 트랜지스터로 이루어지는데, 상기 바이폴라 트랜지스터의 베이스는 상기 제3 트랜지스트의 상기 입력단으로서 작용하며, (b) 상기 제2 멀티테일 셀의 상기 제4 트랜지스터 및 제5 트랜지스터는 각각 바이폴라 트랜지스터로 이루어지는데, 상기 바이폴라 트랜지스터의 베이스는 상기 쌍의 입력단으로서 작용하고 상기 바이폴라 트랜지스터의 콜렉터는 상기 쌍의 출력단으로서 작용하며, 상기 제2 멀티테일 셀의 상기 제3 트랜지스터는 바이폴라 트랜지스터로 이루어지는데, 상기 바이폴라 트랜지스터의 베이스는 상기 제3 트랜지스터의 상기 입력단으로서 작용하는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  16. 제14항에 있어서, a) 상기 제1 멀티테일 셀의 상기 제1 트랜지스터 및 제2 트랜지스터는 각각 MOSFET로 이루어지는데, 상기 MOSFET의 게이트는 상기 쌍의 상기 입력단으로서 작용하고 상기 MOSFET의 드레인은 상기 쌍의 상기 출력단으로서 작용하며, 상기 제1 멀티테일 셀의 상기 제3 트랜지스터는 MOSFET로 이루어지는데, 상기 MOSFET의 게이트는 상기 제3 트랜지스터의 상기 입력단으로서 작용하고, (b) 상기 제2 멀티테일 셀의 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 각각 MOSFET로 이루어지는데, 상기 MOSFET의 게이트는 상기 쌍의 상기 입력단으로서 작용하고 상기MOSFET의 드레인은 상기 상의 상기 출력단으로서 작용하며, 상기 제2 멀티테일 셀의 사기 제3 트랜지스터는 MOSFET로 이루어지는데, 상기 MOSFET의 게이트는 상기 제3 트랜지스터의 상기 입력단으로서 작용하는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  17. 제14항에 있어서, 상기 제1 멀티테일 셀의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 용량이 동일하고 상기 제1 멀티테일 셀의 상기 제3 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 용량이 동일하며, 상기 제2 멀티테일 셀의 상기 제4 트랜지스터 및 사기 제5 트랜지스터는 서로 용량이 동일하고, 상기 제2 멀티테일 셀의 상기 제6 트랜지스터는 상기 제4 트랜지스터 및 상기 제5 트랜지스터와 용량이 동일한 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  18. 제14항에 있어서, 상기 제1 멀티테일 셀의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 용량이 동일하고, 상기 제1 멀티테일 셀의 상기 제3 트랜지스터는 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 용량이 상이하며, 상기 제2 멀티테일 셀의 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 서로 용량이 도일하고 상기 제2 멀티테일 셀의 상기 제6 트랜지스터는 상기 제4 트랜지스터 및 상기 제5 트랜지스터와 용량이 상이한 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  19. 제14항에 있어서, 상기 제1 멀티테일 셀의 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 바이폴라 트랜지스터로 이루어지고, 상기 제2 멀티테일 셀의 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 바이폴라 트랜지스터로 이루어지며, 에미터 디제너레이션을 위한 1개 이상의 소자가 상기 제1 및 제2 멀티테일 셀의 가각에 제공되는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  20. 제14항에 있어서, dc 전압이 상기 제1 멀티테일 셀의 상기 쌍의 상기 입력단들 중 한 입력단에 인가되고, 제1 저항기가 상기 입력단들 중 다른 입력단과 상기 제3 트랜지스터의 상기 입력단 사이에 접속되고, 상기 제2 신호가 제2 저항기를 통해 상기 제3 트랜지스터의 상기 입력단에 인가되며, 상기 dc 전압이 상기 제2 멀티테일 셀의 상기 쌍의 상기 입력단들 중 한 입력단에 인가되고, 제3 저항기가 사기 입력단들 중 다른 입력단과 상기 제6 트랜지스터의 상기 입력단 사이에 접속되고, 상기 제2 신호가 제4 저항기를 통해 상기 제6 트랜지스터의 상기 입력단에 인가되는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  21. 제14항에 있어서, 상기 제1 멀티테일 셀의 상기 제1, 제2 및 제3 트랜지스터는 바이폴라 트랜지스터로 이루어지고, 상기 제3 트랜지스터는 에미터 면적이 상기 제1 및 제2 트랜지스터의 K배이며, 여기에서 K=1 또는 K≥2이고, 상기 제2 멀티테일 셀의 상기 제4, 제5 및 제6 트랜지스터는 바이폴라 트랜지스터로 이루어지고, 상기 제6 트랜지스터는 에미터 면적이 상기 제4 및 제5 트랜지스터의 K이며, 상기 제1 및 제2 멀티테일 셀에 대해, V2= VT·1n(4/K)와 같은 관계식이 거의 만족되고, 상기 제2 입력 신호 및 열 전압이 각각 V2(V) 및 VT(V)로 정해지는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  22. 제14항에 있어서, 상기 제1 및 상기 제2 멀티테일 셀용의 2개 이상의 부가 트랜지스터를 더 포함하고, 상기 2개 이상의 부가 트랜지스터들 중 한 부가트랜지스터는 상기 제1 멀티테일 셀의 상기 제3 트랜지스터의 상기 입력단에 접속되는 입력단을 갖고 있는 상기 제1 정전류원에 의해 구동되며, 상기 2개 이상의 부가 트랜지스터들 중 다른 부가 트랜지스터는 상기 제2 멀티테일 셀의 상기 제6 트랜지스터의 상기 입력단에 접속되는 입력단을 갖고 있고 상기 제2 정전류원에 의해 구동되는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  23. 제14항에 있어서, 상기 제1 및 제2 멀티테일 셀의 상호 콘덕턴스 선형성(transconductance linearity)을 보상하기 위한 제1 및 제2 보상 회로를 더 포함하는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  24. 제23항에 있어서, 각각의 상기 제1 및 제2 보상 회로는 초기 차동 입력 전압을 자동 전류로 변환시키기 위한 제1 변화기, 및 상기 얻어진 차동 전류를 승산될 상기 제1 또는 제2 신호로서 작용하는 보상 차동 입력 전압으로 변화시키기 위한 제2 변환기를 갖고 있는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
  25. 제23항에 있어서, 각각의 상기 제1 및 제2 보상 회로는 2개의 트랜지스터의 차동 쌍 및 상기 차동 쌍의 차동 출력단에 접속된 2개의 다이오드로 이루어지는 제1 변환기를 갖고 있는데, 상기 다이오드는 상기 각각의 트랜지스터용 부하로서 작용하고, 상기 초기 차동 입력 전압은 상기 차동 쌍의 상기 입력단 양단에 인가되며, 상기 보상 차동 입력 전압은 상기 쌍의 출력단으로부터 유도되는 것을 특징으로 하는 4 쿼드런트 멀티플라이어.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU197011U1 (ru) * 2020-01-13 2020-03-24 Виктор Петрович Тарасов Множительное ядро четырехквадрантового аналогового перемножителя

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5570056A (en) * 1995-06-07 1996-10-29 Pacific Communication Sciences, Inc. Bipolar analog multipliers for low voltage applications
GB2303507B (en) * 1995-07-21 2000-03-08 Nec Corp Low-voltage bipolar OTA having a linearity in transconductance over a wide input voltage range
JPH09219630A (ja) * 1995-12-08 1997-08-19 Nec Corp 差動回路
GB2312064A (en) * 1996-04-12 1997-10-15 Nec Corp Analog multiplier
FI980005A (fi) * 1998-01-02 1999-07-03 Nokia Mobile Phones Ltd Integroitu kertojapiiri
US6359499B1 (en) 2000-06-23 2002-03-19 Marvell International Ltd. Temperature and process independent CMOS circuit
US6566949B1 (en) 2000-08-31 2003-05-20 International Business Machines Corporation Highly linear high-speed transconductance amplifier for Gm-C filters
US7268608B2 (en) * 2005-08-18 2007-09-11 Linear Technology Corporation Wideband squaring cell
US7629817B2 (en) * 2007-02-09 2009-12-08 Fujitsu Limited System and apparatus for aperture time improvement
US7795948B2 (en) * 2007-04-16 2010-09-14 Analog Devices, Inc. Super-symmetric multiplier
JP4918012B2 (ja) * 2007-10-24 2012-04-18 ルネサスエレクトロニクス株式会社 乗算回路
US9625498B2 (en) * 2010-09-17 2017-04-18 Hittite Microwave Llc RMS and envelope detector
JP5788739B2 (ja) * 2011-08-29 2015-10-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 電圧可変利得増幅回路

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3678416A (en) * 1971-07-26 1972-07-18 Richard S Burwen Dynamic noise filter having means for varying cutoff point
JPS60229520A (ja) * 1984-04-27 1985-11-14 Toshiba Corp 逓倍装置
US4663594A (en) * 1984-09-13 1987-05-05 Motorola, Inc. Electronic phase shifter circuit and method
JPH0618308B2 (ja) * 1985-04-08 1994-03-09 ソニー株式会社 平衡型差動増幅器
JPS6474808A (en) * 1987-09-17 1989-03-20 Mitsubishi Electric Corp Frequency multiplying circuit
US4951003A (en) * 1988-06-03 1990-08-21 U.S. Philips Corp. Differential transconductance circuit
US4977378A (en) * 1989-09-08 1990-12-11 North American Philips Corp. Rapid-response differential amplifier with rail-to-rail input capability
JPH03196279A (ja) * 1989-12-25 1991-08-27 Nec Corp 演算増幅器
JP2556173B2 (ja) * 1990-05-31 1996-11-20 日本電気株式会社 マルチプライヤ
US5068621A (en) * 1990-08-13 1991-11-26 Triquint Semiconductor, Inc. Compensation method and apparatus for enhancing single-ended to differential conversion
JP2903846B2 (ja) * 1991-03-13 1999-06-14 日本電気株式会社 マルチプライヤ
SG49135A1 (en) * 1991-03-13 1998-05-18 Nec Corp Multiplier and squaring circuit to be used for the same
JP2661394B2 (ja) * 1991-04-08 1997-10-08 日本電気株式会社 掛算回路
JPH0793544B2 (ja) * 1992-11-09 1995-10-09 日本電気株式会社 差動回路及び差動増幅回路
JP3037004B2 (ja) * 1992-12-08 2000-04-24 日本電気株式会社 マルチプライヤ
CA2111945C (en) * 1992-12-21 1997-12-09 Katsuji Kimura Analog multiplier using an octotail cell or a quadritail cell
JP2661527B2 (ja) * 1993-01-27 1997-10-08 日本電気株式会社 差動増幅回路
GB2284116B (en) * 1993-10-27 1998-10-07 Nec Corp Frequency multiplier and mixing circuit
JP2576774B2 (ja) * 1993-10-29 1997-01-29 日本電気株式会社 トリプラおよびクァドルプラ
US5523717A (en) * 1993-11-10 1996-06-04 Nec Corporation Operational transconductance amplifier and Bi-MOS multiplier
JP2778615B2 (ja) * 1993-11-12 1998-07-23 日本電気株式会社 対数ｉｆ増幅回路
JP2556293B2 (ja) * 1994-06-09 1996-11-20 日本電気株式会社 Ｍｏｓ ｏｔａ
US5712810A (en) * 1994-06-13 1998-01-27 Nec Corporation Analog multiplier and multiplier core circuit used therefor
US5578965A (en) * 1994-06-13 1996-11-26 Nec Corporation Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors
US5581211A (en) * 1994-08-12 1996-12-03 Nec Corporation Squaring circuit capable of widening a range of an input voltage
JP2606599B2 (ja) * 1994-09-09 1997-05-07 日本電気株式会社 対数増幅回路
US5587687A (en) * 1995-02-02 1996-12-24 Silicon Systems, Inc. Multiplier based transconductance amplifiers and transconductance control circuits
US5587682A (en) * 1995-03-30 1996-12-24 Sgs-Thomson Microelectronics S.R.L. Four-quadrant biCMOS analog multiplier
JP2626629B2 (ja) * 1995-05-16 1997-07-02 日本電気株式会社 マルチプライヤ
JPH08330861A (ja) * 1995-05-31 1996-12-13 Nec Corp 低電圧オペレーショナルトランスコンダクタンスアンプ
JP2778537B2 (ja) * 1995-07-14 1998-07-23 日本電気株式会社 Ａｇｃアンプ
JP2778540B2 (ja) * 1995-07-18 1998-07-23 日本電気株式会社 対数増幅回路
US5668750A (en) * 1995-07-28 1997-09-16 Nec Corporation Bipolar multiplier with wide input voltage range using multitail cell
US5631607A (en) * 1995-09-06 1997-05-20 Philips Electronics North America Corporation Compact GM-control for CMOS rail-to-rail input stages by regulating the sum of the gate-source voltages constant

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU197011U1 (ru) * 2020-01-13 2020-03-24 Виктор Петрович Тарасов Множительное ядро четырехквадрантового аналогового перемножителя

Also Published As

Publication number Publication date
US5986494A (en) 1999-11-16
EP0672992A1 (en) 1995-09-20
CA2144240C (en) 1999-03-23
AU1471195A (en) 1995-09-21
AU691554B2 (en) 1998-05-21
CA2144240A1 (en) 1995-09-10

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