JPS62250720A - 論理回路装置 - Google Patents
論理回路装置Info
- Publication number
- JPS62250720A JPS62250720A JP61095066A JP9506686A JPS62250720A JP S62250720 A JPS62250720 A JP S62250720A JP 61095066 A JP61095066 A JP 61095066A JP 9506686 A JP9506686 A JP 9506686A JP S62250720 A JPS62250720 A JP S62250720A
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- JP
- Japan
- Prior art keywords
- logic
- power supply
- signal
- circuit
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
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- 239000000470 constituent Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は論理回路装置に関し、特にＣ−ＭＯＳ（コンプ
リメンタリＭＯ３）集積化論理回路装置に関するもので
ある。
リメンタリＭＯ３）集積化論理回路装置に関するもので
ある。
従来技術
従来のＣ−ＭＯ８集積回路はいわゆるＶＤＤ（ドレイン
“電源電圧）とＶｓｓ（サブストレート電源電圧）との
２つの電源を供給して動作させるのが一般的である。そ
のなかでも特にＶＤＤ＝５Ｖ、 Ｖｓｓ＝０■とした回
路が、標準ＴＴＬ（トランジスタ・トランジスタ・ロジ
ック）集積回路と併用できるというメリットから最も一
般的に用いられている。しかしながら、集積回路の微細
化が進み耐圧的にＶＤ１１＝５Ｖを維持することが困難
となりつつあるのが現状である。そのために、Ｃ−ＭＯ
８回路の動作電源電圧を更に低くすることが検討されつ
つあるが、その場合、従来の標準ＴＴＬ回路と信号レベ
ルの整合がとりにくくなるという欠点がある。
“電源電圧）とＶｓｓ（サブストレート電源電圧）との
２つの電源を供給して動作させるのが一般的である。そ
のなかでも特にＶＤＤ＝５Ｖ、 Ｖｓｓ＝０■とした回
路が、標準ＴＴＬ（トランジスタ・トランジスタ・ロジ
ック）集積回路と併用できるというメリットから最も一
般的に用いられている。しかしながら、集積回路の微細
化が進み耐圧的にＶＤ１１＝５Ｖを維持することが困難
となりつつあるのが現状である。そのために、Ｃ−ＭＯ
８回路の動作電源電圧を更に低くすることが検討されつ
つあるが、その場合、従来の標準ＴＴＬ回路と信号レベ
ルの整合がとりにくくなるという欠点がある。
発明の目的
本発明の目的は、入力信号レベルは標準のＴＴ１回路の
信号レベルと整合可能であり、内部の回路における動作
信号レベルはより小として回路の動作型３’１ｉ７ｆｆ
圧を低くすることが可能な集積化論理回路装置を提供す
ることである。
信号レベルと整合可能であり、内部の回路における動作
信号レベルはより小として回路の動作型３’１ｉ７ｆｆ
圧を低くすることが可能な集積化論理回路装置を提供す
ることである。
発明の構成
本発明による論理回路装置は、第１．第２及び第３の電
源電圧を導入するための電源端子と、前記第１及び第２
の電源電圧により動作する第１の論理回路と、前記第２
及び第３の電源電圧により動作する第２の論理回路と、
前記第１及び第３の電源電圧の差に応じた入力論理信号
レベルを、前記第１及び第２の電源電圧の差と前記第２
及び第３の電源電圧の差とに応じた論理信号レベルに夫
々変換して前記第１及び第２の論理回路の入力として夫
々供給するレベル変換回路と、前記第１及び第２の論理
回路の出力論理信号レベルを、前記第１及び第３の電源
電圧の差に応じた論理信号レベルに夫々変換する伯のレ
ベル変換回路とを含むことを特徴としている。
源電圧を導入するための電源端子と、前記第１及び第２
の電源電圧により動作する第１の論理回路と、前記第２
及び第３の電源電圧により動作する第２の論理回路と、
前記第１及び第３の電源電圧の差に応じた入力論理信号
レベルを、前記第１及び第２の電源電圧の差と前記第２
及び第３の電源電圧の差とに応じた論理信号レベルに夫
々変換して前記第１及び第２の論理回路の入力として夫
々供給するレベル変換回路と、前記第１及び第２の論理
回路の出力論理信号レベルを、前記第１及び第３の電源
電圧の差に応じた論理信号レベルに夫々変換する伯のレ
ベル変換回路とを含むことを特徴としている。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例の回路ブロック図である。図に
おいて、Ｖｌ 、Ｖ２及びＶ３は第１．第２及び第３の
電ＦＡ電圧を示し、第１の論理回路１はＶｌとｖ２とに
より動作し、また第２の論理回路２はｖ２とＶ３とによ
り動作すものとする。
おいて、Ｖｌ 、Ｖ２及びＶ３は第１．第２及び第３の
電ＦＡ電圧を示し、第１の論理回路１はＶｌとｖ２とに
より動作し、また第２の論理回路２はｖ２とＶ３とによ
り動作すものとする。
論理入力側の信号レベル変換回路３はＶ１〜■３にて動
作するもので、ブロック３−１．３−２からなる。ブロ
ック３−１はＴＴＬレベルの論理入力信号５を論理回路
１の論理信号７のレベルに合致した信号レベルに変換す
る機能を有する。ブロック３−２は同様にＴＴＬレベル
の論理入力信号６を論理回路２の論理信号８のレベルに
合致した信号レベルに変換する機能を有する。
作するもので、ブロック３−１．３−２からなる。ブロ
ック３−１はＴＴＬレベルの論理入力信号５を論理回路
１の論理信号７のレベルに合致した信号レベルに変換す
る機能を有する。ブロック３−２は同様にＴＴＬレベル
の論理入力信号６を論理回路２の論理信号８のレベルに
合致した信号レベルに変換する機能を有する。
論理出力側の信号レベル変換回路４はＶ１〜■３にて動
作するものであり、ブロック４−１．４−２から／【る
。ブロック４−１は論理回路１の出力信号９のレベルを
ＴＴＬレベルの論理信号１１に変換する機能を有する。
作するものであり、ブロック４−１．４−２から／【る
。ブロック４−１は論理回路１の出力信号９のレベルを
ＴＴＬレベルの論理信号１１に変換する機能を有する。
ブロック４−２は同様に論理回路２の出力信号１０のレ
ベルをＴＴＬレベルの論理信号１２に変換する機能を有
する。
ベルをＴＴＬレベルの論理信号１２に変換する機能を有
する。
ココテ、例、ｔばＶｌ ＝５Ｖ、Ｖ２ ＝２．５Ｖ。
Ｖ３＝ＯＶとすると、信号５，６，１１．１２は、Ｖ３
−Ｖｌ ＝５Ｖの電源電圧にて動作する論理回路の入出
力信号レベルと合致した信号であり、従来の標準のＴＴ
Ｌ回路のみならず従来のＣ−ＭＯ８回路等の入出力信号
と整合のとれた信号である。
−Ｖｌ ＝５Ｖの電源電圧にて動作する論理回路の入出
力信号レベルと合致した信号であり、従来の標準のＴＴ
Ｌ回路のみならず従来のＣ−ＭＯ８回路等の入出力信号
と整合のとれた信号である。
そして、第１及び第２の論理回路１及び２は、共にｖ３
−Ｖ２ ＝Ｖ２−Ｖｌ ＝２．５Ｖ（７）低い電源電圧
で動作するもので、従来の１／２の電源電圧でｖノ作可
能となる。よって、この部分の回路１゜２はより微細化
して耐圧の低い素子が使用可能となり、高集積化が図れ
るのである。
−Ｖ２ ＝Ｖ２−Ｖｌ ＝２．５Ｖ（７）低い電源電圧
で動作するもので、従来の１／２の電源電圧でｖノ作可
能となる。よって、この部分の回路１゜２はより微細化
して耐圧の低い素子が使用可能となり、高集積化が図れ
るのである。
第２図はレベル変換回路３の具体例を示す図である。ブ
ロック３−１において、Ｃ−ＭＯＳインバータ回路３０
〜３４を図示する如く複数段ｔ１１ｒＦＳ接続し、一方
の電源■１を共通に印加し、他方の電源Ｖ２を、出力段
インバータから順次抵抗Ｒにより分圧して■３まで降圧
して印加している。ブロック３−２においては、インバ
ータ回路３５〜３９を同様に用いて構成されている。
ロック３−１において、Ｃ−ＭＯＳインバータ回路３０
〜３４を図示する如く複数段ｔ１１ｒＦＳ接続し、一方
の電源■１を共通に印加し、他方の電源Ｖ２を、出力段
インバータから順次抵抗Ｒにより分圧して■３まで降圧
して印加している。ブロック３−２においては、インバ
ータ回路３５〜３９を同様に用いて構成されている。
第３図はレベル変換回路４の具体例を示す図であり、ブ
ロック４−１はインバータ４０〜４４、ブロック４−２
はインバータ４５〜４９から夫々なっており、相互の接
続関係は第２図の場合に準拠している。
ロック４−１はインバータ４０〜４４、ブロック４−２
はインバータ４５〜４９から夫々なっており、相互の接
続関係は第２図の場合に準拠している。
第２．３図のＣ−ＭＯＳインバータ３１〜４９としては
、第４図に示す如く、ＮチャンネルＭＯＳトランジスタ
Ｑ１とＰブＶンネルＭＯＳトランジスタＱ２とからなる
基本回路を用いることができる。
、第４図に示す如く、ＮチャンネルＭＯＳトランジスタ
Ｑ１とＰブＶンネルＭＯＳトランジスタＱ２とからなる
基本回路を用いることができる。
発明の効果
叙上の如く、本発明によれば入出力信号は従来と同一の
信号レベルを用いることができ、回路内部ではより低い
電源電圧により動作させることができるので、回路を微
細化して低耐圧素子を用いることが可能となり、高集積
化が図れるという効果がある。
信号レベルを用いることができ、回路内部ではより低い
電源電圧により動作させることができるので、回路を微
細化して低耐圧素子を用いることが可能となり、高集積
化が図れるという効果がある。
第１図は本発明の実施例のブロック図、第２図及び第３
図は第１図におけるレベル変換回路の夫々の具体例を示
す図、第４図は第２．３図のレベル変換回路の構成部分
の具体的回路を示す図である。 主要部分の符号の説明 １、２・・・・・・論理回路 ３、４・・・・・・レベル変換回路 ５〜１２・・・・・・論理信号
図は第１図におけるレベル変換回路の夫々の具体例を示
す図、第４図は第２．３図のレベル変換回路の構成部分
の具体的回路を示す図である。 主要部分の符号の説明 １、２・・・・・・論理回路 ３、４・・・・・・レベル変換回路 ５〜１２・・・・・・論理信号
Claims (1)
- 第１、第２及び第３の電源電圧を導入するための電源端
子と、前記第１及び第２の電源電圧により動作する第１
の論理回路と、前記第２及び第３の電源電圧により動作
する第２の論理回路と、前記第１及び第３の電源電圧の
差に応じた入力論理信号レベルを、前記第１及び第２の
電源電圧の差と前記第２及び第３の電源電圧の差とに応
じた論理信号レベルに夫々変換して前記第１及び第２の
論理回路の入力として夫々供給するレベル変換回路と、
前記第１及び第２の論理回路の出力論理信号レベルを、
前記第１及び第３の電源電圧の差に応じた論理信号レベ
ルに夫々変換する他のレベル変換回路とを含むことを特
徴とする論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095066A JPS62250720A (ja) | 1986-04-24 | 1986-04-24 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095066A JPS62250720A (ja) | 1986-04-24 | 1986-04-24 | 論理回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62250720A true JPS62250720A (ja) | 1987-10-31 |
Family
ID=14127631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61095066A Pending JPS62250720A (ja) | 1986-04-24 | 1986-04-24 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62250720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
-
1986
- 1986-04-24 JP JP61095066A patent/JPS62250720A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
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