CN102957387B - 输出电路 - Google Patents

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Abstract

本发明涉及输出电路。输出电路包括第一至第四晶体管、第一和第二恒流单元，以及差分对。第一和第二晶体管的栅极分别被供以两个输入信号。第一晶体管的漏极耦接到第三晶体管的漏极和第四晶体管的栅极。第二晶体管的漏极耦接到第三晶体管的栅极和第四晶体管的漏极。第一恒流单元耦接到第三和第四晶体管的源极。差分对包括两个晶体管，且两个晶体管的栅极分别耦接到第一和第二晶体管的漏极。第二恒流单元耦接到两个晶体管的源极。两个输出信号从分别对应于两个晶体管的漏极的两个节点输出。

Description

输出电路
技术领域
本公开涉及输出电路。
背景技术
差分放大器被用于广泛的应用领域。例如，互补信号被用于电子装置之间的通信。因此，设置在电子装置中的通信接口电路具有驱动器电路，驱动器电路包括差分放大器以响应于互补输入信号输出互补信号。日本特开专利公报No.2003-152523描述了这种驱动器电路的示例。
例如，如图7所示，驱动器电路中包括的差分放大器具有反相器71、72以及差分电流输出驱动器73。反相器71、72分别接收互补输入信号IN、XIN。差分电流输出驱动器73响应来自反相器71、72的输出信号INa、XINa。差分电流输出驱动器73包括输入晶体管M71、M72，输入晶体管M71、M72分别响应输入信号IN、XIN以互补方式被激活和去激活。例如，当输入晶体管M71被激活以将其漏极电流经由输出端子74提供给信号配线(电缆)时，耦接到被去激活的输入晶体管M72的端接(terminating)电阻器R72端接耦接到输出端子75的信号配线(电缆)。当输入晶体管M72被激活以将其漏极电流经由输出端子75提供给信号配线(电缆)时，耦接到被去激活的输入晶体管M71的端接电阻器R71端接耦接到输出端子74的信号配线(电缆)。通过这种方式，差分放大器产生互补输出信号OUT和XOUT。
如图8所示，在图7所示的差分放大器中，在输出信号OUT与反相输出信号XOUT之间的转换时刻中出现差异。例如，反相输出信号XOUT的上升时刻相对于输出信号OUT的下降时刻被延迟。此外，因为输出信号OUT和XOUT彼此互补，所以输出信号OUT的上升时刻相对于反相输出信号XOUT的下降沿时刻也被延迟。
如图9所示，当内部信号INa在时间T1上升时，接收内部信号Ina的输入晶体管M71的导通电阻增加。这样降低了流过输入晶体管M71的电流，并降低了输出信号OUT。此外，内部信号XINa在时间T1下降。当提供给输入晶体管M72栅极的内部信号XINa的电压被降低到低于通过从高电位电压VDD减去恒流晶体管M73的源漏极电压与输入晶体管M72的阈值电压Vth的总和而获得的电压时，输入晶体管M72被激活(时间T2)。然后，电流经由激活的输入晶体管M72流向电阻器R72，以提高反相输出信号XOUT。通过这种方式，输入晶体管M71、M72在不同的时刻被激活和去激活。
因此，相对于输出信号OUT和XOUT的其中一个的电位从高电平变为低电平的时刻，输出信号OUT和XOUT的另外一个的电位从低电平变为高电平的时刻被延迟。因此，由于互补输出信号OUT和XOUT之间的时刻延迟(即偏斜)，输出信号OUT和XOUT的交叉点从这些信号OUT和XOUT的每一个的中点振幅偏移。输出信号OUT和XOUT的交叉点从中点振幅的这种偏移使待传输数据的质量恶化。
发明内容
根据一个方面，输出电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一恒流单元、差分对以及第二恒流单元。第一晶体管包括栅极、源极和漏极，第一晶体管的栅极被供以两个输入信号的其中一个。第二晶体管包括栅极、源极和漏极，第二晶体管的栅极被供以两个输入信号的另外一个。第三晶体管包括耦接到第一晶体管的漏极的漏极、耦接到第二晶体管的漏极的栅极、和源极。第四晶体管包括耦接到第一晶体管的漏极的栅极、耦接到第二晶体管的漏极的漏极、和源极。第一恒流单元耦接到第三晶体管的源极和第四晶体管的源极。差分对包括两个晶体管，差分对的两个晶体管各自包括栅极、源极和漏极。差分对的两个晶体管的其中一个的栅极耦接到第一晶体管的漏极，并且差分对的两个晶体管的另外一个的栅极耦接到第二晶体管的漏极。第二恒流单元耦接到差分对的两个晶体管的源极。两个输出信号从分别对应于差分对的两个晶体管的漏极的两个节点输出。
本公开的上述方面抑制了两个输出信号之间的时移(shiftintiming)。
附图说明
参照如下对当前优选实施例的描述连同附图，可以很好地理解本实施例连同其目的和优点，在附图中：
图1是数据传输系统的示意图；
图2是半导体装置的示意性方框图；
图3是根据第一实施例的差分放大器的电路图；
图4是图3的差分放大器的操作波形图；
图5是根据第二实施例的差分放大器的电路图；
图6是另一差分放大器的电路图；
图7是现有技术驱动器电路的电路图；
图8是图7的驱动器电路的操作波形图；以及
图9是图7的驱动器电路的操作波形图。
具体实施方式
下面参照附图描述实施例。
如图1所示，数据传输系统包括个人计算机(PC)11和数码相机12。个人计算机11和数码相机12通过电缆13相互耦接。作为电缆13，使用与用于数据传输的接口兼容的电缆，例如USB电缆。数码相机12包括用于数据传输的驱动器电路。驱动器电路例如可以包括差分放大器。传输数据例如图像数据经由电缆13从数码相机12向个人计算机11传输。
如图2所示，内建在数码相机12中的半导体装置20包括通过总线25相互耦接的微处理器(MPU)21、接口22、存储器(随机存取存储器(RAM))23以及外围电路24，MPU21用于进行总体控制。外围电路24包括执行用于成像的聚焦控制、诸如颜色校正之类的图像处理、用于将拾取的图像数据转换为给定格式(例如联合图像专家组(JPEG)的图像数据的数据转换处理等等的电路。产生的图像数据被存储在存储装置(未示出)中。存储装置例如是硬盘驱动器(HDD)或者非易失性存储器。接口22包括驱动器电路26。驱动器电路26在MPU21的控制下输出图像数据。图像数据经由电缆13传输给个人计算机11。
下面描述差分放大器(输出电路)的配置示例。
[第一实施例]
下面参照图3和图4描述差分放大器的第一实施例。
如图3所示，差分放大器30包括输入单元31和差分单元32。输入单元31基于分别提供给输入端子Pi1和Pi2的互补输入信号IN和XIN产生互补内部信号INa和XINa。
输入信号IN被提供给晶体管M1的栅极，且反相输入信号XIN被提供给晶体管M2的栅极。晶体管M1的源极耦接到被供以低电位电压VSS的配线。在下面的描述中，将被供以低电位电压VSS的配线称为基于该电压的配线VSS。这也适用于被供以其他电压的配线。晶体管M1的漏极耦接到晶体管M3的漏极。
晶体管M2的源极耦接到配线VSS，且晶体管M2的漏极耦接到晶体管M4的漏极。晶体管M1的漏极与晶体管M3的漏极之间的节点N1充当第一反相器33的输出节点并耦接到晶体管M4的栅极。晶体管M2的漏极与晶体管M4的漏极之间的节点N2充当第二反相器34的输出节点并耦接到晶体管M3的栅极。
晶体管M1和M3作为接收输入信号IN的第一反相器33操作。此外，晶体管M2和M4作为接收反相输入信号XIN的第二反相器34操作。第一反相器33和第二反相器34相互交叉耦接。
晶体管M3的源极与晶体管M4的源极之间的节点N3耦接到晶体管M5。晶体管M5例如是p沟道MOS晶体管。晶体管M5的漏极耦接到节点N3。晶体管M5的源极耦接到被供以高电位电压VDD的配线(下面称为配线VDD)。晶体管M5的栅极被供以偏置电压VB。晶体管M5作为根据偏置电压VB提供漏极电流的恒流源进行操作。晶体管M5是第一恒流单元的一个示例。晶体管M5根据偏置电压VB，将节点N3的电压Vps1设定为比高电位电压VDD低晶体管M5的源漏极电压的值。
此外，输入单元31包括晶体管M6、M7和OR(或)门35。OR门35被供以互补输入信号IN和XIN。OR门35的输出端子耦接到晶体管M6、M7的栅极。晶体管M6、M7例如都是p沟道MOS晶体管。晶体管M6与反相器33的晶体管M3并联地耦接。晶体管M7与反相器34的晶体管M4并联地耦接。也就是说，晶体管M6的源极和漏极分别耦接到晶体管M3的源极和漏极，且晶体管M7的源极和漏极分别耦接到晶体管M3的源极和漏极。
当输入信号IN和XIN都处于低电平(L电平)时，OR门35输出具有低电平(L电平)的控制信号S1，而当输入信号IN和XIN的至少一者处于高电平(H电平)时，OR门35输出具有高电平(H电平)的控制信号S1。控制信号S1被提供给晶体管M6、M7的栅极。响应于H电平的控制信号S1，晶体管M6、M7被去激活，并且响应于L电平的控制信号S1，晶体管M6、M7被激活。被激活的晶体管M6将晶体管M3的源极与漏极相耦接。类似地，被激活的晶体管M7将晶体管M4的源极与漏极相耦接。因此，当输入信号IN和XIN都处于L电平时，反相器33、34的输出节点N1、N2的每一个的电位都等于节点N3处的电位。也就是说，响应于具有L电平的输入信号IN和XIN，OR门35和晶体管M6、M7将内部信号INa和XINa的电位设定为等于节点N3的电位。OR门35是信号产生电路的一个示例。
此外，输入单元31包括开关SW1、SW2以及二极管D1、D2。开关SW1包括耦接到节点N1的第一端子和耦接到二极管D1阳极的第二端子。二极管D1的阴极耦接到配线VSS。类似地，开关SW2包括耦接到节点N2的第一端子和耦接到二极管D2阳极的第二端子。二极管D2的阴极耦接到配线VSS。二极管D1、D2被形成为具有类似的电特性。
开关SW1、SW2例如响应于从图2所示的MPU21提供的控制信号而接通和关断。例如，MPU21在数据传输周期中输出具有第一电平(例如，高电平)的控制信号，并在不用于数据传输的周期中输出具有不同于第一电平的第二电平(例如，低电平)的控制信号。开关SW1、SW2响应于第一电平的控制信号接通，并且响应于第二电平的控制信号关断。
当开关SW1导通时，二极管D1的阳极耦接到节点N1。当晶体管M1处于去激活状态时，二极管D1将节点N1的电压(也就是内部信号INa的电平)箝位在相比于低电位电压VSS高出二极管D1的阈值电压(正向电压)Vd1的电位。当晶体管M1被激活时，节点N1的电压变为等于低电位电压VSS。因此，当开关SW1处于导通状态时，内部信号INa在从低电位电压VSS到二极管D1的阈值电压Vd1的范围内移动。当开关SW1处于断开状态且晶体管M1处于去激活状态时，通过晶体管M3和M5将节点N1的电压被设定为高电位电压VDD的电平。因此，当开关SW1处于导通状态时，开关SW1和二极管D1限制节点N1处产生的电压的范围，也就是内部信号INa的振幅。
类似地，当开关SW2导通时，二极管D2将节点N2的电压(也就是反相内部信号XINa的电平)箝位在相比于低电位电压VSS高出二极管D2的阈值电压(正向电压)Vd2的电位。因此，当开关SW2处于导通状态时，开关SW2和二极管D2限制节点N2处产生的电压的范围，也就是反相内部信号XINa的振幅。
节点N1、N2耦接到差分单元32。差分单元32被供以具有节点N1的电压的内部信号INa以及具有节点N2的电压的反相内部信号XINa。
差分单元32包括晶体管M11和晶体管M12，晶体管M11的栅极被供以内部信号INa，晶体管M12的栅极被供以反相内部信号XINa。晶体管M11和晶体管M12例如都是p沟道MOS晶体管。晶体管M11和晶体管M12充当差分对。晶体管M11和晶体管M12的源极相互耦接。晶体管M11和晶体管M12的源极之间的节点N11耦接到晶体管M13。
晶体管M13例如是p沟道MOS晶体管。晶体管M13包括耦接到节点N11的漏极、耦接到配线VDD的源极以及被供以偏置电压VB的栅极。晶体管M13作为根据偏置电压VB提供漏极电流的恒流源操作。晶体管M13是第二恒流单元的一个示例。根据偏置电压VB，节点N11的电压Vps2被设定为比高电位电压VDD低晶体管M13的源漏极电压的值。
晶体管M11的漏极经由电阻器R11和R12耦接到配线VSS。晶体管M12的漏极经由电阻器R13和R14耦接到配线VSS。电阻器R11与电阻器R12之间的节点N12输出到输出端子Po1，而电阻器R13与电阻器R14之间的节点N13耦接到输出端子Po2。
输入单元31中成对设置的晶体管在形状上被形成为具有类似的电特性。例如，反相器33的晶体管M1和反相器34的晶体管M2被形成为具有类似的电特性。在这种情况下，例如，将晶体管M1的栅极长度和栅极宽度分别设定为等于晶体管M2的栅极长度和栅极宽度。类似地，反相器33的晶体管M3和反相器34的晶体管M4被形成为具有类似的电特性。类似地，差分单元32中成对设置的晶体管在形状上被形成为具有类似电特性。例如，接收内部信号Ina的晶体管M11和接收反相内部信号XINa的晶体管M12被形成为具有类似的电特性。
在输入单元31中，晶体管M5向反相器33和反相器34提供电流。在差分单元32中，晶体管M13向晶体管M11和晶体管M12提供电流。此外，差分单元32的晶体管M13提供与通过输入单元31的晶体管M5提供的电流成比例的电流。例如，将晶体管M5和M13形成为使得流过晶体管M5的电流大小与流过晶体管M13的电流大小之比为1∶6。
例如通过并联耦接的晶体管的数量来设定晶体管M5与晶体管M13的电流比。例如，晶体管M13包括按类似于晶体管M5的形状被形成的且相互并联耦接的六个晶体管(第一单元晶体管)。晶体管M5的栅极长度和栅极宽度类似于第一单元晶体管中的每个的栅极长度和栅极宽度。换言之，晶体管M5的电特性(例如，阈值电压)类似于第一单元晶体管中的每个的电特性。通过这种方式，将晶体管M5与晶体管M13的电流比设定为给定值(在此情况下为1∶6)。
类似地，在差分放大器30中，在各自栅极处被供以相同信号的晶体管被设定为具有与晶体管M5和晶体管M13之间的电流比类似的电流比。例如，在各自栅极被供以内部信号INa的晶体管M4和晶体管M11中，将晶体管M4与晶体管M11的电流比设定为给定值(1∶6)。在这种情况下，例如，晶体管M11包括按类似于晶体管M4的形状被形成的且相互并联耦接的六个晶体管(第二单元晶体管)。因此，晶体管M4和晶体管M11被形成为具有类似的阈值电压并以给定比率(1∶6)提供电流。
类似地，在各自栅极被供以反相内部信号XINa的晶体管M3和晶体管M12中，将晶体管M3与晶体管M12的电流比设定为给定值(1∶6)。在这种情况下，例如，晶体管M12包括按类似于晶体管M3的形状被形成的且相互并联耦接的六个晶体管(第三单元晶体管，其可能与第二单元晶体管相同)。因此，晶体管M3和晶体管M12被形成为具有类似的阈值电压并以给定比率(1∶6)提供电流。
如上所述，晶体管M5与晶体管M13的电流比等于晶体管M4与晶体管M11的电流比以及晶体管M3与晶体管M12的电流比。在本示例中，晶体管M5的数量与晶体管M13的数量之比、晶体管M4的数量与晶体管M11的数量之比以及晶体管M3的数量与晶体管M12的数量之比彼此相等。此外，晶体管M3、M4的阈值电压等于晶体管M11、M12的阈值电压。因此，节点N3处的电压Vps1等于节点N11处的电压Vps2。
此外，晶体管M4和晶体管M11在它们各自的栅极被供以内部信号INa。晶体管M3和晶体管M12在它们各自的栅极被供以反相内部信号XINa。因此，响应于内部信号Ina，晶体管M4和晶体管M11在基本上相同的时刻被激活。类似地，响应于反相内部信号XINa，晶体管M3和晶体管M12在基本上相同的时刻被激活。
下面描述差分放大器30的操作。
如图4所示，将具有L电平(低电位电压VSS的电平)的输入信号IN和具有H电平(高电位电压VDD的电平)的反相输入信号XIN提供给差分放大器30。在这种情况下，在图3中，晶体管M1响应于L电平的输入信号IN被去激活，且晶体管M2响应于H电平的反相输入信号XIN被激活。结果，如图4所示，内部信号INa具有相比于低电位电压VSS高出二极管D1的阈值电压Vd1的电位，且反相内部信号XINa具有L电平(低电位电压VSS的电平)。
在时间T0，输入信号IN开始上升且反相输入信号XIN开始下降。
随后，当输入信号IN超过晶体管M1的阈值电压Vt1时(时间T1)，晶体管M1被激活。这降低了内部信号INa。
当内部信号INa被降低到比节点N3的电压Vps1低出晶体管M11的阈值电压Vt11的电压V1时(时间T2)，晶体管M11被激活。因此，电流经由激活的晶体管M11流向电阻器R11和R12。这增加了输出信号OUT的电压。
在这种情况下，内部信号INa被提供给晶体管M4的栅极，晶体管M4的阈值等于晶体管M11的阈值。因此，晶体管M4也被激活。因此，流过激活的晶体管M4的电流增加了节点N2的电位，也就是反相内部信号XINa的电压。反相内部信号XINa被提供给差分单元32中晶体管M12的栅极。因此，经由晶体管M12流过电阻器R13和R14的电流开始减小，以降低反相输出信号XOUT的电压。
通过这种方式，在时间T2，输出信号OUT的电压开始增加且反相输出信号XOUT的电压开始减小。也就是说，输出信号OUT变化的时刻与反相输出信号XOUT变化的时刻一致。
随后，当反相内部信号XINa超过电压V1时(时间T3)，晶体管M12被去激活。因此，将反相输出信号XOUT保持在低电位电压VSS的电平。反相内部信号XINa被提供给晶体管M3的栅极。因此，晶体管M3被去激活。这样将内部信号Ina保持在低电位电压VSS的电平。因此，晶体管M11的栅极电压不再降低。也就是说，流向晶体管M11的电流大小不变化。此外，在时间T3，晶体管M12已经被去激活。因此，即使晶体管M12的栅极电压进一步增加，晶体管M12仍然被保持在去激活状态。因此，流向晶体管M12的电流大小不变化，对流向晶体管M11的电流大小没有影响。因此，输出信号OUT的电压不再增加。因此，基本上在同一时刻，输出信号OUT的上升和反相输出信号XOUT的下降停止。也就是说，基本上在同一时刻，将输出信号OUT和反相输出信号XOUT保持在稳定电平。
随后，当反相内部信号XINa超过比低电位电压VSS高出二极管D2的阈值电压Vd2的电压时(时间T4)，二极管D2被激活。因此，二极管D2将反相内部信号XINa箝位在相比于低电位电压VSS高出阈值电压Vd2的电压。
上面描述了输入信号IN从L电平变为H电平(换言之，反相输入信号XIN从H电平变为L电平)的情况。关于反相输入信号XIN从L电平变为H电平(换言之，输入信号IN从H电平变为L电平)的情况进行类似的操作，并省略附图和描述。
通过这种方式，差分放大器30使得输出信号OUT相对于输入信号IN的变化而变化的时刻与反相输出信号XOUT相对于反相输入信号XIN的变化而变化的时刻一致。结果，输出信号OUT的电位与反相输出信号XOUT的电位彼此相等的电压，也就是输出信号OUT的波形与反相输出信号XOUT的波形的交叉点电压，被设定为输出信号OUT和XOUT的每个振幅的中点电压。
第一实施例的输出电路有如下优点。
(1)输入信号IN和XIN被分别提供给晶体管M1和M2的栅极。晶体管M1的漏极耦接到晶体管M3的漏极和晶体管M4的栅极，且晶体管M2的漏极耦接到晶体管M3的栅极和晶体管M4的漏极。此外，晶体管M1和晶体管M2的漏极分别耦接到充当差分对的晶体管M11和晶体管M12的栅极。晶体管M3和晶体管M4的源极耦接到其栅极被供以偏置电压VB的晶体管M5。晶体管M11和晶体管M12的源极耦接到其栅极被供以偏置电压VB的晶体管M13。
当输入信号IN超过晶体管M1的阈值电压Vt1时，晶体管M1被激活。这样降低了内部信号INa的电压。当内部信号INa的电压被降低到低于比节点N3的电压Vps1低出晶体管M11的阈值电压Vt11的电压V1时，晶体管M11被激活。因此，电流经由激活的晶体管M11流向电阻器R11和R12。结果，输出信号OUT的电压增加。此外，响应于内部信号INa，晶体管M4被激活从而使得反相内部信号XINa的电压增加。反相内部信号XINa的增加减小了经由晶体管M12流向电阻器R13和R14的电流。因此，反相输出信号XOUT的电压降低。
通过这种方式，差分放大器30使得输出信号OUT相对于输入信号IN的变化而变化的时刻与反相输出信号XOUT相对于反相输入信号XIN中的变化而变化的时刻一致。换言之，抑制了输出信号OUT与输出信号XOUT之间的时移。因此，输出信号OUT的电位与反相输出信号XOUT的电位彼此相等时的电压(也就是输出信号OUT的波形与反相输出信号XOUT的波形的交叉点处的电压)可以被设定为输出信号OUT和XOUT的每个振幅的中点电压。
(2)当输入信号IN和XIN都处于L电平时，OR门35和晶体管M6、M7将每个内部信号INa和XINa的电位设定为节点N3的电位。这样防止了当输入信号IN和XIN都处于L电平时内部信号INa和XINa变为不确定。此外，节点N3的电位等于节点N11的电位。因此，晶体管M11和M12被处于源极电压Vps2的内部信号INa和XINa去激活。因此，当输入信号IN和XIN都处于L电平时，输出信号OUT和XOUT都被保持在L电平(低电位电压VSS的电平)。
(3)开关SW1和二极管D1被串联耦接在其栅极被供以输入信号IN的晶体管M1的漏极与源极端子之间。类似地，开关SW2和二极管D2被串联耦接在其栅极被供以反相输入信号XIN的晶体管M2的漏极与源极端子之间。因此，内部信号INa从比低电位电压VSS高出二极管D1的阈值电压Vd1(正向电压)的电压下降，且反相内部信号XINa从比低电位电压VSS高出二极管D2的阈值电压Vd2(正向电压)的电压下降。如果将二极管D1和D2省略，则内部信号INa和XINa各自取高电位电压VDD的电平。因此，与内部信号INa和XINa从高电位电压VDD下降的情况相比，内部信号INa和XINa迅速下降到低于电压V1，如图4所示。也就是说，激活晶体管M11和M12所用的时间更少。结果，可以更快地传输数据。
(4)开关SW1、SW2分别与二极管D1、D2串联耦接。因此，通过断开开关SW1、SW2，电流分别不流过二极管D1、D2。这样降低了差分放大器30中的消耗电流。
(5)二极管D1、D2分别限制了内部信号INa和XINa的振幅。较大的振幅要花更多的时间变为给定电平。在这种情况下，当输入信号INa和XINa在短周期里被反相时，有可能出现在内部信号INa和XINa例如到达高电位电压VDD之前，下一变化就开始的情况，从而可能导致符号间干扰。因此，通过限制内部信号INa和XINa的振幅，可以防止数据传输中的符号间干扰。
[第二实施例]
下面参照图5描述第二实施例。在第一实施例和第二实施例中相同的组件采用相同的附图标记，并且部分或全部省略对相同组件的重复描述。
如图5所示，差分放大器40包括输入单元31a、差分单元32以及偏置电压控制单元41。
输入单元31a中晶体管M5的栅极和漏极被耦接到偏置电压控制单元41。
偏置电压控制单元41包括晶体管M21和M22、电阻器R21以及运算放大器42。晶体管M21和M22例如各自是p沟道MOS晶体管。晶体管M21的源极耦接到配线VDD，漏极耦接到晶体管M22的源极，且栅极被供以偏置电压VB。电阻器R21的第一端子耦接到晶体管M22的漏极，第二端子耦接到配线VSS。晶体管M22的栅极耦接到配线VSS。
晶体管M21与晶体管M22之间的节点N21耦接到运算放大器42的倒相输入端子。运算放大器42的非倒相输入端子耦接到输入单元31a中的节点N3，也就是晶体管M5的漏极。运算放大器42的输出端子耦接到晶体管M5的栅极。
偏置电压控制单元41中设置的晶体管M21、晶体管M22以及电阻器R21与差分单元32中设置的晶体管M13、晶体管M11(M12)以及电阻器R11和R12(R13和R14)相对应地被形成。例如，晶体管M21被形成为提供大小等于晶体管M13提供的电流大小的电流，且晶体管M22被形成为提供大小等于晶体管M11(M12)提供的电流大小的电流。电阻器R21被形成为电阻值等于电阻器R11和电阻器R12的组合电阻值。晶体管M12和M22以及电阻器R21用于将差分单元32中节点N11处的电压Vps2设定为等于晶体管M21与晶体管M22之间的节点N21处的基准电压Vps3。
运算放大器42产生偏置电压VB1，以使得两个输入端子的电压彼此相等。在本实施例中，运算放大器42产生偏置电压VB1，使得晶体管M5的漏极电压(也就是节点N3的电压Vps1)变为等于基于偏置电压VB在节点N21产生的基准电压Vps3。这里，在节点N21产生的基准电压Vps3等于差分单元32中节点N11的电压Vps2。因此，运算放大器42产生偏置电压VB1，使得输入单元31a中节点N3的电压Vps1变为等于差分单元32中节点N11的电压Vps2。
除了第一实施例的优点之外，第二实施例的输出电路还具有以下优点。
(6)偏置电压控制单元41通过利用晶体管M21和M22以及电阻器R21，基于偏置电压VB来产生基准电压Vps3。然后，偏置电压控制单元41控制晶体管M5，使得节点N3的电压Vps1(也就是晶体管M3和M4的每个的源极电压)等于基准电压Vps3。因此，差分单元32中节点N11的电压Vps2(也就是晶体管M11和M12的源极电压)变为等于输入单元31a中晶体管M3和M4的源极电压。
此外，偏置电压控制单元41可以防止由于诸如温度变化这样的因素所导致的节点N3的电压Vps1与节点N11的电压Vps2之间的差异。结果，可以抑制由于温度变化等所导致的输出信号OUT与XOUT之间的时移。
本领域技术人员将清楚，在不脱离本发明范围的情况下可以以很多其他形式实施上述实施例。具体而言，应当理解，可以以下述形式实施上述实施例。
在上述实施例中，p沟道MOS晶体管和n沟道MOS晶体管可以互换。即使晶体管的极性互换，差分放大器(输出电路)仍然具有与上述实施例一样的优点。
例如，可将图3所示的差分放大器30改为图6所示的差分放大器。图6所示差分放大器50的组件采用与图3所示差分放大器30的组件相同的附图标记。当然，使得二极管D1和二极管D2的连接以及电位的设定与图3所示的差分放大器30相反。
差分放大器50包括AND(与)门51，代替图3所示的OR门35。AND门51是信号产生电路的一个示例。AND门51在输入信号IN和XIN都处于H电平时输出具有H电平的控制信号S2，而当输入信号IN和XIN的至少一个处于L电平时输出具有L电平的控制信号S2。控制信号S2被提供给晶体管M6和M7的栅极。晶体管M6和M7响应于具有H电平的控制信号S2被激活，并且响应于具有L电平的控制信号S2被去激活。激活的晶体管M6将晶体管M3的源极与漏极相互耦接。类似地，激活的晶体管M7将晶体管M4的源极与漏极相互耦接。因此，当输入信号IN和XIN都处于H电平时，节点N1和N2的电位变为等于节点N3的电位。也就是说，响应于具有H电平的输入信号IN和XIN，AND门51和晶体管M6、M7将内部信号INa和XINa的电位设定为等于节点N3的电位。因此，当输入信号IN和XIN都处于H电平时，可将输出信号OUT和XOUT都保持在H电平(高电位电压VDD的电平)。
在上述实施例中，例如，可以适当地改变晶体管M5与晶体管M13的电流比(例如，晶体管M13的第一单元晶体管的数量)。类似地，可以适当地改变晶体管M4与晶体管M11的电流比(例如，晶体管M11的第二单元晶体管的数量)。类似地，可以适当地改变晶体管M3与晶体管M12的电流比(例如，晶体管M12的第三单元晶体管的数量)。此外，当改变晶体管M5与晶体管M13之间的电流比时，可以通过相互并联耦接的多个单元晶体管来形成晶体管M5和晶体管M13的每个。这也适用于改变晶体管M4与晶体管M11之间电流比的情况以及改变晶体管M3与晶体管M12之间电流比的情况。
在上述实施例中，可以省略开关SW1和SW2。
在上述实施例中，可以省略开关SW1和SW2以及二极管D1和D2。
在上述实施例中，可以省略晶体管M6和晶体管M7以及产生用于控制晶体管M6和晶体管M7的信号的OR门35或AND门51。
在上述实施例中，可以用异或门(EX-OR门)代替OR门35。EX-OR门响应于具有相同电平的输入信号IN和XIN(两者都处于H电平或L电平)输出具有L电平的信号，并且响应于具有不同电平的输入信号IN和XIN输出具有H电平的信号。因此，响应于具有相同电平的输入信号IN和XIN，EX-OR门和晶体管M6、M7将内部信号INa和XINa的电位设定为等于节点N3的电位。因此，当输入信号IN和XIN都处于L电平或H电平时，可将输出信号OUT和XOUT都设定为L电平(低电位电压VSS的电平)。EX-OR门的使用使得能够提供符合给定数据传输标准(例如，通用串联总线(USB)标准2.0)的驱动器电路。
虽然在上述实施例中将差分放大器30、40或50用作执行设备(图1所示的个人计算机11和数码相机12)之间数据传输的驱动器电路，但是从任何其他装置输出信号时也可以使用该差分放大器。例如，在一个设备中从一个装置向任何其他装置输出信号时，或者在一个半导体装置中从一个电路向任何其他电路输出信号时，可以使用该差分放大器。
这里引用的所有示例和条件性语言都是为了教导的目的，以帮助读者理解本发明的原理以及发明人为了推动现有技术而贡献的概念，并且应当解释为并非限制这些引用的示例和条件，说明书中这些示例的组织也不涉及说明本发明的先进和不足。虽然已经详细描述了本发明(多个发明)的实施例(多个实施例)，但是应当理解，在不脱离本发明精神和范围的情况下，可以对本发明做出各种改变、替代和变更。

Claims (7)

1.一种输出电路，包括：
第一晶体管，包括栅极、源极和漏极，其中所述第一晶体管的栅极被供以两个输入信号的其中一个；
第二晶体管，包括栅极、源极和漏极，其中所述第二晶体管的栅极被供以所述两个输入信号中的另外一个；
第三晶体管，包括耦接到所述第一晶体管的漏极的漏极、耦接到所述第二晶体管的漏极的栅极、以及源极；
第四晶体管，包括耦接到所述第一晶体管的漏极的栅极、耦接到所述第二晶体管的漏极的漏极、以及源极；
第一恒流单元，被耦接到所述第三晶体管的源极和所述第四晶体管的源极；
差分对，包括两个晶体管，所述差分对的两个晶体管各自包括栅极、源极和漏极，其中所述差分对的两个晶体管的其中一个晶体管的栅极耦接到所述第一晶体管的漏极，所述差分对的两个晶体管中的另外一个晶体管的栅极耦接到所述第二晶体管的漏极；以及
第二恒流单元，被耦接到所述差分对的两个晶体管的源极，
其中两个输出信号从分别与所述差分对的两个晶体管的漏极相对应的两个节点输出，
所述差分对的两个晶体管具有与所述第三晶体管和所述第四晶体管相同的导电类型；
所述差分对的两个晶体管的每个晶体管的阈值电压等于所述第三晶体管和所述第四晶体管的每个晶体管的阈值电压；以及
所述差分对的两个晶体管的每个晶体管的源极电压等于所述第三晶体管和所述第四晶体管的每个晶体管的源极电压。
2.根据权利要求1的输出电路，其中：
所述第一恒流单元包括耦接在被供以第一电压的第一配线与所述第三晶体管和所述第四晶体管的源极之间的第一恒流晶体管，所述第一恒流晶体管包括被供以第一偏置电压的栅极；
所述第二恒流单元包括耦接在所述第一配线与所述差分对的两个晶体管的源极之间的第二恒流晶体管，所述第二恒流晶体管包括被供以所述第一偏置电压的栅极；以及
所述第一恒流晶体管和所述第二恒流晶体管按相互类似的形状被形成。
3.一种输出电路，包括：
第一晶体管，包括栅极、源极和漏极，其中所述第一晶体管的栅极被供以两个输入信号的其中一个；
第二晶体管，包括栅极、源极和漏极，其中所述第二晶体管的栅极被供以所述两个输入信号中的另外一个；
第三晶体管，包括耦接到所述第一晶体管的漏极的漏极、耦接到所述第二晶体管的漏极的栅极、以及源极；
第四晶体管，包括耦接到所述第一晶体管的漏极的栅极、耦接到所述第二晶体管的漏极的漏极、以及源极；
第一恒流单元，被耦接到所述第三晶体管的源极和所述第四晶体管的源极；
差分对，包括两个晶体管，所述差分对的两个晶体管各自包括栅极、源极和漏极，其中所述差分对的两个晶体管的其中一个晶体管的栅极耦接到所述第一晶体管的漏极，所述差分对的两个晶体管中的另外一个晶体管的栅极耦接到所述第二晶体管的漏极；以及
第二恒流单元，被耦接到所述差分对的两个晶体管的源极，
其中两个输出信号从分别与所述差分对的两个晶体管的漏极相对应的两个节点输出，
所述第一恒流单元包括耦接在被供以第一电压的第一配线与所述第三晶体管和所述第四晶体管的源极之间的第一恒流晶体管，所述第一恒流晶体管包括被供以第一偏置电压的栅极；以及
所述第二恒流单元包括耦接在所述第一配线与所述差分对的两个晶体管的源极之间的第二恒流晶体管，所述第二恒流晶体管包括被供以第二偏置电压的栅极；
所述输出电路还包括偏置电压控制单元，所述偏置电压控制单元产生所述第一偏置电压以使得所述第三晶体管和所述第四晶体管的每个的源极电压变为等于基于所述第二偏置电压产生的基准电压。
4.根据权利要求1的输出电路，其中：
所述第三晶体管、所述第四晶体管以及所述第一恒流单元的每个是一个晶体管或者是相互并联耦接的多个晶体管中的一个晶体管；
所述第二恒流单元以及所述差分对的两个晶体管的每个是相互并联耦接的多个晶体管中的一个晶体管；以及
所述第四晶体管的数量与所述差分对的两个晶体管的其中一个晶体管的数量之比、所述第三晶体管的数量与所述差分对的两个晶体管中的另外一个晶体管的数量之比以及所述第一恒流单元的数量与所述第二恒流单元的数量之比彼此相等。
5.根据权利要求1的输出电路，还包括：
第一二极管，与所述第一晶体管并联耦接；以及
第二二极管，与所述第二晶体管并联耦接。
6.根据权利要求5的输出电路，还包括：
第一开关，与所述第一二极管串联耦接；以及
第二开关，与所述第二二极管串联耦接。
7.根据权利要求1至6中任一项的输出电路，还包括：
第六晶体管，与所述第三晶体管并联耦接；
第七晶体管，与所述第四晶体管并联耦接；以及
信号产生电路，产生控制信号以在所述两个输入信号都处于第一电平时去激活所述第六晶体管和所述第七晶体管。
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