JPH1168480A - 差動増幅回路とこれを用いたデータラッチ回路及びフリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【課題】 素子数を少なくし、かつ高速動作を可能にす
る。 【解決手段】 入力端子３１，３２に両相の入力電圧を
入力すると、ＦＥＴ４１，４２がスイッチング動作をす
る。定電流源用ＦＥＴ４６，４７は、負荷抵抗４３，４
４に対して定常的にオフセットの電流を流す。これによ
り、出力端子３４，３５の出力電圧レベルがシフトされ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＥＴ（電界効果
トランジスタ）で構成される差動増幅回路と、これを用
いたデータラッチ回路及びフリップフロップ回路（以
下、「ＦＦ」という）の回路構成に関するものである。

【０００２】

【従来の技術】従来、この種の回路に関する技術として
は、例えば、次のような文献に記載されるものがあっ
た。 文献：エックステンディット アブストラクトス オブ
コンファレンスオン ソリッド ステイト デバイセ
ス アンド マテリアルス（Extended Abstracts of co
nference on SOLID STATE DEVICES AND MATERIALS ）
（1984-8-30 ），（財）日本学会事務センター，T.Taka
da,et al. “A GaAs HSCFL 4 GHz Divider with 60/70
ps Transition Time”P.403-406 図２は、前記文献に記載された従来の差動増幅回路の回
路図である。この差動増幅回路は、両相の正相入力端子
１及び逆相入力端子２に入力される入力電圧の差を増幅
する差動増幅回路部と、該差動増幅回路部の出力電圧を
駆動して両相の正相出力端子４及び逆相出力端子５から
出力するソースホロワバッファ部とで、構成されてい
る。

【０００３】差動増幅回路部は、各ゲートが入力端子
１，２にそれぞれ接続されソースカップルされたスイッ
チング用のＦＥＴ１１，１２と、各ＦＥＴ１１，１２の
ドレインと高電位側の電源電位ＶＤＤが印加される電源
端子３との間に接続された負荷抵抗１３，１４と、ＦＥ
Ｔ１１，１２のソースカップルされたノードとグランド
（以下、「ＧＮＤ」という）との間に接続された定電流
源用のＦＥＴ１５とで構成されている。ソースホロワバ
ッファ部は、各ドレインが電源端子３に接続されたソー
スホロワ用のＦＥＴ２１，２２と、各ＦＥＴ２１，２２
のソースと出力端子４，５との間に接続されたレベルシ
フト用のダイオード２３，２４と、各出力端子４，５と
ＧＮＤとの間に接続された定電流源用のＦＥＴ２５，２
６とで構成されている。各ＦＥＴ２１，２２のゲート
は、各ＦＥＴ１１，１２のドレインにそれぞれ接続され
ている。この種の差動増幅回路の動作としては、入力端
子１，２に両相の入力電圧を入力すると、これらの入力
電圧が、ＦＥＴ１１，１２等で構成される差動増幅回路
部で増幅され、該ＦＥＴ１１，１２のドレインから出力
される。この出力電圧は、ソースホロワバッファ部のＦ
ＥＴ２１，２２でインピーダンス変換され、ダイオード
２３，２４でレベルシフトされて出力端子４，５から出
力される。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
図２の差動増幅回路では、ソースホロワバッファ部での
遅延が発生し、差動増幅回路全体の遅延が大きくなると
いう課題があった。また、ソースホロワバッファ部は、
ソースホロワ用ＦＥＴ２１，２２と、レベルシフト用の
ダイオード２３，２４と、定電流源用のＦＥＴ２５，２
６との少なくとも３種類の素子で構成されるため、素子
数が多く、集積回路化した時には素子の形成面積が大き
いという課題があった。本発明は、前記従来技術が持っ
ていた課題を解決し、少ない素子数で、かつ高速動作が
可能な差動増幅回路と、これを用いたデータラッチ回路
及びＦＦを提供することを目的とする。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１に係る発明では、差動増幅
回路において、ソースが第１のノードに、ドレインが第
２のノードに、ゲートが第１の入力端子にそれぞれ接続
されたスイッチング用の第１のＦＥＴと、ソースが前記
第１のノードに、ドレインが第３のノードに、ゲートが
第２の入力端子にそれぞれ接続されたスイッチング用の
第２のＦＥＴと、前記第２のノードと高電位側の第１の
電源端子との間に接続された第１の負荷抵抗手段と、前
記第３のノードと前記第１の電源端子との間に接続され
た第２の負荷抵抗手段と、前記第１のノードと低電位側
の第２の電源端子との間に接続された第１の定電流源
と、前記第２のノードと前記第２の電源端子との間に接
続された第２の定電流源と、前記第３のノードと前記第
２の電源端子との間に接続された第３の定電流源とを備
え、前記第２及び第３のノード、あるいは前記第２また
は第３のノードを出力端子としている。

【０００６】請求項２に係る発明では、請求項１の差動
増幅回路において、前記第２のノードと前記第２の定電
流源とを第１のレベルシフト手段を介して接続し、前記
第３のノードと前記第３の定電流源とを第２のレベルシ
フト手段を介して接続している。請求項３に係る発明で
は、請求項１または２の差動増幅回路において、前記第
２及び第３の定電流源を、ゲート及びソースを共通接続
したディプレッション型ＦＥＴ（以下、「ＤＦＥＴ」と
いう）で構成している。請求項４に係る発明では、請求
項１または２の差動増幅回路において、前記第２及び第
３の定電流源を抵抗で構成している。このような請求項
１〜４に係る発明の構成を採用したことにより、第１、
第２の入力端子に入力電圧が入力されると、この入力電
圧によって第１、第２のＦＥＴがオン、オフ動作し、該
入力信号が増幅されて第２、第３のノードから出力され
る。第１、第２のＦＥＴのオン、オフ動作と無関係に、
第２、第３の定電流源の電流が第１、第２の負荷抵抗手
段にそれぞれ流れ、この第１、第２の負荷抵抗手段に生
じる電圧降下だけ低くシフトした電圧が出力端子から出
力される。

【０００７】請求項５に係る発明では、データラッチ回
路において、ソースが第１のノードに、ドレインが第２
のノードに、ゲートが第１のデータ信号入力端子にそれ
ぞれ接続されたスイッチング用の第１のＦＥＴと、ソー
スが前記第１のノードに、ドレインが第３のノードに、
ゲートが第２のデータ信号入力端子にそれぞれ接続され
たスイッチング用の第２のＦＥＴと、ソースが第４のノ
ードに、ドレインが前記第３のノードに、ゲートが第１
の出力端子にそれぞれ接続されたスイッチング用の第３
のＦＥＴと、ソースが前記第４のノードに、ドレインが
前記第２のノードに、ゲートが第２の出力端子にそれぞ
れ接続されたスイッチング用の第４のＦＥＴと、前記第
２のノードと高電位側の第１の電源端子との間に接続さ
れた第１の負荷抵抗手段と、前記第３のノードと前記第
１の電源端子との間に接続された第２の負荷抵抗手段
と、ソースが第５のノードに、ドレインが前記第１のノ
ードに、ゲートが第１のクロック信号入力端子にそれぞ
れ接続されたスイッチング用の第５のＦＥＴと、ソース
が前記第５のノードに、ドレインが前記第４のノード
に、ゲートが第２のクロック信号入力端子にそれぞれ接
続されたスイッチング用の第６のＦＥＴとを、備えてい
る。さらに、前記第５のノードと低電位側の第２の電源
端子との間に接続された第１の定電流源と、前記第２の
ノードと前記第１の出力端子との間に接続された第１の
レベルシフト手段と、前記第３のノードと前記第２の出
力端子との間に接続された第２のレベルシフト手段と、
前記第１の出力端子と前記第２の電源端子との間に接続
された第２の定電流源と、前記第２の出力端子と前記第
２の電源端子との間に接続された第３の定電流源とが、
設けられている。

【０００８】このような構成を採用したことにより、例
えば、第１のクロック信号入力端子がハイレベル（以
下、“Ｈ”という）、第２のクロック信号入力端子がロ
ーレベル（以下、“Ｌ”という）の時、第５のＦＥＴが
オン状態になり、第６のＦＥＴがオフ状態となる。そし
て、第１、第２のデータ信号入力端子から入力されるデ
ータ信号によって第１、第２のＦＥＴがスイッチング動
作をし、その入力データ信号の電圧レベルに応じた電圧
レベルが第２、第３のノードから出力される。第２、第
３のノードの電圧レベルは、第１、第２のレベルシフト
手段を介して、第３、第４のＦＥＴのゲートに伝達され
る。次に、第１のデータ信号入力端子が“Ｌ”、第２の
データ信号入力端子が“Ｈ”になると、第１のデータ信
号入力端子の“Ｈ”と、第２のデータ信号入力端子の
“Ｌ”の時のデータが、第３、第４のＦＥＴで保持され
る。請求項６に係る発明では、請求項５のデータラッチ
回路を２個接続して構成している。このような構成を採
用したことにより、第１、第２のクロック信号入力端子
に入力されるクロック信号に同期して、第１、第２のデ
ータ信号入力端子に入力されるデータ信号のシフト動作
が行われる。

【０００９】

【発明の実施の形態】第１の実施形態 本発明の第１の実施形態を示す差動増幅回路の（Ａ）構
成、（Ｂ）動作、及び（Ｃ）効果を説明する。 （Ａ） 構成 図１は、本発明の第１の実施形態を示す差動増幅回路の
回路図である。この差動増幅回路は、入力電圧を入力す
る正相の第１の入力端子３１、入力電圧を入力する逆相
の第２の入力端子３２、高電位側の電源電位ＶＤＤが印
加される第１の電源端子３３、低電位側の第２の電源端
子（例えば、ＧＮＤ）、出力電圧を出力する正相の第１
の出力端子３４、及び出力電圧を出力する逆相の第２の
出力端子３５を有している。入力端子３１に、スイッチ
ング用の第１のＦＥＴ（例えば、エンハンスメント型Ｆ
ＥＴ、これを以下「ＥＦＥＴ」という）４１のゲートが
接続され、さらに入力端子３２に、スイッチング用の第
２のＦＥＴ（例えば、ＥＦＥＴ）４２のゲートが接続さ
れ、これらのＥＦＥＴ４１，４２のソースが第１のノー
ドＮ１に共通に接続されている。ＥＦＥＴ４１のドレイ
ンは、第２のノードＮ２を介して出力端子３４に接続さ
れ、さらにＥＦＥＴ４２のドレインが、第３のノードＮ
３を介して出力端子３５に接続されている。ノードＮ２
と電源端子３３との間に、第１の負荷抵抗手段（例え
ば、負荷抵抗）４３が接続され、さらにノードＮ３と電
源端子３３との間に、第２の負荷抵抗手段（例えば、負
荷抵抗）４４が接続されている。ノードＮ１には、第１
の定電流源（例えば、ディプレッション型ＦＥＴ、これ
を以下「ＤＦＥＴ」という）４５のドレインが接続さ
れ、このソース及びゲートがＧＮＤに共通に接続されて
いる。

【００１０】出力端子３４には、第２の定電流源（例え
ば、ＤＦＥＴ）４６のドレインが接続され、このソース
及びゲートがＧＮＤに接続されている。さらに、出力端
子３５には、第３の定電流源（例えば、ＤＦＥＴ）４７
のドレインが接続され、このソース及びゲートがＧＮＤ
に接続されている。ＤＦＥＴ４６及び４７は、同一ゲー
ト長及び同一ゲート幅のＦＥＴで構成されている。図３
は、図１の入力端子３１，３２にそれぞれ入力される入
力電圧Ｖｉａ，Ｖｉｂと出力端子３４，３５からそれぞ
れ出力される出力電圧Ｖｏａ，Ｖｏｂとの関係を示す入
出力特性図である。

【００１１】図１の負荷抵抗４３と４４の抵抗値をｒ、
定電流源４５の電流値をｉ１、及び定電流源４６，４７
の電流値をｉ２とし、入力電圧ＶｉａとＶｉｂの間には
次の関係があるものとする。 Ｖｉｂ＝ＶＤＤ−Ｖ１ａ （Ｂ） 動作 最初、入力端子３１の入力電圧Ｖｉａが０Ｖ、入力端子
３２の入力電圧ＶｉｂがＶＤＤとする。この時、ソース
カップルしたＥＦＥＴ４１，４２のうち、ＥＦＥＴ４１
が電流遮断状態、ＥＦＥＴ４２が電流導通状態である。
このため、ＤＦＥＴ４５の電流ｉ１は負荷抵抗４４のみ
に流れ、出力端子３４には出力端子３５よりｒ・ｉ１だ
け高い電圧レベルが生じる。ここで、入力電圧Ｖｉａを
０Ｖから上げると（入力電圧Ｖｉｂを電源電位ＶＤＤか
ら下げると）、ＥＦＥＴ４１に電流が流れ出し、ＥＦＥ
Ｔ４２の電流が減少し始める。Ｖｉａ＝ＶＤＤ／２とな
り、Ｖｉａ＝Ｖｉｂとなると、ＥＦＥＴ４１と４２を流
れる電流が等しくなり、出力端子３４と３５の電圧レベ
ル差が０となる。さらに、入力電圧Ｖｉａを上げ、Ｖｉ
ａ＝ＶＤＤ、Ｖｉｂ＝０となると、ＥＦＥＴ４１は電流
導通状態、ＥＦＥＴ４２は電流遮断状態となり、ＤＦＥ
Ｔ４５に流れる電流ｉ１が負荷抵抗４３のみに流れ、出
力端子３４には出力端子３５よりｒ・ｉ１だけ低い電圧
レベルが生じる。

【００１２】ここで、入力電圧Ｖｉａ，Ｖｉｂの電圧レ
ベルとは無関係に、ＤＦＥＴ４６の電流ｉ２は負荷抵抗
４３を流れ、ＤＦＥＴ４７の電流ｉ２は負荷抵抗４４を
流れる。この結果、出力端子３４または３５の出力電圧
ＶｏａまたはＶｏｂは、常にｒ・ｉ２だけ低くシフトし
た電圧値となる。前記の入力電圧Ｖｉａが３つの場合に
ついて、出力端子３４と３５の出力電圧Ｖｏａ，Ｖｏｂ
を次の表にまとめる。

【表１】 図４は、本発明の第１の実施形態の図１の差動増幅回路
と従来の図２の差動増幅回路について、入力端子３１と
３２または入力端子１と２に、立上り時間と立下り時間
が２５ｐｓ、繰返し周期が２００ｐｓ、電圧振幅が０．
４Ｖ_p-p の入力電圧Ｖｉａ，Ｖｉｂを入力した時の、出
力電圧ＶｏａとＶｏｂまたは出力端子４の出力電圧Ｖ４
と出力端子５の出力電圧Ｖ５の過渡応答特性をサーバー
（saber）を用いてシミュレーションした結果を示す比
較図である。電源電位ＶＤＤは３Ｖである。図４から明
らかなように、本発明の第１の実施形態の差動増幅回路
の出力電圧Ｖｏａ，Ｖｏｂの電圧レベルは、従来の差動
増幅回路の出力電圧Ｖ４，Ｖ５の電圧レベルとほぼ等し
く、本実施形態の差動増幅回路が従来の差動増幅回路と
同様のレベルシフト動作をしていることがわかる。ま
た、入力電圧Ｖｉａ，Ｖｉｂに対する本実施形態の出力
電圧Ｖｏａ，Ｖｏｂの遅延は、従来の差動増幅回路の遅
延と比較して５ｐｓ程度小さく、本実施形態の差動増幅
回路を用いて高速な信号伝達が可能であることがわか
る。

【００１３】（Ｃ） 効果 第１の実施形態によれば、定常的にオフセットの電流を
負荷抵抗４３，４４に流す定電流源用ＤＦＥＴ４６，４
７を、該負荷抵抗４３，４４の低電位側のノードＮ２，
Ｎ３に直接接続する構成としたので、従来のようにソー
スホロワ用ＦＥＴ２１，２２及びレベルシフト用ダイオ
ード２３，２４を使用せずに、少ない素子数で、差動増
幅回路の出力電圧レベルをシフトすることができる。し
かも、従来のようなソースホロワ用ＦＥＴ２１，２２を
介さずに信号を伝達するので、次段の回路への信号伝達
遅延を小さくでき、高速動作特性が向上する。

【００１４】第２の実施形態 本発明の第２の実施形態を示す差動増幅回路の（Ａ）構
成、（Ｂ）動作、及び（Ｃ）効果を説明する。 （Ａ） 構成 図５は、本発明の第２の実施形態を示す差動増幅回路の
回路図であり、第１の実施形態を示す図１中の要素と共
通の要素には共通の符号が付されている。この差動増幅
回路では、図１の正相出力端子３４に第１のレベルシフ
ト手段（例えば、レベルシフト用ダイオード）４８の陽
極を接続し、この陰極を正相出力端子３６を介してＤＦ
ＥＴ４６のドレインに接続すると共に、逆相出力端子３
５に第２のレベルシフト手段（例えば、レベルシフト用
ダイオード）４９の陽極を接続し、この陰極を逆相出力
端子３７を介してＤＦＥＴ４７のドレインに接続した構
成になっている。他の構成は、図１と同様である。

【００１５】（Ｂ） 動作 互いに逆位相の正相入力電圧Ｖｉａ及び逆相入力電圧Ｖ
ｉｂを入力端子３１及び３２にそれぞれ入力すると、こ
の両相入力電圧Ｖｉａ及びＶｉｂを反転したレベルの出
力電圧Ｖｏａ及びＶｏｂが、出力端子３４及び３５から
それぞれ出力される。図５の差動増幅回路は、図１の差
動増幅回路の出力端子３４，３５と定電流源用ＤＦＥＴ
４６，４７のドレインとの間にレベルシフト用ダイオー
ド４８，４９を直列に接続した構成になっている。この
ようにダイオード４８，４９を接続したことにより、Ｄ
ＦＥＴ４６または４７によってレベルシフトした出力電
圧ＶｏａまたはＶｏｂを出力端子３４または３５から得
ることができると共に、ダイオード４８，４９でレベル
シフトした出力レベルを出力端子３６または３７から得
ることができる。

【００１６】図６は、図５の差動増幅回路において入力
端子３１と３２に立上り時間、及び立下り時間が２５ｐ
ｓ、繰返し周期が２００ｐｓ、電圧振幅が０．４Ｖ_p-p
の入力電圧ＶｉａとＶｉｂを入力した時、出力端子３４
の出力電圧Ｖｏａ及び出力端子３５の出力電圧Ｖｏｂま
たは出力端子３６の出力電圧Ｖ３６及び出力端子３７の
出力電圧Ｖ３７の過渡応答特性を、サーバーを用いてシ
ミュレーションした結果を示す図である。電源電圧ＶＤ
Ｄは３Ｖである。図６から明らかなように、出力端子３
４または３５からは、ＤＦＥＴ４６の電流による負荷抵
抗４３の電圧降下分、またはＤＦＥＴ４７の電流による
負荷抵抗４４の電圧降下分だけレベルシフトした出力信
号ＶｏａまたはＶｏｂが出力される。さらに、出力端子
３６または３７からは、出力端子３４または３５の出力
レベルより内部抵抗の効果を含めたショットキダイオー
ドの立上り電圧約０．７５Ｖレベルシフトした出力電圧
Ｖ３６またはＶ３７が出力される。

【００１７】（Ｃ） 効果 第２の実施形態によれば、ＥＦＥＴ４１または４２のド
レイン側ノードＮ２またはＮ３と、負荷抵抗４３または
４４に定電流を流すＤＦＥＴ４６または４７との間に、
ダイオード４８または４９を直列に接続している。この
ため、例えば、図５の差動増幅回路を多段に接続して増
幅器を構成する場合、ダイオード４８または４９の陰極
側の出力端子３６または３７を出力として用いることが
できる。この結果、例えば、図１の差動増幅回路で出力
端子３４または３５を出力として用い多段の増幅器を構
成する場合と比較し、ＥＦＥＴ４１または４２のゲート
電圧がドレイン電圧よりショットキダイオードの立上り
電圧分（約０．６Ｖ）だけ高くなり、該ＥＦＥＴ４１，
４２の飽和領域動作の余裕が大きくなって、増幅器の利
得が向上する。このように、第２の実施形態によれば、
差動増幅回路を多段に接続した時、利得を高くできると
いう効果が得られる。

【００１８】第３の実施形態 本発明の第３の実施形態を示すトグルＦＦの（Ａ）構
成、（Ｂ）動作、及び（Ｃ）効果を説明する。 （Ａ） 構成 図７は、本発明の第３の実施形態を示すトグルＦＦの回
路図である。このトグルＦＦは、同一構成のデータラッ
チ回路で構成されるマスタ部５０Ｍとスレーブ部５０Ｓ
とを備え、該マスタ部５０Ｍの出力側がスレーブ部５０
Ｓの入力側に接続され、スレーブ部５０Ｓの出力側がマ
スタ部５０Ｍの入力側に接続されている。マスタ部５０
Ｍを構成しているデータラッチ回路は、正相の第１のデ
ータ信号入力端子５１Ｍ、逆相の第２のデータ信号入力
端子５２Ｍ、正相の第１のクロック信号入力端子５３
Ｍ、逆相の第２のクロック信号入力端子５４Ｍ、高電位
側の電源電位ＶＤＤが印加される第１の電源端子５５
Ｍ、低域側の第２の電源端子（例えば、ＧＮＤ）、正相
の第１の出力端子５６Ｍ、及び逆相の第２の出力端子５
７Ｍを有している。

【００１９】入力端子５１Ｍに、スイッチング用の第１
のＦＥＴ（例えば、ＥＦＥＴ）５８Ｍのゲートが接続さ
れ、入力端子５２Ｍに、スイッチング用の第２のＦＥＴ
（例えば、ＥＦＥＴ）５９Ｍのゲートが接続され、これ
らのＥＦＥＴ５８Ｍ，５９Ｍのソースが、第１のノード
Ｎ１１に共通に接続されている。出力端子５６Ｍに、ス
イッチング用の第３のＦＥＴ（例えば、ＥＦＥＴ）６０
Ｍのゲートが接続され、出力端子５７Ｍに、スイッチン
グ用の第４のＦＥＴ（例えば、ＥＦＥＴ）６１Ｍのゲー
トが接続され、これらのＥＦＥＴ６０Ｍ，６１Ｍのソー
スが、第４のノードＮ１４に共通に接続されている。Ｅ
ＦＥＴ５８Ｍ，６１Ｍのドレインが、第２のノードＮ１
２に共通に接続され、ＥＦＥＴ５９Ｍ，６０Ｍのドレイ
ンが、第３のノードＮ１３に共通に接続されている。ノ
ードＮ１２は、第１の負荷抵抗手段（例えば、負荷抵
抗）６２Ｍを介して第１の電源端子５５Ｍに接続され、
ノードＮ１３が、第２の負荷抵抗手段（例えば、負荷抵
抗）６３Ｍを介して電源端子５５Ｍに接続されている。
ノードＮ１１には、スイッチング用の第５のＦＥＴ（例
えば、ＥＦＥＴ）６４Ｍのドレインが接続され、このゲ
ートが入力端子５３Ｍに、ソースが第５のノードＮ１５
にそれぞれ接続されている。ノードＮ１４には、スイッ
チング用の第６のＦＥＴ（例えば、ＥＦＥＴ）６５Ｍの
ドレインが接続され、このゲートが入力端子５４Ｍに、
ソースがノードＮ１５にそれぞれ接続されている。

【００２０】ノードＮ１５には、第１の定電流源（例え
ば、ＤＦＥＴ）６６Ｍのドレインが接続され、このゲー
ト及びソースがＧＮＤに共通に接続されている。ノード
Ｎ１２には、第１のレベルシフト手段（例えば、レベル
シフト用ダイオード）６７Ｍの陽極が接続され、この陰
極が出力端子５６Ｍに接続されている。ノードＮ１３に
は、第２のレベルシフト手段（例えば、レベルシフト用
ダイオード）６８Ｍの陽極が接続され、この陰極が出力
端子５７Ｍに接続されている。出力端子５６Ｍは、第２
の定電流源（例えば、ＤＦＥＴ）６９Ｍのドレインが接
続され、このゲート及びソースがＧＮＤに共通に接続さ
れている。さらに、出力端子５７Ｍには、第３の定電流
源（例えば、ＤＦＥＴ）７０Ｍのドレインが接続され、
このゲート及びソースがＧＮＤに共通に接続されてい
る。スレーブ部５０Ｓは、マスタ部５０Ｍ側のデータラ
ッチ回路とほぼ同一のデータラッチ回路で構成されてい
る。このスレーブ部５０Ｓ側のデータラッチ回路を構成
する各素子には、マスタ部５０Ｍ側の素子に付された符
号Ｍに対応して符号Ｓが付されている。なお、ＥＦＥＴ
６４Ｓのゲートには逆相のクロック信号入力端子５４Ｓ
が接続され、ＥＦＥＴ６５Ｓのゲートには正相のクロッ
ク信号入力端子５３Ｓが接続されている点のみが、マス
タ部５０Ｍ側の構成と異なっている。 （Ｂ） 動作 まず、入力端子５３Ｍ，５３Ｓが“Ｈ”、入力端子５４
Ｍ，５４Ｓが“Ｌ”の時、マスタ部５０ＭのＥＦＥＴ５
８Ｍ及び５９Ｍで構成されるデータ入力側の差動対ＦＥ
Ｔがスイッチング動作をし、これらの各ＥＦＥＴ５８
Ｍ，５９Ｍのゲート入力の電圧レベルに応じた電圧レベ
ルがノードＮ１２，Ｎ１３から出力される。ノードＮ１
２，Ｎ１３の電圧レベルは、レベルシフト用ダイオード
６７Ｍ，６８Ｍを介して、マスタ部５０ＭのＥＦＥＴ６
０Ｍ及び６１Ｍで構成されるラッチ側差動対ＦＥＴに伝
達されると共に、スレーブ部５０ＳのＥＦＥＴ５８Ｓ及
び５９Ｓで構成されるデータ入力側差動対ＦＥＴに伝達
される。

【００２１】この時、入力端子５３Ｍ，５３Ｓは“Ｈ”
であるが、入力端子５４Ｍ，５４Ｓが“Ｌ”であるた
め、スレーブ部５０ＳのＥＦＥＴ５８Ｓ，５９Ｓで構成
されるデータ入力側差動対ＦＥＴはスイッチング動作を
していない。このため、スレーブ部５０Ｓの出力端子５
６Ｓ，５７Ｓからは、ＥＦＥＴ６０Ｓ及び６１Ｓで構成
されるラッチ側差動対ＦＥＴで保持されているデータが
出力されている。次に、入力端子５３Ｍ，５３Ｓが
“Ｌ”、入力端子５４Ｍ，５４Ｓが“Ｈ”になると、入
力端子５３Ｍ，５３Ｓが“Ｈ”、入力端子５４Ｍ，５４
Ｓが“Ｌ”の時のデータは、ＥＦＥＴ６０Ｍ及び６１Ｍ
からなる差動対ＦＥＴで保持される。そして、スレーブ
部５０Ｓは、ＥＦＥＴ５８Ｓ及び５９Ｓからなるデータ
入力側差動対ＦＥＴがスイッチング動作し、マスタ部５
０Ｍから伝達された入力データに応じた出力データが出
力端子５６Ｓ，５７Ｓから出力される。ここで、出力端
子５６Ｓ，５７Ｓの電圧レベルは、マスタ部５０ＭのＥ
ＦＥＴ５８Ｍ及び５９Ｍからなるデータ入力側差動対Ｆ
ＥＴに帰還されるが、この構成は、次に入力端子５３
Ｍ，５３Ｓが“Ｈ”、入力端子５４Ｍ，５４Ｓが“Ｌ”
の時、マスタ部５４Ｍの出力レベルが反転するように接
続されている。このため、図７のトグルＦＦは、入力端
子５３Ｍ，５３Ｓ，５４Ｍ，５４Ｓに入力されるクロッ
ク信号の１周期毎に出力レベルが反転する１／２分周器
として動作する。

【００２２】図８は、図７のトグルＦＦの分周動作をサ
ーバーを用いてシミュレーションした結果を示す図であ
る。この図８には、入力端子５３Ｍ，５３Ｓ，５４Ｍ，
５４Ｓに入力した０．４Ｖ_p-p の振幅を持つ２０ＧＨｚ
のクロック信号と、出力端子５６Ｓ，５７Ｓの出力電圧
の過渡応答特性が示されている。電源電圧ＶＤＤは５Ｖ
である。図８から明らかなように、出力端子５６Ｓ，５
７Ｓからは、入力されたクロック信号の１／２分周出力
電圧が出力され、図７のトグルＦＦが高速な分周動作を
していることがわかる。

【００２３】（Ｃ） 効果 第３の実施形態では、ソース結合型のＦＥＴ論理回路
（Source Coupled FET Logic；ＳＣＦＬ）を用いたＦＦ
において、従来の出力段に用いていたソースホロワ用Ｆ
ＥＴを削除し、ＥＦＥＴ５８Ｍ，６０Ｍ，５８Ｓまたは
６０Ｓのドレイン側ノードを直接、ダイオード６７Ｍ，
６８Ｍ，６７Ｓまたは６８Ｓの陽極に接続し、該ダイオ
ード６７Ｍ，６８Ｍ，６７Ｓまたは６８Ｓの陽極を出力
端子５６Ｍ，５７Ｍ，５６Ｓまたは５７Ｓとし、マスタ
部５４Ｍとスレーブ部５０Ｓとを接続する構成としてい
る。このため、従来のＳＣＦＬのＦＦより、少ない素子
数でＦＦが構成でき、高集積化できる。その上、信号配
線が短くなり、高速化できる。

【００２４】第４の実施形態 本発明の第４の実施形態を示す増幅器の（Ａ）構成、
（Ｂ）動作、及び（Ｃ）効果を説明する。 （Ａ） 構成 図９は、本発明の第４の実施形態を示す増幅器の回路図
である。この増幅器は、第１の実施形態を示す図１の差
動増幅回路を３段接続した回路構成になっている。即
ち、第１、第２、第３の差動増幅回路８０−１，８０−
２，８０−３において、第１の差動増幅回路８０−１の
ソース結合されたスイッチング用ＥＦＥＴ４１−１，４
２−１のゲートが入力端子３１−１，３２−１に接続さ
れ、出力端子３４−１，３５−１が第２の差動増幅回路
８０−２のソース結合されたスイッチング用ＥＦＥＴ４
１−２，４２−２のベースに接続されている。第２の差
動増幅回路８０−２の出力端子３４−２，３５−２に
は、第３の差動増幅回路８０−３のソース結合されたス
イッチング用ＥＦＥＴ４１−３，４２−３のゲートが接
続され、該ＥＦＥＴ４１−３，４２−３のドレインに接
続された出力端子３４−３，３５−３から出力が取出せ
るようになっている。

【００２５】第１、第２、第３の差動増幅回路８０−１
〜８０−３において、負荷抵抗４３−１〜４３−３，４
４−１〜４４−３の大きさは等しく、スイッチング用Ｅ
ＦＥＴ４１−１〜４１−３，４２−１〜４２−３のゲー
ト幅は等しく、該ＥＦＥＴ４１−１〜４１−３，４２−
１〜４２−３のソースに共通に接続された定電流源用Ｄ
ＦＥＴ４５−１〜４５−３のゲート幅は等しい。各出力
端子３４−１〜３４−３，３５−１〜３５−３に接続さ
れたレベルシフト機能を有する定電流源用ＤＦＥＴ４６
−１〜４６−３，４７−１〜４７−３のうち、第１の差
動増幅回路８０−１のＤＦＥＴ４６−１，４７−１のゲ
ート幅をＷｇ１、第２の差動増幅回路８０−２のＤＦＥ
Ｔ４６−２，４７−２のゲート幅をＷｇ２、及び第３の
差動増幅回路８０−３のＤＦＥＴ４６−３，４７−３の
ゲート幅をＷｇ３とし、次のように設定されているとす
る。 Ｗｇ１＞Ｗｇ２＞Ｗｇ３ （Ｂ） 動作 第１の差動増幅回路８０−１の入力端子３１−１，３２
−１に両相の入力電圧を入力すると、これが増幅されて
出力端子３４−１，３５−１から出力されて第２の差動
増幅回路８０−２のＥＦＥＴ４１−２，４２−２のゲー
トに伝達され、該第２の差動増幅回路８０−２で増幅さ
れる。増幅された電圧は、出力端子３４−２，３５−２
から出力され、第３の差動増幅回路８０−３のＥＦＥＴ
４１−３，４２−３のゲートに伝達され、該第３の差動
増幅回路８０−３で増幅され、出力端子３４−３，３５
−３から出力される。このように、図９の増幅器では、
３段の差動増幅回路８０−１〜８０−３として動作す
る。

【００２６】（Ｃ） 効果 第４の実施形態では、図１の差動増幅回路８０−１〜８
０−３を多段（例えば、３段）に接続する場合、後段に
接続する差動増幅回路のレベルシフト機能を有するＤＦ
ＥＴ４６−１〜４６−３，４７−１〜４７−３のゲート
幅Ｗｇ１〜Ｗｇ３を小さくして、電流によるレベルシフ
ト量を小さくしている。このため、各段の差動増幅回路
共に両相入力電圧が等しい時の信号の中心の電圧レベル
は、入力電圧より出力電圧の方が高くなる。この結果、
各段のスイッチング用ＥＦＥＴ４１−１〜４１−３，４
２−１〜４２−３のドレイン・ゲート間電圧は、差動増
幅回路全段のレベルシフト機能を有する定電流源用ＤＦ
ＥＴ４６−１〜４６−３，４７−１〜４７−３のゲート
幅を同一にした場合と比較して高くなり、ＥＦＥＴが飽
和領域で動作する余裕が大きくなって、増幅の線形性が
高くなる。さらに、利得が大きくなるという効果も得ら
れる。

【００２７】変形例 本発明は、上記実施形態に限定されず、種々の変形が可
能である。この変形例としては、例えば、次の（ｉ）〜
（ｖ）のようなものがある。 （ｉ） スイッチング用ＥＦＥＴ４１，４１−１〜４１
−３，４２，４２−１〜４２−３，５８Ｍ〜６１Ｍ，５
８Ｓ〜６１Ｓ，６４Ｍ，６４Ｓ，６５Ｍ，６５Ｓは、Ｄ
ＦＥＴ等の他のＦＥＴを用いてもよい。また、第２の電
源端子としてＧＮＤを用いたが、これはＧＮＤ以外の電
位を印加するようにしてもよい。 （ii） 負荷抵抗４３，４３−１〜４３−３，４４，４
４−１〜４４−３，６２Ｍ，６２Ｓ，６３Ｍ，６３Ｓ
は、ＦＥＴ等の他の負荷抵抗手段で構成してもよい。 (iii） 定電流源用ＤＦＥＴ４５〜４７，４５−１〜４
５−３，４６−１〜４６−３，４７−１〜４７−３，６
６Ｍ，６６Ｓ，６９Ｍ，６９Ｓ，７０Ｍ，７０Ｓは、例
えば、ゲートにバイアスを印加したＥＦＥＴまたは抵抗
等で構成した他の定電流源を用いても、上記実施形態と
同様の効果が得られる。 （iv） シフト用ダイオード４８，４９，６７Ｍ，６７
Ｓ，６８Ｍ，６８Ｓは、ＦＥＴや抵抗等の他のレベルシ
フト手段で構成してもよい。 （ｖ） 第３の実施形態を示す図７では、トグルＦＦを
用いて説明したが、スレーブ部５０Ｓからマスタ部５０
Ｍへのデータ信号の帰還しないディレイＦＦ、またはマ
スタ部５０Ｍのみで用いるデータラッチ回路について
も、上記実施形態とほぼ同様の効果を得ることができ
る。

【００２８】

【発明の効果】以上詳細に説明したように、本発明のう
ちの請求項１に係る発明によれば、定常的にオフセット
の電流を第１、第２の負荷抵抗手段に流す第２、第３の
定電流源を第２、第３のノードに直接接続する構成とし
たので、従来のようにソースホロワ用ＦＥＴ及びレベル
シフト用ダイオードを使用せずに、少ない素子数で、差
動増幅回路の出力電圧レベルをシフトすることができ
る。さらに、従来のようにソースホロワ用ＦＥＴを介さ
ずに信号を伝達するので、次段の回路への信号伝達遅延
を小さくでき、高速動作特性を向上できる。請求項２に
係る発明によれば、第２、第３の定電流源と直列にそれ
ぞれ第１、第２のレベルシフト手段を接続したので、例
えば、この請求項２の差動増幅回路を多段に接続して増
幅器を構成する場合、第１、第２のレベルシフト手段の
出力側の端子を出力として用いることができ、請求項１
の差動増幅回路で第２または第３のノードを出力として
用いて多段の増幅器を構成する場合と比較し、スイッチ
ング用の第１、第２のＦＥＴのゲート電圧がドレイン電
圧よりショットキダイオードの立上り電圧分だけ高くな
り、該スイッチング用ＦＥＴの飽和領域動作の余裕が大
きくなって、増幅器の利得を向上できる。

【００２９】請求項３及び４に係る発明では、請求項１
または２とほぼ同様の効果が得られる。請求項５に係る
発明によれば、定常的にオフセットの電流を負荷抵抗手
段に流す定電流源と直列にレベルシフト手段を接続した
ので、請求項１及び２と同様に、素子数が少なくなって
高速動作特性を向上できると共に、例えば、この請求項
５のデータラッチ回路を多段に接続した場合には利得を
向上できる。請求項６に係る発明によれば、請求項５の
データラッチ回路を２個接続してＦＦを構成したので、
従来のＦＦよりも少ない素子数でＦＦを構成でき、高集
積化が可能になり、さらに、信号配線が短くなって高速
化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す差動増幅回路の
回路図である。

【図２】従来の差動増幅回路の回路図である。

【図３】図１の入出力特性図である。

【図４】図１と図２の過渡応答特性の比較図である。

【図５】本発明の第２の実施形態を示す差動増幅回路の
回路図である。

【図６】図５の過渡応答特性図である。

【図７】本発明の第３の実施形態を示すトグルＦＦの回
路図である。

【図８】図７の分周動作のシミュレーション結果図であ
る。

【図９】本発明の第４の実施形態を示す増幅器の回路図
である。

【符号の説明】

３１，３１−１〜３１−３，３２，３２−１〜３２−
３，５１Ｍ，５１Ｓ，５２Ｍ，５２Ｓ
入力端子 ３４，３４−１〜３４−３，３５，３５−１〜３５−
３，５６Ｍ，５６Ｓ，５７Ｍ，５７Ｓ
出力端子 ４１，４１−１〜４１−３，４２，４２−１〜４２−
３，５８Ｍ〜６１Ｍ，５８Ｓ〜６１Ｓ，６４Ｍ，６４
Ｓ，６５Ｍ，６５Ｓスイッチング用ＥＦＥＴ ４３，４３−１〜４３−３，４４，４４−１〜４４−
３，６２Ｍ，６２Ｓ，６３Ｍ，６３Ｓ
負荷抵抗 ４５〜４７，４５−１〜４５−３，４６−１〜４６−
３，４７−１〜４７−３，６６Ｍ，６６Ｓ，６９Ｍ，６
９Ｓ，７０Ｍ，７０Ｓ定電流源用ＤＦＥＴ ４８，４９，６７Ｍ，６７Ｓ，６８Ｍ，６８Ｓレベルシ
フト用ダイオード

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ソースが第１のノードに、ドレインが第
   ２のノードに、ゲートが第１の入力端子にそれぞれ接続
   されたスイッチング用の第１のＦＥＴと、 ソースが前記第１のノードに、ドレインが第３のノード
   に、ゲートが第２の入力端子にそれぞれ接続されたスイ
   ッチング用の第２のＦＥＴと、 前記第２のノードと高電位側の第１の電源端子との間に
   接続された第１の負荷抵抗手段と、 前記第３のノードと前記第１の電源端子との間に接続さ
   れた第２の負荷抵抗手段と、 前記第１のノードと低電位側の第２の電源端子との間に
   接続された第１の定電流源と、 前記第２のノードと前記第２の電源端子との間に接続さ
   れた第２の定電流源と、 前記第３のノードと前記第２の電源端子との間に接続さ
   れた第３の定電流源とを備え、 前記第２及び第３のノード、あるいは前記第２または第
   ３のノードを出力端子としたことを特徴とする差動増幅
   回路。
2. 【請求項２】 請求項１記載の差動増幅回路において、 前記第２のノードと前記第２の定電流源とを第１のレベ
   ルシフト手段を介して接続し、前記第３のノードと前記
   第３の定電流源とを第２のレベルシフト手段を介して接
   続したことを特徴とする差動増幅回路。
3. 【請求項３】 請求項１または２記載の差動増幅回路に
   おいて、 前記第２及び第３の定電流源を、ゲート及びソースを共
   通接続したディプレッション型ＦＥＴで構成したことを
   特徴とする差動増幅回路。
4. 【請求項４】 請求項１または２記載の差動増幅回路に
   おいて、 前記第２及び第３の定電流源を、抵抗で構成したことを
   特徴とする差動増幅回路。
5. 【請求項５】 ソースが第１のノードに、ドレインが第
   ２のノードに、ゲートが第１のデータ信号入力端子にそ
   れぞれ接続されたスイッチング用の第１のＦＥＴと、 ソースが前記第１のノードに、ドレインが第３のノード
   に、ゲートが第２のデータ信号入力端子にそれぞれ接続
   されたスイッチング用の第２のＦＥＴと、 ソースが第４のノードに、ドレインが前記第３のノード
   に、ゲートが第１の出力端子にそれぞれ接続されたスイ
   ッチング用の第３のＦＥＴと、 ソースが前記第４のノードに、ドレインが前記第２のノ
   ードに、ゲートが第２の出力端子にそれぞれ接続された
   スイッチング用の第４のＦＥＴと、 前記第２のノードと高電位側の第１の電源端子との間に
   接続された第１の負荷抵抗手段と、 前記第３のノードと前記第１の電源端子との間に接続さ
   れた第２の負荷抵抗手段と、 ソースが第５のノードに、ドレインが前記第１のノード
   に、ゲートが第１のクロック信号入力端子にそれぞれ接
   続されたスイッチング用の第５のＦＥＴと、 ソースが前記第５のノードに、ドレインが前記第４のノ
   ードに、ゲートが第２のクロック信号入力端子にそれぞ
   れ接続されたスイッチング用の第６のＦＥＴと、 前記第５のノードと低電位側の第２の電源端子との間に
   接続された第１の定電流源と、 前記第２のノードと前記第１の出力端子との間に接続さ
   れた第１のレベルシフト手段と、 前記第３のノードと前記第２の出力端子との間に接続さ
   れた第２のレベルシフト手段と、 前記第１の出力端子と前記第２の電源端子との間に接続
   された第２の定電流源と、 前記第２の出力端子と前記第２の電源端子との間に接続
   された第３の定電流源とを、備えたことを特徴とするデ
   ータラッチ回路。
6. 【請求項６】 請求項５のデータラッチ回路を２個接続
   して構成したことを特徴とするフリップフロップ回路。