JP2010219943A - ドライバ回路 - Google Patents

Abstract

【課題】出力信号の立ち下がりのスロープ特性をその場で可変できる機能を有するドライバ回路を提供する。
【解決手段】入力信号ＴＸＤを受け、駆動出力ノードＮ１、Ｎ２から駆動信号Ｖ１、Ｖ２を出力する駆動制御回路１１、１２と、駆動信号Ｖ１、Ｖ２を受けて駆動されるＭＯＳトランジスタＭ７、Ｍ８を有し、差動出力信号Ｖｄｉｆｆを外部負荷に送出する出力バッファ回路１３と、駆動制御回路１１、１２に付加され、入力信号ＴＸＤを受け、該入力信号の論理レベルが所定の方向に変化した時にＭＯＳトランジスタＭ７、Ｍ８がオン状態からオフ状態に変化する動作の開始時間を短縮する動作開始加速回路１４、１５と、動作開始加速回路１４、１５に付加され、選択信号Ｖｓｅｌに応じてＭＯＳトランジスタＭ７、Ｍ８がオン状態からオフ状態に変化する動作の終了時間を可変する動作終了可変回路１６、１７と、を具備する。
【選択図】図１

Description

本発明は、ドライバ回路に関する。

従来、負荷として接続される車載用ネットワーク等の通信線路にパルス信号を送出するドライバ回路において、パルス信号の高速化に伴うノイズの発生を軽減する目的で出力信号の波形の変化を緩やかにする（波形の立ち上がりおよび立下がりに傾斜を持たせる）機能を有するドライバ回路が知られている（例えば、特許文献１参照。）
特許文献１に開示されたドライバ回路は、内部回路からパルス信号を受け、駆動出力ノードから駆動パルス信号を出力する駆動制御回路と、駆動パルス信号を受けて駆動される出力用のＭＯＳトランジスタおよびそのゲート・ドレイン間に接続された容量を有し、出力端子を介して出力信号を外部負荷に送出する出力バッファ回路と、駆動制御回路に付加され、内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に出力用のＭＯＳトランジスタがオフ状態からオン状態に変化する動作の開始時間を短縮する動作開始加速回路と、を具備している。

然しながら、特許文献１に開示されたドライバ回路は、出力用のＭＯＳトランジスタがオン状態からオフ状態に変化する動作においては、単に一定の抵抗でゲートに蓄積された電荷を放電するように作用している。
そのため、出力波形に立下がりの傾斜（スロープ特性）を持たせるために抵抗値を大きくすると、出力用のＭＯＳトランジスタがオン状態からオフ状態に変化する動作に遅延が生じる問題がある。
更に、抵抗値が固定されているので、固定されたスロープ特性しか得られないという問題がある。

その結果、負荷として接続される通信線路の伝送速度に応じた適切なスロープ特性を得るためには、都度抵抗値を調整する必要がある。
更に、ユーザーによって求めるスロープ特性が異なるので、要求特性を満足させるために、抵抗値の調整に多大な時間と費用を要するという問題があり、出力信号のスロープ特性をその場で自由に可変できる機能を有するドライバ回路が求められていた。

特開２００２−２１７７０７号公報

本発明は、出力信号の立ち下がりのスロープ特性をその場で可変できる機能を有するドライバ回路を提供する。

上記目的を達成するために、本発明の一態様のドライバ回路は、入力信号を受け、駆動出力ノードから駆動信号を出力する駆動制御回路と、前記駆動信号を受けて駆動される絶縁ゲート電界効果トランジスタを有し、出力信号を外部負荷に送出する出力バッファ回路と、前記駆動制御回路に付加され、前記入力信号を受け、該入力信号の論理レベルが所定の方向に変化した時に前記絶縁ゲート電界効果トランジスタがオン状態からオフ状態に変化する動作の開始時間を短縮する動作開始加速回路と、前記動作開始加速回路に付加され、選択信号に応じて前記絶縁ゲート電界効果トランジスタがオン状態からオフ状態に変化する動作の終了時間を可変する動作終了可変回路と、を具備することを特徴としている。

本発明によれば、出力信号の立ち下がりのスロープ特性をその場で可変できる機能を有するドライバ回路が得られる。

本発明の実施例に係るドライバ回路を示す回路図。 本発明の実施例に係るドライバ回路の動作を示すタイミングチャート。 本発明の実施例に係るドライバ回路の要部の動作を示すタイミングチャート。 本発明の実施例に係るドライバ回路の要部の特性を示す図。 本発明の実施例に係るドライバ回路の出力信号の立ち下りのスロープ特性を示すタイミングチャート。 本発明の実施例に係る別のドライバ回路の要部を示す回路図。 本発明の実施例に係る更に別のドライバ回路の要部を示す回路図。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例に係るドライバ回路について、図１乃至図５を用いて説明する。図１は本実施例のドライバ回路示す回路図、図２はドライバ回路の動作を示すタイミングチャート、図３はドライバ回路の要部の動作を示すタイミングチャート、図４はドライバ回路の要部の特性を示す図、図５はドライバ回路の出力信号の立ち下りのスロープ特性を示すタイミングチャートである。
本実施例は、負荷として接続される通信線路にパルス信号を送出する差動型の出力バッファ回路を有するドライバ回路の例である。

図１に示すように、本実施例のドライバ回路１０は、入力信号ＴＸＤを受け、第１駆動出力ノードＮ１および第２駆動出力ノードＮ２から一対の第１駆動信号Ｖ１および第２駆動信号Ｖ２を出力する第１駆動制御回路１１および第２駆動制御回路１２と、第１駆動信号Ｖ１を受けて駆動されるＰＭＯＳトランジスＭ７および第２駆動信号Ｖ２を受けて駆動されるＮＭＯＳトランジスタＭ８を有し、差動出力信号Ｖｄｉｆｆを外部負荷に送出する差動型の出力バッファ回路１３と、第１駆動制御回路１１に付加され、入力信号ＴＸＤを受け、入力信号ＴＸＤの論理レベルが所定の方向に変化した時にＰＭＯＳトランジスタＭ７がオン状態からオフ状態に変化する動作の開始時間を短縮する第１動作開始加速回路１４と、第２の駆動制御回路１２に付加され、入力信号ＴＸＤを受け、入力信号の論理レベルが所定の方向に変化した時に前記ＮＭＯＳトランジスタＭ８がオン状態からオフ状態に変化する動作の開始時間を短縮する第２動作開始加速回路１５と、を具備している。

更に、ドライバ回路１０は、第１動作開始加速回路１４に付加され、選択信号Ｖｓｅｌに応じてＰＭＯＳトランジスタＭ７がオン状態からオフ状態に変化する動作の終了時間を可変する第１動作終了可変回路１６と、第２動作開始加速回路１５に付加され、選択信号Ｖｓｅｌに応じてＮＭＯＳトランジスタＭ８がオン状態からオフ状態に変化する動作の終了時間を可変する第２動作終了可変回路１７と、を具備している。

更に、ドライバ回路１０は、２個のインバータの直列回路を有し、入力信号ＴＸＤを反転した信号を入力信号ＴＸＤ１として第２駆動制御回路１２および第１動作開始加速回路１４に出力し、入力信号ＴＸＤを反転した信号を更に反転した信号を入力信号ＴＸＤ２として第１駆動制御回路１１および第２動作開始加速回路１５に出力する入力信号バッファ回路１８と、選択信号Ｖｓｅｌを反転した信号を選択信号Ｖｓｅｌ１として第１動作終了可変回路１６に出力し、選択信号Ｖｓｅｌを反転した信号を更に反転した信号を選択信号Ｖｓｅｌ２として第２動作終了可変回路１７に出力する選択信号バッファ回路１９とを具備している。
入力信号ＴＸＤは信号端子２０ａを経由して入力信号バッファ回路１８に入力され、選択信号Ｖｓｅｌは信号端子２０ｂを経由して選択信号バッファ回路１９に入力される。

第１動作開始加速回路１４は、ソース（第１電極）が電源電圧Ｖｃｃの電圧端子２１ａに接続され、ドレイン（第２電極）が抵抗Ｒ１（第１抵抗）および抵抗Ｒ２（第２抵抗）を介して第１駆動出力ノードＮ１（駆動出力ノード）に接続され、ゲートに入力信号ＴＸＤ１が供給されるＰＭＯＳトランジスタＭ１（第１絶縁ゲート電界効果トランジスタ）と、ソースがＰＭＯＳトランジスタＭ１と抵抗Ｒ１との接続ノードＮ３に接続され、ドレインが抵抗Ｒ３（第３抵抗）を介して第１駆動出力ノードＮ１に接続され、ゲートが抵抗Ｒ１、Ｒ２の接続ノードＮ４に接続されたＰＭＯＳトランジスタＭ２（第２絶縁ゲート電界効果トランジスタ）と、を具備している。

第２動作開始加速回路１５は、ソースが基準電圧ＧＮＤの電圧端子２１ｂに接続され、ドレインが抵抗Ｒ４および抵抗Ｒ５を介して第２駆動出力ノードＮ２に接続され、ゲートに入力信号ＴＸＤ２が供給されるＮＭＯＳトランジスタＭ３と、ソースがＮＭＯＳトランジスタＭ３と抵抗Ｒ４との接続ノードＮ５に接続され、ドレインが抵抗Ｒ６を介して第２駆動出力ノードＮ２に接続され、ゲートが抵抗Ｒ４、Ｒ５の接続ノードＮ６に接続されたＮＭＯＳトランジスタＭ４と、を具備している。

第１動作終了可変回路１６は、ＰＭＯＳトランジスタＭ５（第３絶縁ゲート電界効果トランジスタ）と抵抗Ｒ７（第４抵抗）との直列回路を有し、ＰＭＯＳトランジスタＭ５のソースが接続ノードＮ３に接続され、抵抗Ｒ７が接続ノードＮ４に接続され、ＰＭＯＳトランジスタＭ５のゲートに選択信号Ｖｓｅｌ１が供給されている。

第２動作終了可変回路１７は、ＮＭＯＳトランジスタＭ６と抵抗Ｒ８との直列回路を有し、ＮＭＯＳトランジスタＭ６のソースが接続ノードＮ５に接続され、抵抗Ｒ８が接続ノードＮ６に接続され、ＮＭＯＳトランジスタＭ６のゲートに選択信号Ｖｓｅｌ２が供給されている。

出力バッファ回路１３は、ダイオードＤ１を介して電圧端子２１ａと出力端子２２ａとの間に接続されたＰＭＯＳトランジスタＭ７と、ダイオードＤ２を介して電圧端子２１ｂと出力端子２２ｂとの間に接続されたＮＭＯＳトランジスタＭ８と、を具備している。

出力端子２２ａと出力端子２２ｂとの間は終端抵抗ＲＬで終端されている。出力端子２２ａは抵抗Ｒ９を介して、例えば電源電圧Ｖｃｃの半分の電圧を有する電源２３にプルアップされ、出力端子２２ｂは抵抗Ｒ１０を介して電源２３にプルアップされている。出力端子２２ａ、２２ｂに、負荷として通信線路（図示せず）が接続される。

第１駆動制御回路１１は、定電流Ｉ１で駆動されるカレントミラー回路と、このカレントミラー回路に並列接続され、入力信号ＴＸＤ２に応じてカレントミラー回路の動作をオンまたはオフするためのスイッチ用ＮＭＯＳトランジスタとを有している。
第２駆動制御回路１２は、定電流Ｉ１と等しい定電流Ｉ２で駆動されるカレントミラー回路と、このカレントミラー回路に並列接続され、入力信号ＴＸＤ１に応じてカレントミラー回路の動作をオンまたはオフするためのスイッチ用ＰＭＯＳトランジスタとを有している。

図２はドライバ回路１０の動作を示すタイミングチャートである。図２に示すように、初期状態として入力信号ＴＸＤが“Ｈ”レベルのとき、入力信号ＴＸＤ１が“Ｌ”レベルなので、ＰＭＯＳトランジスタＭ１がオンになるとともに、入力信号ＴＸＤ２が“Ｈ”レベルなので、第１駆動制御回路１１のスイッチ用ＮＭＯＳトランジスタがオンになり、カレントミラー回路がオフされ、第１駆動出力ノードＮ１が“Ｈ”レベルになる。同様にして、第２駆動出力ノードＮ２が“Ｌ”レベルになる。

その結果、出力バッフア回路１３のＰＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ８がオフになるので、出力端子２１ａの電圧ＣＡＮＨ、出力端子２１ｂの電圧ＣＡＮＬは等しくＶｃｃ／２になる。従って、その差である差動出力電圧Ｖｄｉｆｆがゼロになる。

次に、時間ｔ１で、入力信号が“Ｈ”レベルから“Ｌ”レベルになると、第１駆動出力ノードＮ１が“Ｈ”レベルから“Ｌ”レベルになり、第２駆動出力ノードＮ２が“Ｌ”レベルから“Ｈ”レベルになる。

その結果、ＰＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ８がオンになるので、出力端子２２ａの電圧ＣＡＮＨはＶｃｃになるが、出力端子２２ｂの電圧ＣＡＮＬはＶｃｃ／２で変わらない。従って、その差である差動出力電圧ＶｄｉｆｆがゼロからＶｃｃ／２になる。

次に、時間ｔ２で、入力信号が“Ｌ”レベルから“Ｈ”レベルになると、第１駆動出力ノードＮ１が“Ｌ”レベルから“Ｈ”レベルになり、第２駆動出力ノードＮ２が“Ｈ”レベルから“Ｌ”レベルになる。

その結果、ＰＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ８がオフになるので、出力端子２１ａの電圧ＣＡＮＨ、出力端子２１ｂの電圧ＣＡＮＬはＶｃｃ／２になる。従って、その差である差動出力電圧ＶｄｉｆｆがＶｃｃ／２からゼロになる。

ここで、ＰＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ８がオン状態からオフ状態になるには、ゲートに蓄積されていた電荷の放電が開始されるまでの時間（立ち下がり動作開始遅延時間τ１）と、ゲートに蓄積されていた電荷の放電が開始されてからゲート電圧がしきい値近傍に達してＭＯＳトランジスタがオフするまでの時間（立ち下がり動作終了時間τ２）を要するので、差動出力電圧Ｖｄｉｆｆは出力波形に立下がりの傾斜（スロープ特性ＳＬ）を有している。
立ち下がり動作開始遅延時間τ１、立ち下がり動作終了時間τ２およびスロープ特性ＳＬは、ＰＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ８のゲートに接続されるゲート抵抗に依存している。

なお、ＰＭＯＳトランジスタＭ７およびＮＭＯＳトランジスタＭ８がオフ状態からオン状態になるときも、立ち上がり開始遅延時間、立ち上がり動作終了時間およびスロープ特性が生じるが、その説明は省略する。

図３はドライバ回路１０の要部である第１動作終了可変回路１６および第１動作開始加速回路１４の動作を示すタイミングチャートである。
図３に示すように、初期条件としてＰＭＯＳトランジスタＭ５のゲート信号Ｖｇ５が“Ｌ”レベルになるように選択信号Ｖｓｅｌを設定すると、ＰＭＯＳトランジスタＭ５がオン状態にあり、抵抗Ｒ７は抵抗Ｒ１に並列接続されている。

ＰＭＯＳトランジスタＭ１のゲート信号Ｖｇ１が、“Ｌ”レベルなのでＰＭＯＳトランジスタＭ１はオン状態にある。ＰＭＯＳトランジスタＭ２のゲート信号Ｖｇ２が、“Ｈ”レベルなのでＰＭＯＳトランジスタＭ２がオフ状態にある。

時間ｔ１で入力信号ＴＸＤが“Ｈ”レベルから“Ｌ”レベルになると、ＰＭＯＳトランジスタＭ１のゲート信号Ｖｇ１が“Ｌ”レベルから“Ｈ”レベルになり、ＰＭＯＳトランジスタＭ１はオフ状態になるので、ＰＭＯＳトランジスタＭ２のゲート信号Ｖｇ２が“Ｈ”レベルからスロープ特性を有して“Ｌ”レベルになる。しかし、ＰＭＯＳトランジスタＭ１がオフ状態なのでＰＭＯＳトランジスタＭ２はオフ状態を維持している。

時間ｔ２で入力信号ＴＸＤが“Ｌ”レベルから“Ｈ”レベルになると、ゲート信号Ｖｇ１が“Ｌ”レベルになり、ＰＭＯＳトランジスタＭ１はオン状態になるので、ＰＭＯＳトランジスタＭ２のゲート信号Ｖｇ２が“Ｌ”レベルからスロープ特性を有して“Ｈ”レベルになる。

このスロープの間だけ、ＰＭＯＳトランジスタＭ２のゲート・ソース間信号Ｖｇｓ２が“Ｈ”レベルになるので、ＰＭＯＳトランジスタＭ２がオン状態になり、抵抗Ｒ３が接続ノードＮ３と第１駆動出力ノードＮ１に並列接続される。

その結果、ＰＭＯＳトランジスタＭ７のゲートに接続されるゲート抵抗Ｒｇ７は、ＰＭＯＳトランジスタＭ１がオン状態で、ＰＭＯＳトランジスタＭ２がオン状態のとき（ｔ２〜ｔ３）にＲａ１＝（（Ｒ１／／Ｒ７）＋Ｒ２）／／Ｒ３になり、ＰＭＯＳトランジスタＭ２がオフのとき（ｔ３＜）にＲｂ１＝（Ｒ１／／Ｒ７）＋Ｒ２になる。

一方、ゲート電圧信号Ｖｇ５が“Ｈ”レベルになるように選択信号Ｖｓｅｌを設定すると、ＰＭＯＳトランジスタＭ５がオフ状態になるので、抵抗Ｒ７は抵抗Ｒ１から切り離された状態にある。

その結果、ＰＭＯＳトランジスタＭ７のゲートに接続されるゲート抵抗Ｒｇ７は、ＰＭＯＳトランジスタＭ１がオン状態で、ＰＭＯＳトランジスタＭ２がオン状態のとき（ｔ２〜ｔ３）にＲａ２＝（Ｒ１＋Ｒ２）／／Ｒ３になり、ＰＭＯＳトランジスタＭ２がオフのとき（ｔ３＜）にＲｂ２＝Ｒ１＋Ｒ２になる。

従って、選択信号Ｖｓｅｌにより、その場でゲート抵抗Ｒｇ７の値を可変することが可能である。

図４はドライバ回路の要部の特性であるゲート抵抗Ｒｇ７をまとめて示す図で、図４（ａ）はＰＭＯＳトランジスタＭ５がオンの時のゲート抵抗Ｒｇ７を示す図、図４（ｂ）はＰＭＯＳトランジスタＭ５がオフの時のゲート抵抗Ｒｇ７を示す図である。

第２動作終了可変回路１７および第２動作開始加速回路１５の動作を示すタイミングチャート、ＮＭＯＳトランジスタＭ８のゲートに接続されるゲート抵抗Ｒｇ８についても同様であり、その説明は省略する。

図５はドライバ回路１０の差動出力信号Ｖｄｉｆｆの立ち下りのスロープ特性を示すタイミングチャートである。

図５に示すように、差動出力信号Ｖｄｉｆｆの立ち下り動作の開始時間、即ちＰＭＯＳトランジスタＭ７およびＮＰＭＯＳトランジスタＭ８がオン状態からオフ状態に変化する動作の開始時間は、ゲート抵抗Ｒｇ７をより低抵抗にすることにより早められるので、立ち下がり動作開始遅延時間をτ１ａまたはτ１ｂに可変することが可能である。
ＰＭＯＳトランジスタＭ５がオン状態のときに動作開始遅延時間がτ１ａになり、オフ状態のときに動作開始遅延時間がτ１ｂとなる。

更に、差動出力信号Ｖｄｉｆｆの立ち下りのスロープ特性、即ちＰＭＯＳトランジスタＭ７およびＮＰＭＯＳトランジスタＭ８がオン状態からオフ状態に変化する動作の終了時間は、ゲート抵抗Ｒｇ７をより低抵抗にすることにより早められるので、立ち下がり動作終了時間をτ２ａまたはτ２ｂに可変することが可能である。
ＰＭＯＳトランジスタＭ５がオン状態のときに動作終了時間がτ２ａとなり、オフ状態のときに動作終了時間がτ２ｂとなる。

以上説明したように、本実施例のドライバ回路１０は、第１、第２動作開始加速回路１４、１５に付加される第１、第２動作終了可変回路１６、１７を具備している。
その結果、選択信号Ｖｓｅｌに応じてＰＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ８のゲートに接続されるゲート抵抗Ｒｇ７、Ｒｇ８の値を可変することができる。
従って、出力信号の立ち下がりのスロープ特性をその場で可変できる機能を有するドライバ回路が得られる。

ここでは、第１動作終了可変回路１６の抵抗Ｒ７が接続ノードＮ４に接続されている場合について説明したが、第１駆動出力ノードＮ１に接続することもできる。
図６は抵抗Ｒ７が第１駆動出力ノードＮ１に接続された別のドライバ回路の要部を示す回路図で、図６（ａ）はその回路図、図６（ｂ）はゲート抵抗Ｒｇ７を示す図である。

図６に示すように、抵抗Ｒ７の一端が第１駆動出力ノードＮ１に接続され、ＰＭＯＳトランジスタＭ５がオン状態のときに、抵抗Ｒ７の他端は接続ノードＮ３に接続されるので、ゲート抵抗Ｒｇ７は、ｔ２〜ｔ３でＲａ３＝（（Ｒ１＋Ｒ２）／／Ｒ３）／／Ｒ７、ｔ３＜でＲｂ３＝（Ｒ１＋Ｒ２）／／Ｒ７になる。

これにより、ゲート抵抗Ｒｇ７は、ｔ２〜ｔ３でＲａ３＜Ｒａ１＜Ｒａ２、ｔ３＜でＲｂ３＜Ｒｂ１＜Ｒｂ２となり、可変範囲を広げることができる利点がある。第２動作終了可変回路１７についても同様で有り、その説明は省略する。

更に、第１動作終了可変回路１６はＰＭＯＳトランジスタＭ５と抵抗Ｒ７の直列回路である場合について説明したが、この直列回路を複数有し、選択信号に応じて任意の直列回路が選択されるようにしても良い。

図７は複数の直列回路を有する更に別のドライバ回路の要部を示す回路図である。図７に示すように、ドライバ回路５０の第１動作終了可変回路５１は、Ｎ個のＰＭＯＳトランジスタＭ５１〜Ｍ５ｎとＮ個の抵抗Ｒ７１〜Ｒ７ｎとが、それぞれ直列接続されたＮ個の直列回路を有し、Ｎ個の直列回路が並列接続されている。
ＰＭＯＳトランジスタＭ５１〜Ｍ５ｎのそれぞれのゲートに、デコーダ５２を介して選択信号Ｖｓｅｌが供給される。

選択信号Ｖｓｅｌは、例えばいずれの直列回路を選択するかを示すシリアル信号である。デコーダ５２は、例えばシリアル信号をパラレル信号に変換してＮビットのパラレル信号にデコードすることにより、選択された直列回路のＰＭＯＳトランジスタに“Ｌ”レベルの信号を供給し、選択されなかった直列回路のＰＭＯＳトランジスタに“Ｈ”レベルの信号を供給する。選択される直列回路は１つでも複数でも構わない。

これにより、出力信号の立ち下がりのスロープ特性の可変範囲を更に広げることができるので、幅広い通信線路の伝送速度に応じた要求にその場で答えられる利点がある。第２動作終了可変回路１７についても同様で有り、その説明は省略する。

出力バッファ回路１３が差動型の出力バッファ回路である場合について説明したが、単一型の出力バッファ回路とすることも可能である。
その場合、出力バッファ回路１３は第１駆動制御回路１１で駆動されるＰＭＯＳトランジスタＭ７または第２駆動制御回路１２で駆動されるＮＭＯＳトランジスタＭ８になり、それに第１動作開始加速回路１４および第１動作終了可変回路１６、または第２動作開始加速回路１５および第２動作終了可変回路１７が付加される。

出力バッファ回路１３がＰＭＯＳトランジスタＭ７の場合、出力信号はＶｃｃ／２〜Ｖｃｃになる。出力バッファ回路１３がＮＭＯＳトランジスタＭ８の場合、出力信号は０〜Ｖｃｃ／２になる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 入力信号を受け、第１駆動出力ノードおよび第２駆動出力ノードから一対の第１および第２駆動信号を出力する第１駆動制御回路および第２駆動制御回路と、
前記一対の第１および第２駆動信号を受けて駆動されるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、一対の第１および第２出力端子から差動出力信号を外部負荷に送出する差動出力型の出力バッファ回路と、
前記第１駆動制御回路に付加され、前記入力信号を受け、該入力信号の論理レベルが所定の方向に変化した時に前記ＰＭＯＳトランジスタがオン状態からオフ状態に変化する動作の開始時間を短縮する第１動作開始加速回路と、
前記第２の駆動制御回路に付加され、前記入力信号を受け、該入力信号の論理レベルが所定の方向に変化した時に前記ＮＭＯＳトランジスタがオン状態からオフ状態に変化する動作の開始時間を短縮する第２動作開始加速回路と、
前記第１動作開始加速回路に付加され、選択信号に応じて前記ＰＭＯＳトランジスタがオン状態からオフ状態に変化する動作の終了時間を可変する第１動作終了可変回路と、
前記第２動作開始加速回路に付加され、前記選択信号に応じて前記ＮＭＯＳトランジスタがオン状態からオフ状態に変化する動作の終了時間を可変する第２動作終了可変回路と、
を具備するドライバ回路。

（付記２） 前記第１動作開始加速回路は、ソースが電源電圧端子に接続され、ドレインが第１抵抗および第２抵抗を介して前記第１駆動出力ノードに接続され、ゲートに前記入力信号が供給される第１ＰＭＯＳトランジスタと、ソースが前記第１ＰＭＯＳトランジスタと前記第１抵抗との接続ノードに接続され、ドレインが第３抵抗を介して前記第１駆動出力ノードに接続され、ゲートが前記第１、第２抵抗の接続ノードに接続された第２ＰＭＯＳトランジスタと、を具備する付記１に記載のドライバ回路。

（付記３） 前記第２動作開始加速回路は、ソースが基準電圧端子に接続され、ドレインが第４抵抗および第５抵抗を介して前記第２駆動出力ノードに接続され、ゲートに前記入力信号が供給される第３ＮＭＯＳトランジスタと、ソースが前記第３ＮＭＯＳトランジスタと前記第４抵抗との接続ノードに接続され、ドレインが第６抵抗を介して前記第２駆動出力ノードに接続され、ゲートが前記第４、第５抵抗の接続ノードに接続された第４ＮＭＯＳトランジスタと、を具備する付記１に記載のドライバ回路。

（付記４） 前記第１動作終了可変回路は、第５ＰＭＯＳトランジスタと第７抵抗との直列回路を有し、前記第５ＰＭＯＳトランジスタのソースが前記第１ＰＭＯＳトランジスタと前記第１抵抗との接続ノードに接続され、前記第７抵抗が前記第１、第２抵抗の接続ノードに接続され、前記第５ＰＭＯＳトランジスタのゲートに前記選択信号が供給される付記１に記載のドライバ回路。

（付記５） 前記第２動作終了可変回路は、第６ＮＭＯＳトランジスタと第８抵抗との直列回路を有し、前記第６ＮＭＯＳトランジスタのソースが前記第３ＮＭＯＳトランジスタと前記第４抵抗との接続ノードに接続され、前記第８抵抗が前記第４、第５抵抗の接続ノードに接続され、前記第６ＮＭＯＳトランジスタのゲートに前記選択信号が供給される付記１に記載のドライバ回路。

（付記６） 前記出力バッファ回路は、前記電源電圧端子と前記第１出力端子との間に、第１ダイオードを介して接続された第７ＰＭＯＳトランジスタと、前記基準電圧端子と前記第２出力端子との間に、第２ダイオードを介して接続された第８ＮＭＯＳトランジスタと、を具備する付記１に記載のドライバ回路。

１０、５０ ドライバ回路
１１、１２ 第１、第２駆動制御回路
１３ 出力バッファ回路
１４ 第１動作開始加速回路
１５ 第２動作開始加速回路
１６、５１ 第１動作終了可変回路
１７ 第２動作終了可変回路
１８ 入力信号調整回路
１９ 選択信号調整回路
２０ａ、２０ｂ 信号端子
２１ａ、２１ｂ 電圧端子
２２ａ、２２ｂ 出力端子
２３ 電源
ＴＸＤ、ＴＸＤ１、ＴＸＤ２ 入力信号
Ｎ１ 第１駆動出力ノード
Ｎ２ 第２駆動出力ノード
Ｎ３、Ｎ４、Ｎ５、Ｎ６ 接続ノード
Ｖ１ 第１駆動信号
Ｖ２ 第２駆動信号
Ｖｓｅｌ、Ｖｓｅｌ１、Ｖｓｅｌ２ 選択信号
Ｖｄｉｆｆ 差動出力信号
Ｍ１、Ｍ２、Ｍ５、Ｍ７、Ｍ５２、Ｍ５ｎ ＰＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ６、Ｍ８ ＮＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ７２、Ｒ７ｎ 抵抗
Ｄ１、Ｄ２ ダイオード
ＲＬ 終端抵抗
τ１ 立ち下がり動作開始遅延時間
τ２ 立ち下がり動作終了時間
ＳＬ 立ち下がりスロープ特性
５２ デコーダ

Claims (5)

1. 入力信号を受け、駆動出力ノードから駆動信号を出力する駆動制御回路と、
   前記駆動信号を受けて駆動される絶縁ゲート電界効果トランジスタを有し、出力信号を外部負荷に送出する出力バッファ回路と、
   前記駆動制御回路に付加され、前記入力信号を受け、該入力信号の論理レベルが所定の方向に変化した時に前記絶縁ゲート電界効果トランジスタがオン状態からオフ状態に変化する動作の開始時間を短縮する動作開始加速回路と、
   前記動作開始加速回路に付加され、選択信号に応じて前記絶縁ゲート電界効果トランジスタがオン状態からオフ状態に変化する動作の終了時間を可変する動作終了可変回路と、
   を具備することを特徴とするドライバ回路。
2. 前記動作開始加速回路は、
   第１電極が電圧端子に接続され、第２電極が第１抵抗および第２抵抗を介して前記駆動出力ノードに接続され、ゲートに前記入力信号が供給される第１絶縁ゲート電界効果トランジスタと、
   第１電極が前記第１絶縁ゲート電界効果トランジスタと前記第１抵抗との接続ノードに接続され、第２電極が第３抵抗を介して前記駆動出力ノードに接続され、ゲートが前記第１、第２抵抗の接続ノードに接続された第２絶縁ゲート電界効果トランジスタと、
   を具備することを特徴とする請求項１に記載のドライバ回路。
3. 前記動作終了可変回路は、第３絶縁ゲート電界効果トランジスタと第４抵抗との直列回路を有し、前記第３絶縁ゲート電界効果トランジスタの第１電極が前記第１絶縁ゲート電界効果トランジスタと前記第１抵抗との接続ノードに接続され、前記第４抵抗が前記第１、第２抵抗の接続ノードに接続され、前記第３絶縁ゲート電界効果トランジスタのゲートに前記選択信号が供給されることを特徴とする請求項１に記載のドライバ回路。
4. 前記動作終了可変回路は、前記直列回路を複数有し、前記選択信号に応じて任意の前記直列回路が選択されることを特徴とする請求項３に記載のドライバ回路。
5. 前記第３絶縁ゲート電界効果トランジスタの第２電極が、前記第４抵抗を介して前記駆動出力ノードに接続されていることを特徴とする請求項３に記載のドライバ回路。

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