TWI558103B - Cmos反相器的校正電路及校正方法 - Google Patents

Cmos反相器的校正電路及校正方法 Download PDF

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Description

CMOS反相器的校正電路及校正方法
本發明是關於互補式金氧半（complementary metal oxide semiconductor；CMOS）反相器電路，特別是關於一種CMOS反相器的校正電路及校正方法。
熟習本領域之技術人員應了解於本說明書中所使用的術語與基本概念，例如：金氧半（p-channel metal-oxide semiconductor；PMOS）電晶體、P型金氧半（p-channel MOS；PMOS）電晶體、N型金氧半（n-channel MOS；NMOS）電晶體、CMOS、運算放大器、共模、差動模式、跨導（transconductance）、輸出阻抗、閘極、源極、汲極、飽和區域、轉態點（trip point）、基極（bulk）、疊接（cascode）、切換、電壓、電流、電路、電路節點、供應電壓、接地、軌（rail）、閂鎖（latch）、負阻及反相器等。這些術語與基本概念可由教科書或其他現有技術文件得知，例如：類比CMOS積體電路的設計（Design of Analog CMOS Integrated Circuits，Behzad Razavi著、McGraw-Hill出版，且 ISBN 0-07-118839-8）。
CMOS反相器可用來實現運算放大器。參照第1圖，以反相器為基礎（inverter-based）之運算放大器100包括一CMOS反相器111、一CMOS反相器112以及一閂鎖電路130。CMOS反相器111接收電壓VA 並輸出電壓VC 。CMOS反相器112接收電壓VB 並輸出電壓VD 。閂鎖電路130包括交叉耦合之CMOS反相器131、132。CMOS反相器131、132提供電壓VA 與電壓VB 之間的交叉耦合。閂鎖電路130是用以提供電路節點101、102之間的負阻，以補償在電路節點101、102之間的電阻性負載120。Zeller等學者已在下列文獻中充分描述以反相器為基礎之運算放大器的原理：「A 0.039mm2 inverter-based 1.82mW 68.6dB-SNDR 10MHz-BW CT-ΣΔ-ADC in 65nm CMOS」（其公開在2014年7月之IEEE固態電路期刊第49卷第7號中），因此於此不再贅述。
為了使運算放大器100具有高效能，閂鎖電路130所提供之負阻必須充分匹配電阻性負載120。因此，需進行校正來調整閂鎖電路130內的CMOS反相器131、132。雖然Zeller等學者在前述文獻中教導了校正CMOS反相器131、132的方法，但該方法是基於「共模」校正架構，其中共模信號輸入至電路節點101、102（以使電壓VA 與電壓VB 二者以相同方向且相同量改變）並且電壓VC 與電壓VD 的均值被當作調整CMOS反相器131、132的基礎。然而，在實際應用上，通常會使用「差動模式」信號，而此時電壓VA 與電壓VB 是以相反方向改變。
CMOS反相器包括一NMOS電晶體以及一PMOS電晶體。當作為放大器並操作在飽和區域中時，MOS電晶體（PMOS或NMOS）表現為具有有限輸出阻抗的跨導裝置；為了便於分析，輸出阻抗常被忽略且假設為無限的，但若要執行精準校正，則必須考慮輸出阻抗。在共模輸入方案中，電壓VA 與電壓VB 二者是以相同方向且以相同量改變；此時，CMOS反相器131、132內的每個MOS裝置的跨導與輸出阻抗均會反應以抵抗此改變。在差動模式輸入方案中，電壓VA 與電壓VB 則是以相反方向改變；此時，CMOS反相器131、132內的每個MOS裝置的輸出阻抗仍反應以抵抗此改變，而CMOS反相器131、132內的每個MOS裝置的跨導則會反應以支持此改變。換句話說，輸出阻抗有效地增加在共模輸入方案中之跨導，但有效地削弱在差動模式輸入方案中之跨導。由Zeller等學者所教導之校正架構忽略輸出阻抗的影響，因此無法在差動模式運作下精準校正。
鑒於以上的問題，本發明的目的之一是用以校正一可調式CMOS反相器，以使設置在交叉耦合拓撲（topology）中之此種可調式CMOS反相器中之二者提供精準抵銷電阻的阻值之負阻。
本發明的目的之一在於利用差動模式發信架構校正一可調式CMOS反相器，以致使設置在交叉耦合拓撲中之此種可調式CMOS反相器中之二者提供一負阻，據以精準抵銷在差動模式輸入方案下之電阻的阻值。
本發明的目的之一在於利用差動模式信號架構校正一可調式CMOS反相器，以使二可調式CMOS反相器提供一負阻，據以精準抵銷在差動模式發信方案下之電阻的阻值。
在一實施例中，一種校正方法包括下列步驟。步驟A：由一第一可調式CMOS反相器從第一電路節點接收一第一電壓並輸出一第二電壓至第二電路節點，其中第一可調式CMOS反相器受控於一控制信號，且第一電路節點經由一電阻耦合至第二電路節點。步驟B：由一第二可調式CMOS反相器從第二電路節點接收第二電壓並輸出第一電壓至第一電路節點，其中第二可調式CMOS反相器受控於控制信號。步驟C：致能一重置信號以開啟開關以將第一電路節點短路至第二電路節點，致使第一電壓與第二電壓相等於一轉態點。步驟D：禁能重置信號以關閉開關以允許第一電壓與第二電壓產生一差異。步驟E：依照第一電壓與第二電壓之間的差異的狀態調整控制信號。步驟F：循環回到步驟C。
在一實施例中，一種CMOS反相器的校正電路，包括：一第一可調式CMOS反相器、一第二可調式CMOS反相器、一電阻、一開關以及一有限狀態機。第一可調式CMOS反相器與受控於一控制信號，以從一第一電路節點接收一第一電壓並且輸出一第二電壓至一第二電路節點。第二可調式CMOS反相器亦受控於控制信號，以從第二電路節點接收第二電壓並且輸出第一電壓至第一電路節點。電阻耦接第一電路節點至第二電路節點。開關受控於一重置信號，以有條件地將第一電路節點短路至第二電路節點。有限狀態機接收第一電壓與第二電壓並且輸出重置信號與控制信號。其中，控制信號是基於第一電壓與第二電壓之間的差異而調整。在一些實施例中，控制信號是用以控制第一可調式CMOS反相器內的金氧半（metal-oxide semiconductor；MOS）電晶體的跨導以及第二可調式CMOS反相器內的MOS電晶體的跨導。在一些實施例中，有限狀態機以一疊代程序循環地致能重置信號、禁能重置信號以及依照第一電壓與第二電壓之間的差異辨識需要的調整，藉以逐步地調整控制信號。
本發明是關於CMOS反相器。以下之詳細描述揭露本發明各種可實行之實施例，但應瞭解的是本發明可以多種方法實現，並不限於下述之特定範例或實現此些範例之任意特徵的特定方法。在其他實例中，並未顯示或描述公眾所知悉的細節，以避免混淆本發明之技術特徵。
於此，標號「VDD 」表示一供電位準（供電電壓）的供電節點。接地符號「▽」表示一接地位準（接地電壓）的接地節點。CMOS反相器包括一PMOS電晶體以及一NMOS電晶體。其中，PMOS電晶體的源極端連接供電節點、PMOS電晶體的閘極端連接CMOS反相器的一輸入端以及PMOS電晶體的汲極端耦接CMOS反相器的一輸出端。NMOS電晶體的源極端連接接地節點、NMOS電晶體的閘極端連接CMOS反相器的輸入端以及NMOS電晶體的汲極端耦接CMOS反相器的輸出端。當一信號的電壓位準充分高於「轉態點（trip point）」時，此信號視為「高（high）」，以致使其能可靠地被辨識為邏輯高；當一信號的電壓位準充分低於「轉態點（trip point）」時，此信號視為「低（low）」，以致使其能可靠地被辨識為邏輯低。當CMOS反相器以一獨立式自回授拓撲設置時，「轉態點」為當CMOS反相器的輸出端與輸入端短路時，CMOS反相器的輸出端的電壓位準。舉例來說（但不限於此），供電位準為1V（伏特）；接地位準為0V；「轉態點」約等於供電位準與接地位準之間的平均位準（例如，0.5V）；當信號的電壓位準高於供電位準與轉態點之間的平均位準（例如，0.75V）時，此信號視為「高」；當信號的電壓位準低於轉態點與接地位準之間的平均位準（例如，0.25V）時，此信號視為「低」；以及當信號不為「高」也不為「低」（例如，在0.25V與0.75V之間）時，此信號視為模糊的（ambiguous）。
第2A及2B圖（以下統稱為第2圖）為根據本發明一實施例之CMOS反相器的校正電路的示意圖。參照第2圖，CMOS反相器的校正電路200包括一電阻R、一可調式閂鎖電路230、一開關240以及一有限狀態機（finite state machine；FSM）210。電阻R插設在第一電路節點201與第二電路節點202之間。可調式閂鎖電路230受控於一第一控制信號PCTL以及一第二控制信號NCTL。可調式閂鎖電路230包括二可調式CMOS反相器（以下分別稱之為第一可調式CMOS反相器231以及第二可調式CMOS反相器232）。第一可調式CMOS反相器231與第二可調式CMOS反相器232以交叉耦合拓撲設置，並且亦插設在第一電路節點201與第二電路節點202之間。開關240受控於一重置（reset）信號RST，並且亦插設在第一電路節點201與第二電路節點202之間。有限狀態機210接收第一電路節點201的第一電壓VP 、第二電路節點202的第二電壓VN 以及非必須（optional）的第三控制信號TCTL，並且據以輸出重置信號RST、第一控制信號PCTL以及第二控制信號NCTL。可調式閂鎖電路230提供受控於第一控制信號PCTL與第二控制信號NCTL之一可調式負阻。有限狀態機210以疊代（iterative）程序及封閉迴路的方式遞迴地調整第一控制信號PCTL與第二控制信號NCTL，以致使可調式閂鎖電路230所提供之負阻匹配電阻R的阻值。針對疊代程序中每一處理週期，先使重置信號RST生效（即，致能重置信號RST）以有效地將第一電路節點201短路至第二電路節點202，致使第一電壓VP 與第二電壓VN 相等於可調式CMOS反相器231、232的轉態點；接著，使重置信號RST失效（即，禁能重置信號RST），以允許第一電壓VP 與第二電壓VN 逐漸產生差異；取決於可調式閂鎖電路230與電阻R之間的相對強度，第一電壓VP 與第二電壓VN 若非保持模糊（即，未充分高於轉態點也未充分低於轉態點），即是以相反方向朝著供電位準和接地位準偏離。若第一電壓VP 與第二電壓VN 仍是模糊的且不能逐漸產生大差異，即表示可調式閂鎖電路230所提供的負阻弱於電阻R的阻抗，因此不能克服電阻R的阻抗；於時，第一控制信號PCTL或第二控制信號NCTL將受到有限狀態機210調整以增強由可調式閂鎖電路230所提供的負阻。
若第一電壓VP 與第二電壓VN 逐漸產生大差異並且以相反方向偏離成二者分別為高與低或者二者分別為低與高，即表示可調式閂鎖電路230所提供的負阻強於電阻R的阻抗；此時，第一控制信號PCTL或第二控制信號NCTL將受到有限狀態機210調整以減弱可調式閂鎖電路230所提供的負阻。在此方式中，可調式閂鎖電路230所提供的負阻由有限狀態機210以封閉迴路的方式遞迴地且疊代地調整，以匹配電阻R的阻值。
應瞭解地是，若負阻的值為較小的（較多的）負，可調式閂鎖電路所提供的負阻即為較強（較弱）。舉例來說，-100 Ohm（歐姆）的負阻即是強於-200 Ohm的負阻。同樣地，若閂鎖電路所提供的負阻為較強（較弱），閂鎖電路即是較強（較弱）。再者，應瞭解地是，當閂鎖電路所提供的負阻即是匹配電阻的阻值時，意味著閂鎖電路所提供的負阻抵銷電阻的阻值。舉例來說，若閂鎖電路所提供的負阻為-100 Ohm，即是匹配100 Ohm電阻的阻值。
雖然第一電壓VP 與第二電壓VN 因重置信號RST生效而最初相等於可調式CMOS反相器231、232的轉態點，但於重置信號RST失效後在CMOS反相器的校正電路200內的雜訊（其在實際電路中為不可避免的）總是會引出第一電壓VP 與第二電壓VN 之間的差異。若可調式閂鎖電路230所提供的負阻是強於電阻R的阻值，差異將會自我增強，其導致第一電壓VP 與第二電壓VN 偏離成二者分別為高與低或者二者分別為低與高。雖然雜訊是普遍在電路中，但雜訊的位準可以是隨機的。為了確保第一電壓VP 與第二電壓VN 總是能迅速地產生差異並且快速地偏離（於此可調式閂鎖電路230所提供的負阻是強於電阻R的阻值），在進一步地實施例中（未顯示在第2圖中，但其為本領域通常知識者所顯而易見），在重置信號RST失效後，將第一雜訊短暫地注入至第一電路節點201，並且將相反極性的第二雜訊短暫地注入至第二電路節點202；其將有助於啟動（jump-start）第一電壓VP 與第二電壓VN 之間差異的自我增強。在一實施例中，在重置信號RST失效後，將10 mV的雜訊短暫地注入至第一電路節點201，並且將-10 mV的雜訊短暫地注入至第二電路節點202。
相對於Zeller等學者在前述文獻中所教導之校正方法，CMOS反相器的校正電路200是基於差動模式發信，於此可調式閂鎖電路230的負阻將迫使第一電壓VP 與第二電壓VN 以相反方向改變，僅管負阻可能未強到使第一電壓VP 與第二電壓VN 充分偏離轉態點。因此，根據本發明之CMOS反相器的校正方法及校正電路可以達到較Zeller等學者所教導之校正方法精準的校正。
第3圖是適用於實現第2圖中之可調式閂鎖電路230的可調式CMOS反相器231、232之可調式CMOS反相器的示意圖。參照第3圖，可調式CMOS反相器300包括一PMOS電晶體304以及一NMOS電晶體301。PMOS電晶體304的基極端連接第一控制信號PCTL，並且NMOS電晶體301的基極端連接第二控制信號NCTL。可調式CMOS反相器300的輸入端耦接PMOS電晶體304的閘極端與NMOS電晶體301的閘極端，而可調式CMOS反相器300的輸出端耦接至PMOS電晶體304的汲極端與NMOS電晶體301的汲極端。可調式CMOS反相器300還可包括非必須的PMOS電晶體303以及非必須的NMOS電晶體302。PMOS電晶體303是作為PMOS電晶體304的疊接元件，而NMOS電晶體302是作為NMOS電晶體301的疊接元件；疊接元件的用途、設計考慮與偏壓方法為本領域所熟知，故於此不再贅述。
亦如同本領域所熟知，NMOS電晶體的基極電壓的增加（減少）增加（減少）NMOS電晶體的跨導，而PMOS電晶體的基極電壓的增加（減少）減少（增加）PMOS電晶體的跨導；當二前述之CMOS反相器構成交叉耦合拓撲以形成閂鎖電路時，CMOS反相器的PMOS電晶體或NMOS電晶體的跨導越高則導致更強負阻。因此，當第2圖之可調式閂鎖電路230所提供的負阻需要增強（減弱）時，則必須減少（增加）第一控制信號PCTL，或必須增加（減少）第二控制信號NCTL。
換句話說，PMOS電晶體的基極電壓的增加（減少）減少（升起）由PMOS電晶體構成之CMOS反相器的轉態點，並且同樣地NMOS電晶體的基極電壓的增加（減少）減少（升起）由NMOS電晶體構成之CMOS反相器的轉態點。如果在應用範圍之下，轉態點的變化不需要被考量，那麼當第2圖之可調式閂鎖電路230所提供的負阻需要增強（減弱）時，可以選擇增加（減少）第二控制信號NCTL、或減少（增加）第一控制信號PCTL、或同時增加（減少）第二控制信號NCTL並減少（增加）第一控制信號PCTL。如果在應用範圍之下，轉態點的變化需要被考量，那麼，在此情況下，必須確保轉態點會朝著既定的正確方向改變的前提下，調整第一控制信號PCTL與第二控制信號NCTL。現參照回第2圖。
有限狀態機210所接收到的非必須的第三控制信號TCTL是用以調整第一控制信號PCTL或第二控制信號NCTL，致使可調式CMOS反相器231、232的轉態點以既定方向改變。第三控制信號TCTL是由轉態點偵測電路（未顯示在第2圖中）產生；轉態點偵測電路偵測（可調式CMOS反相器231、232的）轉態點並相應產生第三控制信號TCTL。在一實施例中，第三控制信號TCTL為一邏輯信號，其表示轉態點是否高於或低於一既定位準；若第三控制信號TCTL為1（0），第三控制信號TCTL即表示轉態點高於（低於）既定位準並且必須被減少（被升起）。在一實施例中，轉態點偵測電路將可調式CMOS反相器231、232的轉態點與既定位準相比，並因此測定轉態點是否高於或低於既定位準。在另一實施例中，能使用Zeller等學者在前述文獻中所教導之轉態點是否高於或低於既定位準的測定方法。在一實施例中，為了依據第一電壓VP 、第二電壓VN 與第三控制信號TCTL調整第一控制信號PCTL或第二控制信號NCTL，有限狀態機210使用下表一所示之邏輯表。 表一
一旦第一控制信號PCTL與第二控制信號NCTL逐步地被調整並且被建立以使可調式閂鎖電路230所提供的負阻匹配電阻R的阻值，第一控制信號PCTL與第二控制信號NCTL的設定可適用於由相同電路建置的所有可調式CMOS反相器。
在一實施例中，第一控制信號PCTL是由受控於第一控制碼的第一數位類比轉換器（digital-to-analog converter；DAC）產生，而第二控制信號NCTL是由受控於第二控制碼的第二DAC產生，並且有限狀態機210經由第一控制碼的更新（其為增量或減量）調整第一控制信號PCTL且經由第二控制碼的更新（其為增量或減量）調整第二控制信號NCTL。
現參照第3圖。在另一實施例（其未顯示於圖中但能為本領域通常知識者透過文字描述所顯而易見）中，NMOS電晶體301的基極端連接至接地節點（以取代第二控制信號NCTL）、PMOS電晶體304的基極端連接至供電節點VDD 、並且第一控制信號PCTL與第二控制信號NCTL統合成控制供電節點VDD 的電壓位準之單一控制信號。如同本領域所熟知，CMOS反相器的供電位準的增加（減少）導致其中PMOS電晶體與NMOS電晶體二者的跨導的增加（減少）。此另一實施例是適用於其中CMOS反相器的轉態點的改變並非爭議之應用。
第4圖為根據本發明一實施例之校正方法的流程圖。在此實施例中，校正方法400包括：(1)由受控於一控制信號之第一可調式CMOS反相器從第一電路節點接收一第一電壓並輸出一第二電壓至第二電路節點（步驟410）、(2)由受控於控制信號之第二可調式CMOS反相器從第二電路節點接收第二電壓並輸出第一電壓至第一電路節點（步驟420）、(3)致能重置信號以開啟開關以將第一電路節點短路至第二電路節點，致使第一電壓與第二電壓相等於一轉態點（步驟430）、(4) 禁能重置信號以關閉開關以允許第一電壓與第二電壓產生一差異（步驟440）、(5) 依照第一電壓與第二電壓之間的差異的狀態調整控制信號（步驟450）、以及(6) 循環回到步驟430。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
100‧‧‧運算放大器
101‧‧‧電路節點
102‧‧‧電路節點
111‧‧‧CMOS反相器
112‧‧‧CMOS反相器
120‧‧‧電阻性負載
130‧‧‧閂鎖電路
131‧‧‧CMOS反相器
132‧‧‧CMOS反相器
VA‧‧‧電壓
VB‧‧‧電壓
VC‧‧‧電壓
VD‧‧‧電壓
201‧‧‧第一電路節點
202‧‧‧第二電路節點
230‧‧‧可調式閂鎖電路
231‧‧‧第一可調式CMOS反相器
232‧‧‧第二可調式CMOS反相器
240‧‧‧開關
R‧‧‧電阻
PCTL‧‧‧第一控制信號
NCTL‧‧‧第二控制信號
RST‧‧‧重置信號
VP‧‧‧第一電壓
VN‧‧‧第二電壓
200‧‧‧校正電路
210‧‧‧有限狀態機
TCTL‧‧‧第三控制信號
300‧‧‧可調式CMOS反相器
301‧‧‧NMOS電晶體
302‧‧‧NMOS電晶體
303‧‧‧PMOS電晶體
304‧‧‧PMOS電晶體
VDD‧‧‧供電節點
400‧‧‧校正方法
410‧‧‧由受控於一控制信號之第一可調式互補式金氧半反相器從第一電路節點接收一第一電壓並輸出一第二電壓至第二電路節點
420‧‧‧由受控於控制信號之第二可調式互補式金氧半反相器從第二電路節點接收第二電壓並輸出第一電壓至第一電路節點
430‧‧‧致能重置信號以開啟開關以將第一電路節點短路至第二電路節點，致使第一電壓與第二電壓相等於一轉態點
440‧‧‧禁能重置信號以關閉開關以允許第一電壓與第二電壓產生一差異
450‧‧‧依照第一電壓與第二電壓之間的差異的狀態調整控制信號
[第1圖]為以反相器為基礎之運算放大器的示意圖。 [第2A及2B圖]（統稱為第2圖）為根據本發明一實施例之CMOS反相器的校正電路的示意圖。 [第3圖]為適用在第2圖之校正電路的一可調式CMOS反相器的示意圖。 [第4圖]為根據本發明一實施例之校正方法的流程圖。
201‧‧‧第一電路節點
202‧‧‧第二電路節點
230‧‧‧可調式閂鎖電路
231‧‧‧第一可調式CMOS反相器
232‧‧‧第二可調式CMOS反相器
240‧‧‧開關
R‧‧‧電阻
PCTL‧‧‧第一控制信號
NCTL‧‧‧第二控制信號
RST‧‧‧重置信號
VP‧‧‧第一電壓
VN‧‧‧第二電壓

Claims (10)

  1. 一種互補式金氧半(CMOS)反相器的校正電路，包括：一第一可調式CMOS反相器，受控於一控制信號，以從一第一電路節點接收一第一電壓並且輸出一第二電壓至一第二電路節點；一第二可調式CMOS反相器，受控於該控制信號，以從該第二電路節點接收該第二電壓並且輸出該第一電壓至該第一電路節點；一電阻，耦接該第一電路節點至該第二電路節點；一開關，受控於一重置信號，以有條件地將該第一電路節點短路至該第二電路節點；以及一有限狀態機，以接收該第一電壓與該第二電壓並且輸出該重置信號與該控制信號，其中該控制信號是基於該第一電壓與該第二電壓之間的差異而調整。
  2. 如請求項1所述之CMOS反相器的校正電路，其中該控制信號是用以控制該第一可調式CMOS反相器內的一金氧半(MOS)電晶體的跨導以及該第二可調式CMOS反相器內的一MOS電晶體的跨導。
  3. 如請求項2所述之CMOS反相器的校正電路，其中該有限狀態機以包括複數個處理週期之一疊代程序逐步地調整該控制信號。
  4. 如請求項3所述之CMOS反相器的校正電路，其中於該些處理週期中之每一處理週期的一第一步驟中，該有限狀態機致能該重置信號以將該第一電路節點短路至該第二電路節點，使該第一電壓與該第二電壓相等於一轉態點。
  5. 如請求項4所述之CMOS反相器的校正電路，其中於該處理週期的一第二步驟中，該有限狀態機禁能該重置信號以允許該第一電壓與該第二電壓產生該差異。
  6. 如請求項5所述之CMOS反相器的校正電路，其中當該第一電壓與該第二電壓中之一者上升至邏輯高之位準且該第一電壓與該第二電壓中之另一者下降至邏輯低之位準時，該差異視為大，其中該控制信號是響應該第一電壓與該第二電壓之間的該差異被測定為大而調整。
  7. 如請求項6所述之CMOS反相器的校正電路，其中於該處理週期的一第三步驟中，當該第一電壓與該第二電壓未產生大差異時，該有限狀態機調整該控制信號以迫使一增量至該第一可調式CMOS反相器內的該MOS電晶體的該跨導與該第二可調式CMOS反相器內的該MOS電晶體的該跨導。
  8. 如請求項3所述之CMOS反相器的校正電路，其中該控制信號測定該第一可調式CMOS反相器內的該MOS電晶體的一基極端的電壓與該第二可調式CMOS反相器內的該MOS電晶體的一基極端的電壓。
  9. 如請求項8所述之CMOS反相器的校正電路，其中該控制信號是由受控於一控制碼之一數位類比轉換器所產生。
  10. 如請求項9所述之CMOS反相器的校正電路，其中該有限狀態機是透過配給增量或減量之一更新至該控制碼來調整該控制信號。
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