JPH08162943A - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
- Publication number
- JPH08162943A JPH08162943A JP6301902A JP30190294A JPH08162943A JP H08162943 A JPH08162943 A JP H08162943A JP 6301902 A JP6301902 A JP 6301902A JP 30190294 A JP30190294 A JP 30190294A JP H08162943 A JPH08162943 A JP H08162943A
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- Japan
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- power supply
- output
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ出力バッファ回路におけるスイッチ
ング時の過渡電流を防止してスイッチングノイズを抑圧
する。 【構成】 入力端子１の入力信号をインバータ回路２，
６，７により遅らせ、トランジスタ３，４のＣＭＯＳイ
ンバータのオンオフと、トランジスタ８，９のＣＭＯＳ
インバータのオンオフとを時間的にずらせることで、ス
イッチング時の過渡電流を軽減する。
ング時の過渡電流を防止してスイッチングノイズを抑圧
する。 【構成】 入力端子１の入力信号をインバータ回路２，
６，７により遅らせ、トランジスタ３，４のＣＭＯＳイ
ンバータのオンオフと、トランジスタ８，９のＣＭＯＳ
インバータのオンオフとを時間的にずらせることで、ス
イッチング時の過渡電流を軽減する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ＭＯＳ）出力バッファ回路に関し、特
に半導体集積回路で実現されるＣＭＯＳ出力バッファ回
路に関するものである。
ｍｅｎｔａｒｙ ＭＯＳ）出力バッファ回路に関し、特
に半導体集積回路で実現されるＣＭＯＳ出力バッファ回
路に関するものである。
【０００２】
【従来の技術】図３に従来のＣＭＯＳ出力バッファ回路
の構成例を示す。入力端子１をインバータ回路２の入力
に接続し、インバータ回路２の出力をＰチャネル型ＭＯ
Ｓトランジスタ３とＮチャネル型ＭＯＳトランジスタ４
のゲート電極に接続し、Ｐチャネル型ＭＯＳトランジス
タ３のソース電極を正電源ＶＤＤに接続し、Ｎチャネル
型ＭＯＳトランジスタ４のソース電極を負電源ＶＳＳに
接続し、Ｐチャネル型ＭＯＳトランジスタ３とＮチャネ
ル型ＭＯＳトランジスタ４のドレイン電極を出力端子に
接続する構成であった。尚、出力端子は外部負荷容量に
接続される。
の構成例を示す。入力端子１をインバータ回路２の入力
に接続し、インバータ回路２の出力をＰチャネル型ＭＯ
Ｓトランジスタ３とＮチャネル型ＭＯＳトランジスタ４
のゲート電極に接続し、Ｐチャネル型ＭＯＳトランジス
タ３のソース電極を正電源ＶＤＤに接続し、Ｎチャネル
型ＭＯＳトランジスタ４のソース電極を負電源ＶＳＳに
接続し、Ｐチャネル型ＭＯＳトランジスタ３とＮチャネ
ル型ＭＯＳトランジスタ４のドレイン電極を出力端子に
接続する構成であった。尚、出力端子は外部負荷容量に
接続される。
【０００３】この回路の動作としては、入力端子に論理
値“１”が入力されると、インバータ回路２の出力論理
値は“０”となりＰチャネル型ＭＯＳトランジスタ３は
オン状態、Ｎチャネル型ＭＯＳトランジスタ４はオフ状
態となる。従って、外部負荷容量の電位が正電源ＶＤＤ
と等電位になるまで、正電源ＶＤＤから外部負荷容量に
電荷が充電される。
値“１”が入力されると、インバータ回路２の出力論理
値は“０”となりＰチャネル型ＭＯＳトランジスタ３は
オン状態、Ｎチャネル型ＭＯＳトランジスタ４はオフ状
態となる。従って、外部負荷容量の電位が正電源ＶＤＤ
と等電位になるまで、正電源ＶＤＤから外部負荷容量に
電荷が充電される。
【０００４】また、入力端子に“０”が入力されると、
インバータ回路２の出力は論理値“１”となり、Ｐチャ
ネル型ＭＯＳトランジスタ３はオフ状態、Ｎチャネル型
ＭＯＳトランジスタ４はオン状態となる。従って、外部
負荷容量の電位が負電源ＶＳＳと等電位になるまで外部
負荷容量から負電源ＶＳＳに電荷が放電される。
インバータ回路２の出力は論理値“１”となり、Ｐチャ
ネル型ＭＯＳトランジスタ３はオフ状態、Ｎチャネル型
ＭＯＳトランジスタ４はオン状態となる。従って、外部
負荷容量の電位が負電源ＶＳＳと等電位になるまで外部
負荷容量から負電源ＶＳＳに電荷が放電される。
【０００５】ＬＳＩにおいてボンディングワイヤ、パッ
ケージのリード線等のインピーダンス成分によって電流
駆動能力の大きい出力バッファ回路のスイッチング時
に、ＬＳＩ内部の正電源、負電源ラインにノイズが回り
込む。このノイズが大きいほど波形は歪み、ＬＳＩ内部
で誤動作する可能性が大きくなる。
ケージのリード線等のインピーダンス成分によって電流
駆動能力の大きい出力バッファ回路のスイッチング時
に、ＬＳＩ内部の正電源、負電源ラインにノイズが回り
込む。このノイズが大きいほど波形は歪み、ＬＳＩ内部
で誤動作する可能性が大きくなる。
【０００６】寄生インピーダンスによるノイズは、
（１）により示される。 △Ｖ＝Ｚ×ｉ …（１） △Ｖ：ノイズの大きさ Ｚ：寄生インピーダンス ｉ：過渡電流の最大値
（１）により示される。 △Ｖ＝Ｚ×ｉ …（１） △Ｖ：ノイズの大きさ Ｚ：寄生インピーダンス ｉ：過渡電流の最大値
【０００７】従来の図３に示すＣＭＯＳ出力バッファ回
路では、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネ
ル型ＭＯＳトランジスタのサイズを小さくすることによ
りオン抵抗を大きくし、式（１）における過渡電流を下
げる方法を取っていた。
路では、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネ
ル型ＭＯＳトランジスタのサイズを小さくすることによ
りオン抵抗を大きくし、式（１）における過渡電流を下
げる方法を取っていた。
【０００８】また、他の方法として、特開平４−３５１
１１５号公報には、図４に示す如きＣＭＯＳ出力バッフ
ァ回路が開示されている。入力端子４１の信号が“０”
から“１”に変化すると、インバータ回路４２の出力は
“０”、２入力ＮＯＲ回路４４の出力は“０”に変化
し、Ｐチャネル型ＭＯＳトランジスタ４９のみがオンと
なる。
１１５号公報には、図４に示す如きＣＭＯＳ出力バッフ
ァ回路が開示されている。入力端子４１の信号が“０”
から“１”に変化すると、インバータ回路４２の出力は
“０”、２入力ＮＯＲ回路４４の出力は“０”に変化
し、Ｐチャネル型ＭＯＳトランジスタ４９のみがオンと
なる。
【０００９】次に、インバータ回路４５の出力は
“１”、２入力ＮＡＮＤ回路４３の出力は“０”に変化
し、Ｐチャネル型ＭＯＳトランジスタ４７がオンとな
る。従って、正電源ＶＤＤの電流は、Ｐチャネル型ＭＯ
Ｓトランジスタ４９を流れる電流と、この電流より遅れ
て流れるＰチャネル型ＭＯＳトランジスタ４７を流れる
電流を合成することによって得られる。
“１”、２入力ＮＡＮＤ回路４３の出力は“０”に変化
し、Ｐチャネル型ＭＯＳトランジスタ４７がオンとな
る。従って、正電源ＶＤＤの電流は、Ｐチャネル型ＭＯ
Ｓトランジスタ４９を流れる電流と、この電流より遅れ
て流れるＰチャネル型ＭＯＳトランジスタ４７を流れる
電流を合成することによって得られる。
【００１０】この結果、正電源電流の変化率（式（１）
においてｉに相当する）を減少させ、寄生インピーダン
スによるノイズを抑止するようにしている。
においてｉに相当する）を減少させ、寄生インピーダン
スによるノイズを抑止するようにしている。
【００１１】
【発明が解決しようとする課題】図３に示したＣＭＯＳ
出力バッファ回路では、電源電流の過渡値を抑えるため
に、出力トランジスタのサイズを小とする方法を採って
いるので、負荷駆動能力が低下し特に出力立上がり時の
特性が著しく劣化するという欠点がある。
出力バッファ回路では、電源電流の過渡値を抑えるため
に、出力トランジスタのサイズを小とする方法を採って
いるので、負荷駆動能力が低下し特に出力立上がり時の
特性が著しく劣化するという欠点がある。
【００１２】また、図４に示した回路では、出力トラン
ジスタを並列駆動してこの並列駆動タイミングをインバ
ータ回路４２，４５，４６及びＮＡＮＤ回路４３，ＮＯ
Ｒ回路４４を用いて遅らせる構成であるために、構造が
複雑となる。また入力端子４１がインバータ回路４２，
ＮＡＮＤ回路４３，ＮＯＲ回路４４の３つの入力へ夫々
接続されているために、入力のファンイン数が３と多
く、入力負荷が大となって高速性に欠けるという欠点が
ある。
ジスタを並列駆動してこの並列駆動タイミングをインバ
ータ回路４２，４５，４６及びＮＡＮＤ回路４３，ＮＯ
Ｒ回路４４を用いて遅らせる構成であるために、構造が
複雑となる。また入力端子４１がインバータ回路４２，
ＮＡＮＤ回路４３，ＮＯＲ回路４４の３つの入力へ夫々
接続されているために、入力のファンイン数が３と多
く、入力負荷が大となって高速性に欠けるという欠点が
ある。
【００１３】本発明の目的は、出力段トランジスタの電
流駆動能力を下げることなく、また入力のファンイン数
を増大することなく簡単な構成でスイッチング時のノイ
ズを抑圧可能としたＣＭＯＳ出力バッファ回路を提供す
ることである。
流駆動能力を下げることなく、また入力のファンイン数
を増大することなく簡単な構成でスイッチング時のノイ
ズを抑圧可能としたＣＭＯＳ出力バッファ回路を提供す
ることである。
【００１４】
【課題を解決するための手段】本発明によるＣＭＯＳ出
力バッファ回路は、入力端子と、この入力端子の信号を
遅延反転する第１の遅延反転手段と、この遅延反転手段
の出力を入力とする第２の遅延反転手段と、この第２の
遅延反転手段の出力を入力とする第３の遅延反転手段
と、前記第１の遅延反転手段の出力を入力とし第１及び
第２の電源端子間に接続された第１のＣＭＯＳインバー
タと、前記第３の遅延反転手段の出力を入力とする第２
のＣＭＯＳインバータと、前記第１の遅延反転手段の出
力をゲート入力とし前記第２のＣＭＯＳインバータと前
記第１の電源端子との間に接続された一導電型の第１の
ＭＯＳトランジスタと、前記第１の遅延反転手段の出力
をゲート入力とし前記第２のＣＭＯＳインバータと前記
第２の電源端子との間に接続された逆導電型の第２のＭ
ＯＳトランジスタと、前記第１及び第２のＣＭＯＳイン
バータの出力が共通接続された出力端子とを含むことを
特徴としている。
力バッファ回路は、入力端子と、この入力端子の信号を
遅延反転する第１の遅延反転手段と、この遅延反転手段
の出力を入力とする第２の遅延反転手段と、この第２の
遅延反転手段の出力を入力とする第３の遅延反転手段
と、前記第１の遅延反転手段の出力を入力とし第１及び
第２の電源端子間に接続された第１のＣＭＯＳインバー
タと、前記第３の遅延反転手段の出力を入力とする第２
のＣＭＯＳインバータと、前記第１の遅延反転手段の出
力をゲート入力とし前記第２のＣＭＯＳインバータと前
記第１の電源端子との間に接続された一導電型の第１の
ＭＯＳトランジスタと、前記第１の遅延反転手段の出力
をゲート入力とし前記第２のＣＭＯＳインバータと前記
第２の電源端子との間に接続された逆導電型の第２のＭ
ＯＳトランジスタと、前記第１及び第２のＣＭＯＳイン
バータの出力が共通接続された出力端子とを含むことを
特徴としている。
【００１５】
【作用】互いに直列接続された遅延反転機能を有する３
段のインバータ回路の各遅延出力により、並列接続され
た出力段ＭＯＳトランジスタを時間差を設けて駆動し、
入力ファンイン数を１としたまま簡単な構成で過渡電流
を抑圧する。
段のインバータ回路の各遅延出力により、並列接続され
た出力段ＭＯＳトランジスタを時間差を設けて駆動し、
入力ファンイン数を１としたまま簡単な構成で過渡電流
を抑圧する。
【００１６】
【実施例】以下、図面を用いて本発明の実施例について
詳述する。
詳述する。
【００１７】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。入力端子１
からの入力信号はインバータ回路２、６及び７の３段直
列接続回路が入力され、初段のインバータ回路２の出力
は、ＣＭＯＳインバータを構成するＰチャネル型ＭＯＳ
トランジスタ３とＮチャネル型ＭＯＳトランジスタとの
共通ゲートへ供給されている。
３と同等部分は同一符号により示している。入力端子１
からの入力信号はインバータ回路２、６及び７の３段直
列接続回路が入力され、初段のインバータ回路２の出力
は、ＣＭＯＳインバータを構成するＰチャネル型ＭＯＳ
トランジスタ３とＮチャネル型ＭＯＳトランジスタとの
共通ゲートへ供給されている。
【００１８】２段目と３段目のインバータ回路６、７を
経た信号は、ＣＭＯＳインバータを構成するＰチャネル
型ＭＯＳトランジスタ８とＮチャネル型ＭＯＳトランジ
スタ９との共通ゲートへ供給されている。
経た信号は、ＣＭＯＳインバータを構成するＰチャネル
型ＭＯＳトランジスタ８とＮチャネル型ＭＯＳトランジ
スタ９との共通ゲートへ供給されている。
【００１９】このＰチャネル型ＭＯＳトランジスタ８と
正電源ＶＤＤとの間にはＰチャネル型ＭＯＳトランジス
タ１０が接続されており、またＮチャネル型ＭＯＳトラ
ンジスタ９と負電源ＶＳＳとの間にはＮチャネル型ＭＯ
Ｓトランジスタ１１が接続されている。両ＭＯＳトラン
ジスタ１０，１１の共通ゲートには初段のインバータ回
路２の出力が印加されている。
正電源ＶＤＤとの間にはＰチャネル型ＭＯＳトランジス
タ１０が接続されており、またＮチャネル型ＭＯＳトラ
ンジスタ９と負電源ＶＳＳとの間にはＮチャネル型ＭＯ
Ｓトランジスタ１１が接続されている。両ＭＯＳトラン
ジスタ１０，１１の共通ゲートには初段のインバータ回
路２の出力が印加されている。
【００２０】トランジスタ３，５及びトランジスタ８，
９よりなるＣＭＯＳインバータの各出力が出力端子５へ
接続されて回路出力となっている。
９よりなるＣＭＯＳインバータの各出力が出力端子５へ
接続されて回路出力となっている。
【００２１】図２は図１の回路の動作を示すための各部
信号波形例である。まず、時刻１において、入力端子１
が“０”の時、インバータ回路２の出力は“１”、イン
バータ回路７の出力は“１”となり、従ってＰチャネル
型ＭＯＳトランジスタ１０，８，３はオフ状態、Ｎチャ
ネル型ＭＯＳトランジスタ１１，９，４はオン状態のた
め出力端子１５は負電源ＶＳＳの電位になる。
信号波形例である。まず、時刻１において、入力端子１
が“０”の時、インバータ回路２の出力は“１”、イン
バータ回路７の出力は“１”となり、従ってＰチャネル
型ＭＯＳトランジスタ１０，８，３はオフ状態、Ｎチャ
ネル型ＭＯＳトランジスタ１１，９，４はオン状態のた
め出力端子１５は負電源ＶＳＳの電位になる。
【００２２】時刻３において入力端子１が“０”から
“１”に変化したとき、時刻４においてインバータ回路
２の出力は“１”から“０”に変化し、Ｐチャネル型Ｍ
ＯＳトランジスタ１０，３がオンになる。Ｐチャネル型
ＭＯＳトランジスタ１０はＰチャネル型ＭＯＳトランジ
スタ８がオフのため電流は流れない。従って、時刻４に
おいてＰチャネル型ＭＯＳトランジスタ３のみ電流が流
れる。
“１”に変化したとき、時刻４においてインバータ回路
２の出力は“１”から“０”に変化し、Ｐチャネル型Ｍ
ＯＳトランジスタ１０，３がオンになる。Ｐチャネル型
ＭＯＳトランジスタ１０はＰチャネル型ＭＯＳトランジ
スタ８がオフのため電流は流れない。従って、時刻４に
おいてＰチャネル型ＭＯＳトランジスタ３のみ電流が流
れる。
【００２３】時刻５においてインバータ回路７の出力は
“１”から“０”に変化し、Ｐチャネル型ＭＯＳトラン
ジスタ８がオンになる。時刻５ではＰチャネル型ＭＯＳ
トランジスタ１０もオンのため電流が流れる。従って、
時刻４から時刻６までの間出力端子５の電位が正電源Ｖ
ＤＤの電位になるまで、正電源ＶＤＤから外部負荷容量
に向かって過渡電流が流れる。
“１”から“０”に変化し、Ｐチャネル型ＭＯＳトラン
ジスタ８がオンになる。時刻５ではＰチャネル型ＭＯＳ
トランジスタ１０もオンのため電流が流れる。従って、
時刻４から時刻６までの間出力端子５の電位が正電源Ｖ
ＤＤの電位になるまで、正電源ＶＤＤから外部負荷容量
に向かって過渡電流が流れる。
【００２４】Ｐチャネル型ＭＯＳトランジスタ３，１０
及び８の各々に流れる電流のピーク値はトランジスタの
電流駆動能力に比例し、また正電源ＶＤＤの電流波形
は、各電流波形を合成することにより得ることができ
る。時刻４から時刻６までの間ではＰチャネル型ＭＯＳ
トランジスタ８がオンになる時間を遅らせることにより
正電源ＶＤＤのピーク値を抑え、正電源の過渡電流を減
少させている。
及び８の各々に流れる電流のピーク値はトランジスタの
電流駆動能力に比例し、また正電源ＶＤＤの電流波形
は、各電流波形を合成することにより得ることができ
る。時刻４から時刻６までの間ではＰチャネル型ＭＯＳ
トランジスタ８がオンになる時間を遅らせることにより
正電源ＶＤＤのピーク値を抑え、正電源の過渡電流を減
少させている。
【００２５】時刻１１において入力端子１が“１”から
“０”に変化したとき、時刻１２においてインバータ回
路２の出力は“０”から“１”に変化し、Ｎチャネル型
ＭＯＳトランジスタ１１，４がオンとなる。Ｎチャネル
型ＭＯＳトランジスタ１１はＮチャネル型ＭＯＳトラン
ジスタ９がオフのため電流は流れない。従って時刻１２
においてＮチャネル型ＭＯＳトランジスタ４のみ電流が
流れる。
“０”に変化したとき、時刻１２においてインバータ回
路２の出力は“０”から“１”に変化し、Ｎチャネル型
ＭＯＳトランジスタ１１，４がオンとなる。Ｎチャネル
型ＭＯＳトランジスタ１１はＮチャネル型ＭＯＳトラン
ジスタ９がオフのため電流は流れない。従って時刻１２
においてＮチャネル型ＭＯＳトランジスタ４のみ電流が
流れる。
【００２６】時刻１３においてインバータ回路７の出力
は“０”から“１”に変化し、Ｎチャネル型ＭＯＳトラ
ンジスタ９がオンとなる。時刻１３ではＮチャネル型Ｍ
ＯＳトランジスタ１１もオンのため電流が流れる。従っ
て、時刻１１から時刻１４までの間出力端子５の電位が
正電源ＶＤＤの電位になるまで、正電源ＶＤＤから外部
負荷容量に向かって過渡電流が流れる。
は“０”から“１”に変化し、Ｎチャネル型ＭＯＳトラ
ンジスタ９がオンとなる。時刻１３ではＮチャネル型Ｍ
ＯＳトランジスタ１１もオンのため電流が流れる。従っ
て、時刻１１から時刻１４までの間出力端子５の電位が
正電源ＶＤＤの電位になるまで、正電源ＶＤＤから外部
負荷容量に向かって過渡電流が流れる。
【００２７】Ｎチャネル型ＭＯＳトランジスタ４，１１
及び９の各々に流れる電流のピーク値はトランジスタの
電流駆動能力に比例し、また負電源ＶＳＳの電流波形は
各電流波形を合成することにより得ることができる。時
刻１０から時刻１４の間では、Ｎチャネル型ＭＯＳトラ
ンジスタ９がオンになる時間を遅らせることにより負電
源ＶＳＳの電流ピーク値を抑え、負電源の過渡電流を減
少させている。
及び９の各々に流れる電流のピーク値はトランジスタの
電流駆動能力に比例し、また負電源ＶＳＳの電流波形は
各電流波形を合成することにより得ることができる。時
刻１０から時刻１４の間では、Ｎチャネル型ＭＯＳトラ
ンジスタ９がオンになる時間を遅らせることにより負電
源ＶＳＳの電流ピーク値を抑え、負電源の過渡電流を減
少させている。
【００２８】尚、インバータ回路２，６，７は図２のタ
イムチャートに示した如く遅延反転機能を有する回路が
用いられる。
イムチャートに示した如く遅延反転機能を有する回路が
用いられる。
【００２９】
【発明の効果】叙上の如く、本発明によれば、簡単な構
成でかつ入力ファンイン数も１とすることができるの
で、高速性を維持しつつ、スイッチング時の過渡電流に
よるノイズを減少できるという効果がある。
成でかつ入力ファンイン数も１とすることができるの
で、高速性を維持しつつ、スイッチング時の過渡電流に
よるノイズを減少できるという効果がある。
【図１】本発明の実施例の回路図である。
【図２】図１の回路の動作を示す各部信号波形図であ
る。
る。
【図３】従来のＣＭＯＳ出力バッファ回路の一例を示す
図である。
図である。
【図４】従来のＣＭＯＳ出力バッファ回路の他の例を示
す図である。
す図である。
１ 入力端子 ２，６， ７ インバータ回路 ３，８，１０ Ｐチャネル型ＭＯＳトランジスタ ４，９，１１ Ｎチャネル型ＭＯＳトランジスタ ５ 出力端子
Claims (2)
- 【請求項１】 入力端子と、この入力端子の信号を遅延
反転する第１の遅延反転手段と、この遅延反転手段の出
力を入力とする第２の遅延反転手段と、この第２の遅延
反転手段の出力を入力とする第３の遅延反転手段と、前
記第１の遅延反転手段の出力を入力とし第１及び第２の
電源端子間に接続された第１のＣＭＯＳインバータと、
前記第３の遅延反転手段の出力を入力とする第２のＣＭ
ＯＳインバータと、前記第１の遅延反転手段の出力をゲ
ート入力とし前記第２のＣＭＯＳインバータと前記第１
の電源端子との間に接続された一導電型の第１のＭＯＳ
トランジスタと、前記第１の遅延反転手段の出力をゲー
ト入力とし前記第２のＣＭＯＳインバータと前記第２の
電源端子との間に接続された逆導電型の第２のＭＯＳト
ランジスタと、前記第１及び第２のＣＭＯＳインバータ
の出力が共通接続された出力端子とを含むことを特徴と
するＣＭＯＳ出力バッファ回路。 - 【請求項２】 前記第１〜第３の遅延反転手段の各々は
インバータであることを特徴とする請求項１記載のＣＭ
ＯＳ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6301902A JPH08162943A (ja) | 1994-12-06 | 1994-12-06 | Ｃｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6301902A JPH08162943A (ja) | 1994-12-06 | 1994-12-06 | Ｃｍｏｓ出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162943A true JPH08162943A (ja) | 1996-06-21 |
Family
ID=17902500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6301902A Withdrawn JPH08162943A (ja) | 1994-12-06 | 1994-12-06 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162943A (ja) |
-
1994
- 1994-12-06 JP JP6301902A patent/JPH08162943A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |