KR0177755B1 - 3-스테이트 버퍼링 회로 - Google Patents

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김광호
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
3-스테이트(3-state)버퍼에 관한 것으로, 특히 정적전류가 없고 레이아웃 면적을 감소시킬 수 있는 3-스테이트 버퍼링회로에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
반복적으로 사용하는 메모리장치에서 면적 및 전력소모가 커지게 되는 문제점을 개선한 회로를 제공함.
3. 발명의 해결방법의 요지
제1,2입력단의 신호에 의해 자동적으로 인에이블단의 신호를 만들어 제공할 수 있도록 구성됨.
4. 발명의 중요한 용도
3-스테이트 버퍼링회로.

Description

3-스테이트 버퍼링 회로
제1,2도는 종래의 3-스테이트 버퍼 회로도.
제3도는 본 발명의 실시예에 따른 3-스테이트 버퍼링 회로도.
제4도는 제3도의 동작 파형도.
본 발명은 3-스테이트(3-state) 버퍼에 관한 것으로, 특히 정적 전류(Static Current)가 없고 레이아웃 면적을 감소시킬 수 있는 3-스테이트 버퍼링 회로에 관한 것이다.
종래의 3-스테이트 버퍼는 제1도와 같이 일반적으로 표준 셀 형태와 이를 변형하여 메모리에 적용하되, 제2도와 같은 형태가 대부분이다.
제1도는 인에이블단(En)의 인가 제어신호에 따라 N형 MOS 트랜지스터(104)의 온으로 입력단(In)의 입력이 낸드게이트(NA1)를 통해 P형 MOS 트랜지스터(101, 102)를 통해 출력토록 구성되어 있다.
제2도는 인에이블단(En)의 인가 제어신호에 따라 N형 MOS 트랜지스터(204) 및 P형 트랜지스터(202)를 구동하여 입력단(In)의 입력신호가 출력단(out)으로 출력토록 구성되어 있다.
상기 제1도~제2도와 같이 구성되어지는 3-스테이트 버퍼의 경우 기본 트랜지스터 개수도 많아져 이러한 구조를 적용하여 반복적으로 사용하는 메모리장치에서는 면적이 커지게 되는 문제점이 있다.
따라서 본 발명의 목적은 종래의 문제를 개선한 회로를 제공함에 있다.
본 발명의 다른 목적은 반복적으로 사용되는 메모리 장치에서 면적 및 전력소모가 커지게 되는 문제점을 해결할 수 있는 회로를 제공함에 있다.
상기 목적은 수행하기 위한 본 발명은 제1,2입력단의 신호에 의해 자동적으로 인에이블단의 신호를 만들어 제공할 수 있도록 구성됨을 특징으로 한다.
이하 본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 실시예에 따른 3-스테이트 버퍼링 회로도로서, 상기 3-스테이트 인에이블을 위한 제1입력단(IN1)에 PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M4, M2)의 게이트가 연결되고, 제2입력단(IN2)에 NMOS 트랜지스터(M5)의 게이트를 연결되며, 상기 NMOS 트랜지스터(M4)의 소스단과 NMOS 트랜지스터(M5)의 드레인단의 접속단에 출력단(out)을 연결하고, 상기 PMOS 트랜지스터(M1)의 드레인에 상기 NMOS 트랜지스터(M4)의 전압강하에 따른 보상을 위해 PMOS 트랜지스터(PMOS)의 게이트를 연결하며, 상기 PMOS 트랜지스터(M3)의 드레인단에 NMOS 트랜지스터(M6)의 게이트와 상기 출력단(out)이 연결되고, 상기 P,NMOS트랜지스터(M1, M6)의 각 드레인단이 접속되고 상기 NMOS 트랜지스터(M6)의 소오스단과 NMOS 트랜지스터(M2)의 드레인단이 접속되도록 한다.
제4도는 제3도의 동작 파형도로서, (4a),(4b)는 제1,2입력단(IN1, IN2)의 입력신호 파형이고, (4c)는 출력 데이타 예이다.
따라서 본 발명의 구체적 일실시예를 제3,4도를 참조하여 상세히 설명하면, 제1입력단(IN1)으로 (4a)와 같이 인가될 때 NMOS 트랜지스터(M2,M4)는 온이되고, PMOS 트랜지스터(M1)는 오프되며, 제2입력단(IN2)에 의해 NMOS 트랜지스터(M5)는 오프되어 (4c)와 같이 하이가 된다. 이때 제4도(4b)와 같이 제2입력단(IN2)으로 하이로 입력될시 NMOS 트랜지스터(M5)가 온되므로 출력단(out)은 (4c)와 같이 로우로 출력하게 된다. 따라서 이를 메모리의 비트(Bit,)라인과 같은 입력신호에 잘 적용할 수 있는 출력측 NMOS 트랜지스터(M4)에 의한 전압강하(Voltage Drop)는 PMOS 트랜지스터(M3)에 의해 보상이 되도록 한다. 그리고 동작모드는 출력단(out)측의 NMOS 트랜지스터(M4,m5)가 N타입(type) 트랜지스터이므로 기본 CMOS 구조에 발생되는 정적 전류의 통로가 전혀 없어진다.
상술한 바와 같이 전력 소모가 적고 레이아웃 측면에서도 유리하므로 메모리와 같이 고집적의 출력 3-스테이트 버퍼에 널리 적용할 수 있는 이점이 있다.

Claims (1)

  1. 3-스테이트 버퍼에 있어서, 상기 3-스테이트 인에이블을 위한 제1입력단(IN1)에 PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M4, M2)의 게이트가 연결되고, 제2입력단(IN2)에 NMOS 트랜지스터(M5)의 게이트를 연결하며, 상기 NMOS 트랜지스터(M4)의 소스단과 NMOS 트랜지스터(M5)의 드레인단의 접속단에 출력단(out)을 연결하고, 상기 PMOS 트랜지스터(M1)의 드레인에 상기 NMOS 트랜지스터(M4)의 전압강하에 따른 보상을 위해 PMOS 트랜지스터(PMOS)의 게이트를 연결하며, 상기 PMOS 트랜지스터(M3)의 드레인단에 NMOS 트랜지스터(M6)의 게이트와 상기 출력단(out)이 연결되고, 상기 P,NMOS트랜지스터(M1, M6)의 각 드레인단이 접속되고 상기 NMOS 트랜지스터(M6)의 소오스단과 NMOS 트랜지스터(M2)의 드레인단이 접속됨을 특징으로 하는 3-스테이트 버퍼링회로.
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