KR910005576A - 차동 출력을 지니는 ttl-ecl/cml 트랜슬레이터 회로 - Google Patents

차동 출력을 지니는 ttl-ecl/cml 트랜슬레이터 회로 Download PDF

Info

Publication number
KR910005576A
KR910005576A KR1019900012969A KR900012969A KR910005576A KR 910005576 A KR910005576 A KR 910005576A KR 1019900012969 A KR1019900012969 A KR 1019900012969A KR 900012969 A KR900012969 A KR 900012969A KR 910005576 A KR910005576 A KR 910005576A
Authority
KR
South Korea
Prior art keywords
circuit
gate transistor
ttl
potential level
ecl
Prior art date
Application number
KR1019900012969A
Other languages
English (en)
Inventor
알.에스트라다 줄리오
Original Assignee
존 지.웨브
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 지.웨브, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 지.웨브
Publication of KR910005576A publication Critical patent/KR910005576A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01806—Interface arrangements
    • H03K19/01812—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음

Description

차동 출력을 지니는 TTL-ECL/CML 트랜슬레이터 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따르며 상보 또는 차동 ECL 출력을 지니는 TTL-ECL/CML 트랜슬레이터 회로의 개략적인 회로 다이어 그램.
제4도는 본 발명인 제3도의 트랜슬레이터 회로에 대한 주요 기능 블록 및 레지스터(R2, R3, R4, R6)를 제외하고는 모든 구성부품이 제거된 본 발명인 제3도의 트랜슬레이터 회로에 대한 단순화된 블록 다이어 그램.

Claims (19)

  1. TTL 논리 입력 신호에 응답하여 상보 ECL 논리 출력 신호를 공급하는 차동 출력 TTL-ECL 트랜슬레이터 회로에 있어서, 고 전위 레벨 및 저 전위 레벨인 TTL-ECL/CML 트랜슬레이터 회로를 수신하는 TTL 입력회로, 공통 에미터 노드 결합을 지니며 상기 TTL 입력 회로에 연결된 공통 베이스 노드 결합을 지니는 제1 및 제2전류 미러의 가지 회로를 포함하는 전류 미러 회로를 포함하고 상기 TTL 입력 회로는 이 TTL 입력 회로에인가되는 TTL 논리 신호인고 전위 레벨및 저 전위 레벨에 응답하여 상기 제1전류 미러의 가지 회로가 실질적으로 각각 도통하고 비-도통하도록 동작상 연결되는 바이어스 회로 요소를 지니며, 상기 제2전류 미러의 가지회로는 상기 제1전류 미러의 가지 회로에 흐르는 전류를 미러하고, 상기 공통 에미터 노드 결합에 연결된 에미터 노드를 지니는 차동 증폭기의 제1 및 제2게이트 트랜지스터 요소 및 상기 공통 에미너 노드 결합에 연결된 전류 싱크용 바이어스 피드백 레지스터 요소를 포함하는 차동 증폭기 게이트를 포함하며, 상기 차동 증폭기의 제1게이트 트랜지스터 요소는 상기 제2전류 미러의 가지 회로이고, 임계 전압레벨을 인가하도록 상기 차동 증폭기의 제2게이트트랜지스터 요소의 베이스 노드에 연결된 임계 클램프 회로를 포함하며, 상기 제1 및 제2게이트 트랜지스터 요소중 한 게이트 트랜지스터 요소는, 상기 TTL 입력 회로에 인가되는 TTL 논리 입력 신호인 고, 전위 레벨 및 저 전위 레벨에 따라, 상대적으로 도통하고 타 게이트 트랜지스터 요소는 상대적으로 비-도통하며, 상기 차동 증폭기의 제1 및 제2게이트 트랜지스터 요소의 콜렉터 노드에 각각 연결된 상보적인 제1 및 제2 ECL 출력 회로를 포함하는 트랜슬레이터 회로.
  2. 제1항에 있어서, 상기 차동 증폭기의 제1 및 제2게이트 트랜지스터 요소중 한 게이트 트랜지스터 요소의 콜렉터 노드에 각각 연결된 한측단 및 전압레벨 시프트 수단을 거쳐 상기 임계 클램프 회로 및 상기 TTL 입력회로에 각각 연결되는 제1 및 제2 스윙용 레지스터 요소의 타 측단을 지니는 제1 및 제2스윙용 레지스터 요소를 더우기 포함하는 트랜슬레이터 회로.
  3. 제2항에 있어서, 상기 임계 클램프 회로는 각 제1 및 제2게이트 트랜지스터 요소의 콜렉터 노드에 인가되는 최대 전압 레벨을 임계 전압레벨이상으로 선택된 전압 레벨까지 클램프 시키는 전압 레벨 시프트 수단을 거쳐 동작상 연결되는 트랜슬레이터 회로.
  4. 제2항에 있어서, 상기 TTL 입력 회로의 바이어스 회로 요소는 상기 제1게이트 트랜지스터 요소가 도통하는 경우 상기 제1게이트 트랜지스터 요소의 콜렉터에 연결된 제1스윙용 레지스터의 요소양단에 걸림 스윙 전압 강하가 대략 1VBE이하이도록 선택 배치되는 트랜슬레이터 회로.
  5. 제4항에 있어서, 상기 제2게이트 트랜지스터 요소의 콜렉터 노드에 연결된 제2스윙용 레지스터 요소의 레지스턴스 값은 1VBE이하이며 제2스윙용 레지스터 요소 양단에 걸린 실질적으로 동일한 스윙 전압 강하를 제공하도록 선택되는 트랜슬레이터 회로.
  6. 제2항에 있어서, 상기 TTL 입력 회로의 바이어스 회로 요소 및 상기 임계 클램프 회로는 상기 TTL 입력회로에 인가되는 TTL 논리입력 신호인 고 전위 레벨이 응답하여 상기 제1 및 제2전류 미러의 가지 회로가 도통하는 경우, 상기 공통 에미터 노드 결합에 인가되며 전류 싱크용이고 바이어스 피드백용인 레지스터 요소양단에 걸린 전압 강하가 상기 공통 에미터 노드 결합에 인가되는 전위 레벨을, 상기 제2게이트 트랜지스터 요소를 상대적으로 비-도통하게하는 레벨까지 상승시키는 트랜슬레이터 회로.
  7. 제6항에 있어서, 상기 전류 싱크용이며 바이어스 피드백용인 레지스터 요소 양단에 걸린 전압 강한는 적어도 10 인자에 의한 제2게이트 트랜지스터 요소를 거쳐 흐르는 전류의 감소를 야기시키는 트랜슬레이터 회로.
  8. 제2항에 있어서, 상기 TTL 입력 회로의 바이어스 회로 요소는 상기 임계 클램프 회로 요소는 상기 각각의 제1 및 제2게이트 트랜지스터 요소가 도통하는 경우 상기 각각의 제1 및 제2스윙용 레지스터요소가 대략 1VBE이도록 선택 배치되고, 상기 상보적인 제1 및 제2 ECL 출력 회로는 상기 각각의 상보 ECL 출력에 ECL 논리 출력 신호인 고 전위 레벨 및 저 전위 레벨을 공급함으로써, 상기 ECL 논리 출력 신호인 고 전위 레벨 및 저 전위 레벨 사이의 스윙 전압이 대략 1VBE인 트랜슬레이터 회로.
  9. 제8항에 있어서, 상기 임계 클램프 회로는 상기 임계 전압 레벨이 상기 제2게이트 트랜지스터 요소의 베이스 노드에 인가되므로 해서 상기 TTL 입력 임계 전압이 대략 2VBE로 세트되도록 선택, 배치되는 트랜슬레이터 회로.
  10. 비교적 높은 TTL 전위 레벨(Vcc) 및 비교적 낮은 TTL 전위 레벨(GND) 사이에 동작상 연결된 TTL 입력 회로에 인가되며 상기 비교적 낮은 TTL 전위 레벨(GND)을 기준으로 하여 양(+) 전압 범위에 있는 TTL 논리인고 전위레벨 및 저 전위레벨을 포함하는 TTL 논리 입력 신호에 응답하여, 비교적 높은 ECL 전위 레벨(GND) 및 비교적 낮은 ECL 전위 레벨(VEE) 사이에 동작상 연결된 상보 ECL 출력 회로에, 상기 비교적 높은 ECL 전위(GND)를 기준으로 하여 음(-) 전압범위에 있는 ECL 논리인 고전위레벨 및 저전위 레벨을 포함하는 상보 ECL 논리 출력 신호를 공급하는 차동 출력 TTL-ECL/CML 트랜슬레이터 회로에 있어서, 공통 에미터 노드 결합을 지니며 상기 TTL 입력 회로에 연결된 공통 베이스 노드 결합을 지니는 제1 및 제2전류 미러의 가지 회로를 포함하는 전류 미러 회로를 포함하고, 상기 TTL 입력 회로는, 이 TTL 입력에 인가되는 고전위 레벨 및 저 전위 레벨인 TTL 논리 입력 신호에 응답하여, 상대적으로 각각 도통하고 비-도통하도록 상기 전류 미러 회로에 동작상 연결되며, 상기 제2전류 미러의 가지 회로는 상기 제1전류 가지회로에 흐르는 전류를 미러하고, 상기 공통 에미터 노드 결합에 연결된 에미터 노드를 지니는 차동 증폭기의 제1 및 제2게이트 트랜지스터 요소, 및 상기 공통 에미터 노드 결합 및 전위 레벨(GND) 사이에 연결된 전류 싱크용 레지스터 요소를 포함하는 차동 증폭기 게이트를 포함하며, 상기 차동 증폭기의 제1게이트 트랜지스터 요소는 상기 제2전류 미러의 가지 회로이고, 임계 전압 레벨을 인가하도록 상기 차동증폭기의 제2게이트 트랜지스터 요소의 베이스 노드에 연결된 임계 클램프회로를 포함하며, 상기 제1 및 제2게이트 트랜지스터 요소중 한 게이트 트랜지스터 요소는, 상기 제1게이트 트랜지스터 요소의 베이스 노드에 인가되는 TTL 논리 입력 신호인 고 전위 레벨 및 저 전위 레벨에 따라, 상대적으로 도통하고, 타 게이트 트랜지스터 요소는 상대적으로 비-도통하며, 상기 차동증폭기의 제1 및 제2게이트 트랜지스터 요소의 콜렉터 노드에 각각 연결된 한 측단, 및 전압 레벨 시프트 수단을 거쳐 상기 임계 클램프 회로 및 상기 TTL 입력 회로에 각각 연결된 타측단을 포함하는 제1 및 제2스윙용 레지스터 요소를 포함하고, 상기 TTL 입력 회로에 인가되는 TTL 논리 입력 신호인 고 전위레벨 및 저 전위 레벨에 응답하여, 레벨 시프되고 변화된 상보 ECL 논리 출력신호를 공급하도록 상기 차동 증폭기의 제1 및 제2게이트 트랜지스터 요소의 콜렉터 노드에 각각 연결되는 상보적인 제1 및 제2 ECL 출력 회로를 포함하는 트랜슬레이터 회로.
  11. 제10항 있어서, 상기 제1스윙용 레지스터 요소는 상기 제1게이트 트랜지스터 요소의 콜렉터 노드에 연결되고, 상기 제2스윙용 레지스터 요소는 상기 제2게이트 트랜지스터 요소의 콜렉터 노드에 연결되며, 상기 각 제1 및 제2스윙용 레지스터 요소의 레지스턴스 값은 상기 각각의 제1 및 제2게이트 트랜지스터 요소가 도통하는 경우 제1 및 제2스윙용 레지스터 요소 양단에 걸린 전압 강하가 대략 1VBE이하이도록 선택되는 트랜슬레이터 회로.
  12. 제10항에 있어서, 상기 TTL 입력 회로의 바이어스 회로 요소 및 상기 임계 클램프 회로는, 상기 전류 미러의 제1 및 제2가지 회로가 TTL 논리 입력 신호인 고 전위 레벨에 응답하여 도통하는 경우, 상기 공통 에미터 노드 결합에 연결되는 상기 전류 싱크용 레지스터 요소 양단에 걸린 전압 강하가 상기 공통 에미터 노드 결합에 인가되는 전위 레벨을 상승하므로해서 상긱 제2게이트 트랜지스터 요소가 상대적으로 비-도통하도록 선택, 배치되는 트랜슬레이터 회로.
  13. 제12항에 있어서, 상기 전류 싱크용 레지스터 요소 양단에 걸린 전압 강하가 적어도 10인자에 의한 제2게이트 트랜지스터 요소를 거쳐 전류의 감소를 야기시키는 트랜슬레이터 회로.
  14. 제10항에 있어서, 상기 임계 클램프 회로는 상기 제1 및 제2게이트 트랜지스터 요소의 콜렉터 노드에 인가되는 최대의 고 전위 레벨을 클램프하도록 전압레벨 시프트 수단을 거쳐 각 제1 및 제2게이트 트랜지스터 요소의 콜렉터 노드에 동작상 연결되는 트랜슬레이터 회로.
  15. 제10항에 있어서, 상기 TTL 입력 회로는 상기 제1게이트 트랜지스터 요소가 도통하는 경우 상기 제1게이트 트랜지스터 요소의 게이트 노드에 연결된 제1스윙용 레지스터 요소 양단에서 대략 1VRE이하인 전압강하를 설정하는 전압분할기용 바이어스 회로 요소를 포함하는 트랜슬레이터 회로.
  16. 제10항에 있어서, 상기 임계 클램프 회로는 상기 제2게이트 트랜지스터 요소의 베이스 노드 및 비교적 낮은 TTL 전위 레벨(GND) 사이에 동작상 연결된 다이오드 스택부를 포함하며, 상기 임계 클램프 회로는 상기 제1 및 제2게이트 트랜지스터 요소의 콜렉터 노드에 인가되는 최대 전압 레벨을 상기 임계 전압 레벨이상으로 선택된 레벨까지 클램프시키도록 상기 제1 및 제2게이트 트랜지스터 요소의 각 콜렉터 노드 및 상기 제2게이트 트랜지스터 요소의 베이스 노드사이에 동작상 연결된 레벨시프트 수단을 더우기 포함하는 트랜슬레이터 회로.
  17. 제16항에 있어서, 상기 TTL 입력회로의 바이어스 회로 요소 및 상기 임계 클램프 회로는 상기 제1 및 제2게이트 트랜지스터 요소 각각이 도통하는 경우 상기 제1 및 제2게이트 트랜지스터 요소의 콜렉터 노드에 각각 연결된 각각의 제1 및 제2스윙용 레지스터 요소 양단에 걸린 전압 강하가 대략 1VBE이하이도록 선택, 배치됨으로써, 상기 ECL 논리 출력 신호인 고 전위 레벨 및 저 전위 레벨사이의 스윙 전압이 대략 1VEE이하인 트랜슬레이터 회로.
  18. 제17항에 있어서, 상기 임계 클램프 회로인 다이오드 스택부를 상기 제2게이트 트랜지스터 요소의 베이스 노드에 클램프된 임계 전압 레벨이 대략 2VEE이도록 선택, 배치되는 트랜슬레이터 회로.
  19. TTL 논리 입력 신호에 응답하여 상보 ECL 논리 출력 신호를 공급하며, 고 전위 레벨 및 저전위 레벨인 TTL 논리 신호를 수신하는 TTL 입력 회로를 지니고, 공통 에미터 노드 결합을 지니며 상기 TTL 입력 회로에 연결된 공통 베이스 노드 결합을 지니는 제1 및 제2전류 미러의 가지 회로를 포함하는 전류 미러 회로를 지니고, 상기 제1전류 미러의 가지 회로는 상기 TTL 입력 회로에 인가되는 TTL 논리 신호인 고 전위 레벨 및 저 전위 레벨에 응답하여 실질적으로 각각 도통하고 비-도통하며, 상기 제2전류 미러의 가지 회로는 상기 제1전류 미러의 가지 회로에 흐르는 전류를 미러하고, 상기 제1전류 미러의 가지 회로의 콜렉터 노드에 연결된 제1ECL 출력 회로를 지니는 차동 출력 TTL-ECL/CML 트랜슬레이터 회로에 있어서, 상기 공통 에미터 노드 결합에 연결된 에미터 노드 및 상기 공통 에미터 노드 결합에 연결된 전류 싱크용 바이어스 요소를 지니는 차동 증폭기의 제1 및 제2게이트 트랜지스터 요소를 포함하는 차동 증폭기 게이트를 포함하고, 상기 제2전류 미러의 가지 회로는 상기 차동 증폭기의 제1게이트 트랜지스터 요소를 포함하며, 차동 증폭기의 제1트랜지스터 요소의 베이스 노드에 인가되며 고 전위 레벨 및 저 전위 레벨 사의 중간값인 임계 전압레벨을 인가하도록 상기 차등 증폭기의 제2게이트 트랜지스터 요소의 베이스 노드에 연결된 임계 클램프 회로를 포함하고, 상기 제1 및 제2게이트 트랜지스터 요소중 한 게이트 트랜지스터 요소는, 상기 TTL 입력 회로에 인가되는 TTL 논리 입력 신호인 고 전위 레벨 및 저 전위 레벨에 따라, 상대적으로 도통하며, 타 게이트 트랜지스터 요소는 상대적으로 비-도통하고, 상기 제1ECL 출력 회로에 상보 ECL 출력을 제공하도록 상기 차동 증폭기의 제2게이트 트랜지스터 요소의 콜렉터노드에 연결된 제2 ECL 출력 회로를 포함하는 트랜슬레이터 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900012969A 1989-08-23 1990-08-22 차동 출력을 지니는 ttl-ecl/cml 트랜슬레이터 회로 KR910005576A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US397,769 1989-08-23
US07/397,769 US4945263A (en) 1989-08-23 1989-08-23 TTL to ECL/CML translator circuit with differential output

Publications (1)

Publication Number Publication Date
KR910005576A true KR910005576A (ko) 1991-03-30

Family

ID=23572548

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900012969A KR910005576A (ko) 1989-08-23 1990-08-22 차동 출력을 지니는 ttl-ecl/cml 트랜슬레이터 회로

Country Status (5)

Country Link
US (1) US4945263A (ko)
EP (1) EP0414096B1 (ko)
JP (1) JP2852972B2 (ko)
KR (1) KR910005576A (ko)
DE (1) DE69015507T2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03109767A (ja) * 1989-09-25 1991-05-09 Nec Corp 半導体集積回路装置
US5051621A (en) * 1990-05-04 1991-09-24 National Semiconductor Corporation Area-efficient low-power bipolar current-mode logic
US5276361A (en) * 1991-11-25 1994-01-04 Ncr Corporation TTL compatible input buffer
GB2341246A (en) 1998-09-03 2000-03-08 Ericsson Telefon Ab L M Differential level shifting circuit
US6300802B1 (en) 1999-02-19 2001-10-09 Applied Micro Circuits Corporation Output buffer with programmable voltage swing
US6198309B1 (en) 1999-03-31 2001-03-06 Applied Micro Circuits Corporation Emitter follower output with programmable current
US6285259B1 (en) 1999-04-21 2001-09-04 Infineon Technologies North America Corp. System and method for converting from single-ended to differential signals
JP4267181B2 (ja) * 2000-06-13 2009-05-27 富士通マイクロエレクトロニクス株式会社 差動アンプ回路、差動変換回路及びミキサ回路
TW201226036A (en) 2011-04-12 2012-07-01 Wen-Der Yang Water-filtering container and filter core

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58115932A (ja) * 1981-12-28 1983-07-09 Fujitsu Ltd レベル変換回路
DE3217237A1 (de) * 1982-05-07 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur pegelumsetzung
US4553842A (en) * 1983-05-09 1985-11-19 Illinois Tool Works Inc. Two dimensional optical position indicating apparatus
US4533842A (en) * 1983-12-01 1985-08-06 Advanced Micro Devices, Inc. Temperature compensated TTL to ECL translator
US4684831A (en) * 1984-08-21 1987-08-04 Applied Micro Circuits Corporation Level shift circuit for interfacing between two different voltage levels using a current mirror circuit
US4654549A (en) * 1985-06-04 1987-03-31 Fairchild Semiconductor Corporation Transistor-transistor logic to emitter coupled logic translator
JPH0763139B2 (ja) * 1985-10-31 1995-07-05 日本電気株式会社 レベル変換回路
US4736125A (en) * 1986-08-28 1988-04-05 Applied Micro Circuits Corporation Unbuffered TTL-to-ECL translator with temperature-compensated threshold voltage obtained from a constant-current reference voltage
US4771191A (en) * 1987-02-03 1988-09-13 Julio Estrada TTL to ECL translator
JPH0683053B2 (ja) * 1987-10-30 1994-10-19 日本電気株式会社 レベル変換回路
US4806800A (en) * 1987-11-20 1989-02-21 Tandem Computers Incorporated TTL-to-ECL input translator/driver circuit
US4857776A (en) * 1987-11-20 1989-08-15 Tandem Computers Incorporated True TTL output translator-driver with true ECL tri-state control

Also Published As

Publication number Publication date
US4945263A (en) 1990-07-31
JP2852972B2 (ja) 1999-02-03
JPH0389623A (ja) 1991-04-15
DE69015507D1 (de) 1995-02-09
EP0414096B1 (en) 1994-12-28
DE69015507T2 (de) 1995-08-03
EP0414096A2 (en) 1991-02-27
EP0414096A3 (en) 1991-05-15

Similar Documents

Publication Publication Date Title
US4920284A (en) CMOS level converter circuit with reduced power consumption
JP4202504B2 (ja) ディファレンシャルスイッチング回路およびディジタルアナログ変換器
US4490630A (en) Current switch emitter follower with current mirror coupled push-pull output stage
KR890004500A (ko) 출력버퍼
US5148061A (en) ECL to CMOS translation and latch logic circuit
KR890017875A (ko) 마스터-슬레이브 플립플롭회로
US4401901A (en) Comparator
US3317750A (en) Tapped emitter flip-flop
KR910005576A (ko) 차동 출력을 지니는 ttl-ecl/cml 트랜슬레이터 회로
JP2852971B2 (ja) Ｔｔｌからｅｃｌ／ｃｍｌへの変換回路
KR900001026A (ko) 반도체회로 및 그것을 사용한 신호처리 시스템
KR0157419B1 (ko) Ecl/cml 의사-레일 회로 차단 드라이버 회로 및 래치 회로
KR900019374A (ko) Ecl/cml에미터 플로워 전류 스위치 회로
US6323683B1 (en) Low distortion logic level translator
US5463332A (en) Multiple differential input ECL or/nor gate
KR910014944A (ko) 반도체 집적회로장치
IE910093A1 (en) Signal level converter
KR940018988A (ko) 어드레스 변이 검출을 발생시키는 어드레스 버퍼(An address buffer for generating an address transition detection)
JP2987971B2 (ja) レベル変換回路
KR890004498A (ko) 논리회로
KR910010876A (ko) Ecl회로를 갖는 반도체 집적회로
US20010013794A1 (en) Buffer circuit
US5331229A (en) CMOS/ECL signal level converter
KR950005021B1 (ko) 레벨변환회로
SU683024A1 (ru) Стабилизированный логический элемент

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid