JPS58115932A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPS58115932A JPS58115932A JP56214347A JP21434781A JPS58115932A JP S58115932 A JPS58115932 A JP S58115932A JP 56214347 A JP56214347 A JP 56214347A JP 21434781 A JP21434781 A JP 21434781A JP S58115932 A JPS58115932 A JP S58115932A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- General Engineering & Computer Science (AREA)
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＴＴＬ論理回路のレベルの信号を差動論理回
路のレベルの信号（二変換する、レベル変換回路に関す
るものである。
路のレベルの信号（二変換する、レベル変換回路に関す
るものである。
論理回路の一部なＴＴＬ論理回路で構成し、他の部分を
差動論理回路で構成する必要が生じる場合がある。この
場合、ＴＴＬ論理回路と差動論理回路とでは信号レベル
が異なるためそのままでは接続することができない。
差動論理回路で構成する必要が生じる場合がある。この
場合、ＴＴＬ論理回路と差動論理回路とでは信号レベル
が異なるためそのままでは接続することができない。
第１図はＴＴＬ論理レベルと差動論理レベルとを説明し
ている。同図（二おいて（ａ）はＴＴＬ論理レベルを示
し、電源電圧なＯｖおよび５ｖとしたとき、ローレベル
は０〜α４Ｖ、ハイレベルハ２．８ Ｖ〜５ｖ程度が普
通である。また（ｂ）は差動論理しくルな示し、電源電
圧を同じくＯｖ８よび５ｖとしたとき、ローレベルは０
〜３．４ Ｖ 、ハイレベルは４．２〜５Ｖ程度（二選
ばれる。このようにＴＴＬ論理レベルと差動論理レベル
とは全く異なっており、従って両種の論理回路をそのま
ま接続することはできず、レベル変換回路を中介するこ
とが必要となる。
ている。同図（二おいて（ａ）はＴＴＬ論理レベルを示
し、電源電圧なＯｖおよび５ｖとしたとき、ローレベル
は０〜α４Ｖ、ハイレベルハ２．８ Ｖ〜５ｖ程度が普
通である。また（ｂ）は差動論理しくルな示し、電源電
圧を同じくＯｖ８よび５ｖとしたとき、ローレベルは０
〜３．４ Ｖ 、ハイレベルは４．２〜５Ｖ程度（二選
ばれる。このようにＴＴＬ論理レベルと差動論理レベル
とは全く異なっており、従って両種の論理回路をそのま
ま接続することはできず、レベル変換回路を中介するこ
とが必要となる。
このようなＴＴＬ論理レベルな差動論理レベルに変換す
るためのレベル変換回路としては、ＴＴＬ回路の出力を
オーブンコレクタ形式として、七のコレクタにおける負
荷抵抗を適当な分割比に分けて、分割された出力電圧が
次段の差動論理回路のレベルになるように分圧する回路
が用いられていた。
るためのレベル変換回路としては、ＴＴＬ回路の出力を
オーブンコレクタ形式として、七のコレクタにおける負
荷抵抗を適当な分割比に分けて、分割された出力電圧が
次段の差動論理回路のレベルになるように分圧する回路
が用いられていた。
第２図はＴＴＬ論理レベルを差動論理レベル（二変換す
るための従来のレベル変換回路を示したものである。同
図Ｃ二おいて、Ｑ＋−Ｑｓはトランジスタ、Ｄ、〜Ｄ３
はダイオード、Ｒ２−Ｒ６は抵抗、Ｃ４６は抵抗Ｒ６、
Ｒ５の寄生容量である。またＩＮは入力端子、ＯＵＴは
出力端子である。
るための従来のレベル変換回路を示したものである。同
図Ｃ二おいて、Ｑ＋−Ｑｓはトランジスタ、Ｄ、〜Ｄ３
はダイオード、Ｒ２−Ｒ６は抵抗、Ｃ４６は抵抗Ｒ６、
Ｒ５の寄生容量である。またＩＮは入力端子、ＯＵＴは
出力端子である。
また第６図は、第２図のレベル変換回路における各部信
号を示している。同図（二おいて、（ａ）は入力端子（
ＩＮ）における入力電圧ｖｘｙ 、（ｂ）はトランジス
タＱ１のベース電圧ＶＡ、（（りはトランジスタＱ２の
コレクタ電流ＩＱ２、（ｄ）はトランジスタＱ１のベー
ス電圧ＶＢ 、 （ｅ）は出力端子（ＯＵＴ）における
出力電圧ｖＯである。
号を示している。同図（二おいて、（ａ）は入力端子（
ＩＮ）における入力電圧ｖｘｙ 、（ｂ）はトランジス
タＱ１のベース電圧ＶＡ、（（りはトランジスタＱ２の
コレクタ電流ＩＱ２、（ｄ）はトランジスタＱ１のベー
ス電圧ＶＢ 、 （ｅ）は出力端子（ＯＵＴ）における
出力電圧ｖＯである。
第２図において、トランジスタＱｔはオーブンコレクタ
用のトランジスタであって、抵抗Ｒ，、Ｒ，を負荷抵抗
として接続されている。今、入力電圧ＶＩＮ カＴＴＬ
論理レベル（二従って、ローレベルのとキＶＩＬ、ハ
イレベルのときＶ工Ｈ（二なるものとする（第３図（ａ
））。これによってトランジスタＱ＋のベース電圧ｖＡ
は、入力電圧ｖｒｎがローレベルのときはＶｘＮ＋Ｖｓ
Ｄ＜ＶｅＤハ！ （：ｔ −）’ ＤＩ ノ順方向’ａ
ｔ圧） Ｅよって定まり、入力電圧ｖ工Ｎがハイレベル
のときはダイオードＤ！は遮断されてトランジスタＱ１
のベースエミッタ間電圧（以下これをＶｌと称する）と
ダイオードＤ３の順方向電圧とトランジスタＱ、のＶＢ
Ｅとでほぼ定まる電圧となる。第３図（ｂ）（二おいて
は、これをそれぞれｖＡＬ＋ ＶＡＩＩで示している。
用のトランジスタであって、抵抗Ｒ，、Ｒ，を負荷抵抗
として接続されている。今、入力電圧ＶＩＮ カＴＴＬ
論理レベル（二従って、ローレベルのとキＶＩＬ、ハ
イレベルのときＶ工Ｈ（二なるものとする（第３図（ａ
））。これによってトランジスタＱ＋のベース電圧ｖＡ
は、入力電圧ｖｒｎがローレベルのときはＶｘＮ＋Ｖｓ
Ｄ＜ＶｅＤハ！ （：ｔ −）’ ＤＩ ノ順方向’ａ
ｔ圧） Ｅよって定まり、入力電圧ｖ工Ｎがハイレベル
のときはダイオードＤ！は遮断されてトランジスタＱ１
のベースエミッタ間電圧（以下これをＶｌと称する）と
ダイオードＤ３の順方向電圧とトランジスタＱ、のＶＢ
Ｅとでほぼ定まる電圧となる。第３図（ｂ）（二おいて
は、これをそれぞれｖＡＬ＋ ＶＡＩＩで示している。
トランジスタ化は電圧ｖＡがバインベルのとき導通し、
そのエミッタ電流は抵抗Ｒ３とトランジスタＱ２のベー
ス（二分流し、これＣ二よってトランジスタＱ！は導通
する。一方、トランジスタＱ、は電圧ｖＡがローレベル
のときは、遮断するか僅かにエミッタ電流が流れる状態
となるが、このときトランジスタＱ２のペース菟二電流
は流れず、トランジスタＱ２を導通亀ユ至らしめない。
そのエミッタ電流は抵抗Ｒ３とトランジスタＱ２のベー
ス（二分流し、これＣ二よってトランジスタＱ！は導通
する。一方、トランジスタＱ、は電圧ｖＡがローレベル
のときは、遮断するか僅かにエミッタ電流が流れる状態
となるが、このときトランジスタＱ２のペース菟二電流
は流れず、トランジスタＱ２を導通亀ユ至らしめない。
トランジスタＱ２の電流ＩＱ、は導通時抵抗Ｒ４、ＲＩ
ｌｌ二よって定まる／ハイレベルの電流ＩＱ２Ｈとなり
、遮断時ローレベルの電流ＩＱ２Ｌとなるが、電流ＩＱ
２Ｌは殆どゼロである（第６図（Ｃ））。これ（二よっ
て抵抗Ｒ４とＲＩＩの接続点（＝生じる電圧ＶＢは、ト
ランジスタＱ２の遮断時は、電源電圧ｖｃｏにほぼ等し
い電圧ＶＢＨであり、トランジスターの導通時は、電源
電圧ＶＯＯから電流ＩＱ、Ｈの抵抗Ｒ，ｌ二おける電圧
降下を差引いた電圧ＶＢＬとなる（第３図（ｄ））。
ｌｌ二よって定まる／ハイレベルの電流ＩＱ２Ｈとなり
、遮断時ローレベルの電流ＩＱ２Ｌとなるが、電流ＩＱ
２Ｌは殆どゼロである（第６図（Ｃ））。これ（二よっ
て抵抗Ｒ４とＲＩＩの接続点（＝生じる電圧ＶＢは、ト
ランジスタＱ２の遮断時は、電源電圧ｖｃｏにほぼ等し
い電圧ＶＢＨであり、トランジスターの導通時は、電源
電圧ＶＯＯから電流ＩＱ、Ｈの抵抗Ｒ，ｌ二おける電圧
降下を差引いた電圧ＶＢＬとなる（第３図（ｄ））。
さらに電圧ｖＢはトランジスタＱ３のペースに直接供給
されており、これによって出力端子（ＯＵＴ）に生じる
出力電圧ＶＯは、電圧ｖＢからトランジスタＱ３のペー
スエミッタ間電圧ＶＢＥを差引いたものとして定まる（
第３図（ｅ））。従って、抵抗電とＲ１＋の分割比を適
当（二選ぶこと（二よって、入力電圧ＶＩＮがＴＴＬ論
理レベルのハイレベルのとき、出力電圧Ｖｏが差Ｔｏ
論ｆＷレベルのローレベルの電圧ｖＯＬとなり、入力電
圧ＶＩＮがＴＴＬ論理レベルのローレベルのとき、出力
電圧Ｖｏが差動論理レベルのハイレベルの電圧Ｖｏｌｔ
となり（第６図（ｅ））、所望のレベル変換を行うこと
ができる。
されており、これによって出力端子（ＯＵＴ）に生じる
出力電圧ＶＯは、電圧ｖＢからトランジスタＱ３のペー
スエミッタ間電圧ＶＢＥを差引いたものとして定まる（
第３図（ｅ））。従って、抵抗電とＲ１＋の分割比を適
当（二選ぶこと（二よって、入力電圧ＶＩＮがＴＴＬ論
理レベルのハイレベルのとき、出力電圧Ｖｏが差Ｔｏ
論ｆＷレベルのローレベルの電圧ｖＯＬとなり、入力電
圧ＶＩＮがＴＴＬ論理レベルのローレベルのとき、出力
電圧Ｖｏが差動論理レベルのハイレベルの電圧Ｖｏｌｔ
となり（第６図（ｅ））、所望のレベル変換を行うこと
ができる。
しかしながら第２図（二本されたレベル変換回路では、
電圧ｖＢの立下り時は、トランジスタＱ倉（二よって電
流を強制的に流すため、その立下りは速いが、電圧Ｖ、
Ｂの立上り時は、トランジスタＱ２に電流が流れなくな
るため、抵抗Ｒ４とＲ６の寄生容１１ Ｃ４６に充電さ
れた電荷は、抵抗Ｒ４とＲ，の直列回路を経て放電し、
この電流に基づく電圧降下が電圧ＶＢに重畳される。従
って電圧ｖＢの立上りは第６図（ｄ）に示すように緩や
か（−なり、出力電圧Ｖｏもこれと同じ波形となる（第
６図（ｅ））。この場合の電圧ｖＢの立上りの時定数は
次式によって定まる。
電圧ｖＢの立下り時は、トランジスタＱ倉（二よって電
流を強制的に流すため、その立下りは速いが、電圧Ｖ、
Ｂの立上り時は、トランジスタＱ２に電流が流れなくな
るため、抵抗Ｒ４とＲ６の寄生容１１ Ｃ４６に充電さ
れた電荷は、抵抗Ｒ４とＲ，の直列回路を経て放電し、
この電流に基づく電圧降下が電圧ＶＢに重畳される。従
って電圧ｖＢの立上りは第６図（ｄ）に示すように緩や
か（−なり、出力電圧Ｖｏもこれと同じ波形となる（第
６図（ｅ））。この場合の電圧ｖＢの立上りの時定数は
次式によって定まる。
１重” Ｃ４１１（Ｒ４＋ Ｒｅ ）
（１）このよう（＝
第２図に示された従来のレベル変換回路は、出力電圧の
立上りが遅いため、遅延時間が大きくなる欠点があった
。
（１）このよう（＝
第２図に示された従来のレベル変換回路は、出力電圧の
立上りが遅いため、遅延時間が大きくなる欠点があった
。
本発明はこのような従来技術の欠点を解決しようとする
ものであって、その目的は、レベル変換回路における出
力電圧の変化を迅速にすることによって、ＴＴＬ論理レ
ベルから差動論理レベルへの変換における遅延を少なく
し、従ってより高速な動作が可能な回路形式を提供する
こと（二ある。
ものであって、その目的は、レベル変換回路における出
力電圧の変化を迅速にすることによって、ＴＴＬ論理レ
ベルから差動論理レベルへの変換における遅延を少なく
し、従ってより高速な動作が可能な回路形式を提供する
こと（二ある。
以下、実施例について本発明の詳細な説明する。
第４図は本発明のレベル変換回路の一実施例の構成を示
したものである。同図（＝おいてＱ＋＋〜Ｑ＋ａはＮＰ
Ｎ ）ランジスタ、ＤＩｌ〜ＤＩ６はダイオード、Ｒ１
１〜Ｒ１１ｌは抵抗、ＣＵは抵抗Ｒ１１１の寄生容量で
ある。
したものである。同図（＝おいてＱ＋＋〜Ｑ＋ａはＮＰ
Ｎ ）ランジスタ、ＤＩｌ〜ＤＩ６はダイオード、Ｒ１
１〜Ｒ１１ｌは抵抗、ＣＵは抵抗Ｒ１１１の寄生容量で
ある。
またＩＮは入力端子、ＯＵＴは出力端子、ＯＵＴは反転
出力端子である。
出力端子である。
第４図の回路において、トランジスタＱ＋２ ＋ Ｑ＋
ａは等しい特性のトランジスタからなり、エミッタを共
通（−接続され、等しい値の負荷抵抗Ｒ１３＋ Ｒ１４
を有して差動対を形成している。１差動対の一方のトラ
ンジスタＱｕのペースは順方向に接続されたダイオード
Ｄ１２を介して入力端子（−接続されるととも（＝、抵
抗Ｒｏ ＋ Ｒ＋ｔ 、 ）ランジスタロ０８．ダイオ
ードｐ、 ｌ Ｄ１番からなるクランプ回路（二接続さ
れ、他方のトランジスタは抵抗Ｒ１１１＋ Ｒ１１＋か
らなる分圧回路の中点（＝接続されている。さら（二差
動対を形成するトランジスタＱ＋２ ＋ Ｑｕのコレク
タは、コレクタを直接電源ＶＯＯに接続されてそれぞれ
エミッタフォロアを形成丁゛るトランジズ□・°りＱ＋
ｓ ＋ Ｑ＋ａのペースにそれぞれ接続されている。
ａは等しい特性のトランジスタからなり、エミッタを共
通（−接続され、等しい値の負荷抵抗Ｒ１３＋ Ｒ１４
を有して差動対を形成している。１差動対の一方のトラ
ンジスタＱｕのペースは順方向に接続されたダイオード
Ｄ１２を介して入力端子（−接続されるととも（＝、抵
抗Ｒｏ ＋ Ｒ＋ｔ 、 ）ランジスタロ０８．ダイオ
ードｐ、 ｌ Ｄ１番からなるクランプ回路（二接続さ
れ、他方のトランジスタは抵抗Ｒ１１１＋ Ｒ１１＋か
らなる分圧回路の中点（＝接続されている。さら（二差
動対を形成するトランジスタＱ＋２ ＋ Ｑｕのコレク
タは、コレクタを直接電源ＶＯＯに接続されてそれぞれ
エミッタフォロアを形成丁゛るトランジズ□・°りＱ＋
ｓ ＋ Ｑ＋ａのペースにそれぞれ接続されている。
また第５図は第４図のノベル変換回路における各部信号
を示している。同図において、（＆）は入力端子（ＩＮ
）における入力電圧ＶＩＮ 、 （ｂ）はトランジスタ
Ｑ１１のペース電圧Ｖｏ、（ｃ）はトランジスタＱ＋ｔ
のコレクタ電流ＩＱ、、、（ｄ）はトランジスタＱｌｌ
＋のベース電圧ＶＤ 、（ｅ）は反転出力端子（研）（
＝おける出力電圧ｖＯである。
を示している。同図において、（＆）は入力端子（ＩＮ
）における入力電圧ＶＩＮ 、 （ｂ）はトランジスタ
Ｑ１１のペース電圧Ｖｏ、（ｃ）はトランジスタＱ＋ｔ
のコレクタ電流ＩＱ、、、（ｄ）はトランジスタＱｌｌ
＋のベース電圧ＶＤ 、（ｅ）は反転出力端子（研）（
＝おける出力電圧ｖＯである。
第４図（＝おいて、入力電圧ＶＩＮがＴＴＬ論理レベル
に従ってローレベルのときｖｒＬ、〕１イレペルのとき
ＶＩＮになるものとする（第５図（ＩＬ））。今、入力
電圧Ｖ工がハイレベルＶ工ＨになるとダイオードＤＩ！
は遮断されて、電圧Ｖｏはノ１イレベルｖａｎとなるが
、その値はトランジスタＱ１□のベースエミッタ間電圧
ＶＢ１１＋と、ダイオードＤＩＲおよびＤ１４のそれぞ
れの順方向電圧ｖｓ’ｎの和によって定まる一定値Ｖｃ
Ｈｌニクランブされる（第５図（ｂ））。電圧Ｖｏはト
ランジスタＱ＋ｔのペースに与えられているので、トラ
ンジスタＱ１！は導通してコレクタ電流ＩＱ１２がトラ
ンジスタＱ＋４１抵抗Ｒ１ｆｆを経て流れて、ノ１イレ
ベルの電流ＩＱ、□Ｈを生じる（第５図（Ｃ））。これ
（二よってトランジスタＱ＋ｔのコレクタの電圧ｖＤは
、電源電圧ＶＯＯから抵抗Ｒ１ａ（二おける電流ＩＱｌ
！Ｈの電圧降下を差引いたローレベルの電圧ＶＤＬとな
る（第５図（ｄ））。電圧ｖＤはトランジスタＱＣｓの
ペース（二与えられているので、トランジスタＱ＋ｓの
エミッタの電圧は、電圧ｖＤＬ力１らトランジスタＱｕ
のペースエミッタ間電圧■ＢＥを差引いた値となり、ロ
ーレベルの出力電圧陣を生じる（第５図（ｅ））。
に従ってローレベルのときｖｒＬ、〕１イレペルのとき
ＶＩＮになるものとする（第５図（ＩＬ））。今、入力
電圧Ｖ工がハイレベルＶ工ＨになるとダイオードＤＩ！
は遮断されて、電圧Ｖｏはノ１イレベルｖａｎとなるが
、その値はトランジスタＱ１□のベースエミッタ間電圧
ＶＢ１１＋と、ダイオードＤＩＲおよびＤ１４のそれぞ
れの順方向電圧ｖｓ’ｎの和によって定まる一定値Ｖｃ
Ｈｌニクランブされる（第５図（ｂ））。電圧Ｖｏはト
ランジスタＱ＋ｔのペースに与えられているので、トラ
ンジスタＱ１！は導通してコレクタ電流ＩＱ１２がトラ
ンジスタＱ＋４１抵抗Ｒ１ｆｆを経て流れて、ノ１イレ
ベルの電流ＩＱ、□Ｈを生じる（第５図（Ｃ））。これ
（二よってトランジスタＱ＋ｔのコレクタの電圧ｖＤは
、電源電圧ＶＯＯから抵抗Ｒ１ａ（二おける電流ＩＱｌ
！Ｈの電圧降下を差引いたローレベルの電圧ＶＤＬとな
る（第５図（ｄ））。電圧ｖＤはトランジスタＱＣｓの
ペース（二与えられているので、トランジスタＱ＋ｓの
エミッタの電圧は、電圧ｖＤＬ力１らトランジスタＱｕ
のペースエミッタ間電圧■ＢＥを差引いた値となり、ロ
ーレベルの出力電圧陣を生じる（第５図（ｅ））。
入力電圧ＶＩＮがローレベルｖＩＬｔ二なると（第５図
（ａ））、ダイオードＩ）ｕは導通し、電圧ｖＯはＶＩ
Ｎ ＋ ＶＳＤ（ＶＳＤはダイオードＩ）＋ｔの順方向
電圧）（二よって定まるローレベルＶＯＬとなる（第５
図（ｂ））。トランジスタＱ＋３のペースにはＶＯＲと
ＶＯＬの中間の電圧ｖＲが基準電圧として与えられてい
るので、従ってこの場合はトランジスタＱ１ｓ ｔ′−
電流が流れてトランジスタＱ＋ｔは遮断され、電流”Ｌ
ｕはローレベルＩＱＩ、。
（ａ））、ダイオードＩ）ｕは導通し、電圧ｖＯはＶＩ
Ｎ ＋ ＶＳＤ（ＶＳＤはダイオードＩ）＋ｔの順方向
電圧）（二よって定まるローレベルＶＯＬとなる（第５
図（ｂ））。トランジスタＱ＋３のペースにはＶＯＲと
ＶＯＬの中間の電圧ｖＲが基準電圧として与えられてい
るので、従ってこの場合はトランジスタＱ１ｓ ｔ′−
電流が流れてトランジスタＱ＋ｔは遮断され、電流”Ｌ
ｕはローレベルＩＱＩ、。
となる（第５図（Ｃ））。これによって電圧ＶＤは、電
源電圧ＶＯＯからトランジスタＱ＋ｔのペースエミッタ
間電圧ＶＢ］！１を差引いた値として定まるノ１イレペ
ルの電圧ＶＤＨとなる（第５図（ｄ））。従ってトラン
ジスタＱＩＩ＋のエミッタには電圧ＶＤＨからトランジ
スタＱＩ６のペースエミッタ間電圧ｖＢＥを差引いた値
として定まるバインペルの出力電圧■を生じる（第５図
（ｅ））。
源電圧ＶＯＯからトランジスタＱ＋ｔのペースエミッタ
間電圧ＶＢ］！１を差引いた値として定まるノ１イレペ
ルの電圧ＶＤＨとなる（第５図（ｄ））。従ってトラン
ジスタＱＩＩ＋のエミッタには電圧ＶＤＨからトランジ
スタＱＩ６のペースエミッタ間電圧ｖＢＥを差引いた値
として定まるバインペルの出力電圧■を生じる（第５図
（ｅ））。
この際電圧ｖＤの立上りは、抵抗Ｒ１１１の奇生容量ｅ
、ａの電荷が抵抗Ｒ，３を経て放電されるため、次式に
よって定まる時定数に従う。
、ａの電荷が抵抗Ｒ，３を経て放電されるため、次式に
よって定まる時定数に従う。
τ２ ＝ Ｃ１ｓ Ｒｘｊ（２）
ここで抵抗Ｒ１１１は第２図の場合の抵抗Ｒ，に相当す
る値であり、従って（２）式の時定数τ２を定める抵抗
値と容量値は、（１）式の場合の抵抗値、容量値と比べ
て小さくできる。従って時定数τ！は時定数１重（二比
べて小さく、第４図のレベル変換回路における出力電圧
の立上り時間の遅延は第２図の場合と比べて小さく、よ
り高速動作が可能となる。なお第４図（＝おいては省略
されているが、差動対を形成する他方のトランジスタＱ
！３の負荷抵抗ＲＩ４も等しい値の寄生容量を有し、従
って電圧りないし出力電圧Ｖｏの立上りの遅延も、出力
電圧Ｖｏと同じ（二なることはぎうまでもない。
る値であり、従って（２）式の時定数τ２を定める抵抗
値と容量値は、（１）式の場合の抵抗値、容量値と比べ
て小さくできる。従って時定数τ！は時定数１重（二比
べて小さく、第４図のレベル変換回路における出力電圧
の立上り時間の遅延は第２図の場合と比べて小さく、よ
り高速動作が可能となる。なお第４図（＝おいては省略
されているが、差動対を形成する他方のトランジスタＱ
！３の負荷抵抗ＲＩ４も等しい値の寄生容量を有し、従
って電圧りないし出力電圧Ｖｏの立上りの遅延も、出力
電圧Ｖｏと同じ（二なることはぎうまでもない。
さらに第４図の回路では、電圧Ｖｏのハイレベルは前述
のよう（ニ一定電圧ｖｃＨにクランプされるよう（ニな
っているので、差動対を形成するトランジスタＱｓｍ
ｓ Ｑｓａの電流は飽和状態（二連することがないよう
（１保たれる。一般（ニトランジスタが飽和状態になる
と回復するとき時間的遅れを生じるが、第４図の回路で
は飽和が防止されているので、高速動作が損われること
はない。
のよう（ニ一定電圧ｖｃＨにクランプされるよう（ニな
っているので、差動対を形成するトランジスタＱｓｍ
ｓ Ｑｓａの電流は飽和状態（二連することがないよう
（１保たれる。一般（ニトランジスタが飽和状態になる
と回復するとき時間的遅れを生じるが、第４図の回路で
は飽和が防止されているので、高速動作が損われること
はない。
また第４図の場合、差動対を形成するトランジスタＱｌ
！ ＋ Ｑ＋ｍは、その負荷抵抗Ｒｔｓ ｓ Ｒ１４を
等しく選ばれているので、トランジスタＱｌｓのコレク
タの電圧ｖＥは電圧ＶＤと等しい値で反転した関係で生
じる。従って′重圧ｖＥをベースＣ二直接接続されたト
ランジスタＱ＋ａのエミッタ（二おける出力′電圧Ｖ。
！ ＋ Ｑ＋ｍは、その負荷抵抗Ｒｔｓ ｓ Ｒ１４を
等しく選ばれているので、トランジスタＱｌｓのコレク
タの電圧ｖＥは電圧ＶＤと等しい値で反転した関係で生
じる。従って′重圧ｖＥをベースＣ二直接接続されたト
ランジスタＱ＋ａのエミッタ（二おける出力′電圧Ｖ。
は、出力電圧■と等しい値で反転した関係となる。
このよう（１第４図の回路では差動出力ｖｏ Ｉ ｖｏ
を同時に得ることができ、後続の論理回路の構成が容易
（−なる利点がある。
を同時に得ることができ、後続の論理回路の構成が容易
（−なる利点がある。
なお第４図の回路において入力１端子（ＩＮ）に接続さ
れたダイオードＤ１１は、入力電圧ＶＩＮが負値になっ
たときこれを接地電位にクランプし、レベル変換回路の
素子を保護する役目を果している。
れたダイオードＤ１１は、入力電圧ＶＩＮが負値になっ
たときこれを接地電位にクランプし、レベル変換回路の
素子を保護する役目を果している。
以上説明したよう（二、本発明のレベル変換回路（＝よ
れば、電圧出力回路を形成するトランジスタの負荷抵抗
を小さくできるので、出力電圧の立上りの遅延が少なく
なり、高速動作が可能（二なる。
れば、電圧出力回路を形成するトランジスタの負荷抵抗
を小さくできるので、出力電圧の立上りの遅延が少なく
なり、高速動作が可能（二なる。
さらに互（二位相関係が反転した差動出力を得ることが
できるので、論理回路の構成が容易（二なる。
できるので、論理回路の構成が容易（二なる。
第１図はＴＴＬ論理レベルと差動論理レベルとを示す説
明図、第２図は従来のレベル変換回路の構成を示す回路
図、第６図は第２図のレベル変換回路Ｃ二おける各部信
号を示す波形図、第４図は本発明のレベル変換回路の一
実施例の構成を示す回路図、第５図は第４図のレベル変
換回路における各部信号を示す波形図である。 Ｑｒ〜Ｑｓ ＊ Ｑｌｌ〜Ｑ１６ ： ＮＰＮ トラン
ジスタ、Ｄ１〜Ｄ３゜ＤＩｌ〜Ｄ１６：ダイオード、Ｒ
１−Ｒｅ ＊ Ｒ１１〜Ｒ２，：抵抗、Ｃ４１１：抵抗
Ｒ，、Ｒ，の寄生容量、Ｃ３３：抵抗ＲＩＪの寄生容量 〉ロ フ 八〇 ｚ
明図、第２図は従来のレベル変換回路の構成を示す回路
図、第６図は第２図のレベル変換回路Ｃ二おける各部信
号を示す波形図、第４図は本発明のレベル変換回路の一
実施例の構成を示す回路図、第５図は第４図のレベル変
換回路における各部信号を示す波形図である。 Ｑｒ〜Ｑｓ ＊ Ｑｌｌ〜Ｑ１６ ： ＮＰＮ トラン
ジスタ、Ｄ１〜Ｄ３゜ＤＩｌ〜Ｄ１６：ダイオード、Ｒ
１−Ｒｅ ＊ Ｒ１１〜Ｒ２，：抵抗、Ｃ４１１：抵抗
Ｒ，、Ｒ，の寄生容量、Ｃ３３：抵抗ＲＩＪの寄生容量 〉ロ フ 八〇 ｚ
Claims (1)
- 第１のトランジスタのベースを順方間（二接続されたダ
イオードを介して信号入力端子に接続され第２のトラン
ジスタのベースを基準電圧に接続された等しい負荷抵抗
を有する差動対トランジスタと、該差動対トランジスタ
の第１のトランジスタのベースと接地間Ｃ二接続された
定電圧クランプ回路と、前記差動対トランジスタのヱレ
クタをベース（二接続されたエミッタフォロアとを具え
、前記信号入力端子にＴＴＬ論理レベルの信号を入力さ
れたとき前記エミッタフォロアの出力端子に差動論理レ
ベルの信号を出力することを特徴とするレベル変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214347A JPS58115932A (ja) | 1981-12-28 | 1981-12-28 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214347A JPS58115932A (ja) | 1981-12-28 | 1981-12-28 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115932A true JPS58115932A (ja) | 1983-07-09 |
| JPH0363254B2 JPH0363254B2 (ja) | 1991-09-30 |
Family
ID=16654255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214347A Granted JPS58115932A (ja) | 1981-12-28 | 1981-12-28 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193836U (ja) * | 1987-12-14 | 1989-06-20 | ||
| EP0414096A2 (en) * | 1989-08-23 | 1991-02-27 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531345A (en) * | 1978-08-28 | 1980-03-05 | Fujitsu Ltd | Level conversion circuit |
| JPS55145438A (en) * | 1979-04-27 | 1980-11-13 | Mitsubishi Electric Corp | Transistor logic circuit |
-
1981
- 1981-12-28 JP JP56214347A patent/JPS58115932A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531345A (en) * | 1978-08-28 | 1980-03-05 | Fujitsu Ltd | Level conversion circuit |
| JPS55145438A (en) * | 1979-04-27 | 1980-11-13 | Mitsubishi Electric Corp | Transistor logic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193836U (ja) * | 1987-12-14 | 1989-06-20 | ||
| EP0414096A2 (en) * | 1989-08-23 | 1991-02-27 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363254B2 (ja) | 1991-09-30 |
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