JPH0363254B2 - - Google Patents
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- JPH0363254B2 JPH0363254B2 JP56214347A JP21434781A JPH0363254B2 JP H0363254 B2 JPH0363254 B2 JP H0363254B2 JP 56214347 A JP56214347 A JP 56214347A JP 21434781 A JP21434781 A JP 21434781A JP H0363254 B2 JPH0363254 B2 JP H0363254B2
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- 238000006243 chemical reaction Methods 0.000 claims description 20
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 1
- 102220313493 rs746811389 Human genes 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、TTL論理回路のレベルの信号を差
動論理回路のレベルの信号に変換する、レベル変
換回路に関するものである。
動論理回路のレベルの信号に変換する、レベル変
換回路に関するものである。
論理回路の一部をTTL論理回路で構成し、他
の部分を差動論理回路で構成する必要が生じる場
合がある。この場合、TTL論理回路と差動論理
回路とでは信号レベルが異なるためそのままでは
接続することができない。
の部分を差動論理回路で構成する必要が生じる場
合がある。この場合、TTL論理回路と差動論理
回路とでは信号レベルが異なるためそのままでは
接続することができない。
第１図はTTL論理レベルと差動論理レベルと
を説明している。同図においてａはTTL論理レ
ベルを示し、電源電圧を0Vおよび5Vとしたと
き、ローレベルは０〜0.4V、ハイレベルは2.8V
〜5V程度が普通である。またｂは差動論理レベ
ルを示し、電源電圧を同じく0Vおよび5Vとした
とき、ローレベルは０〜3.4V、ハイレベルは4.2
〜5V程度に選ばれる。このようにTTL論理レベ
ルと差動論理レベルとは全く異なつており、従つ
て両種の論理回路をそのまま接続することはでき
ず、レベル変換回路を中介することが必要とな
る。
を説明している。同図においてａはTTL論理レ
ベルを示し、電源電圧を0Vおよび5Vとしたと
き、ローレベルは０〜0.4V、ハイレベルは2.8V
〜5V程度が普通である。またｂは差動論理レベ
ルを示し、電源電圧を同じく0Vおよび5Vとした
とき、ローレベルは０〜3.4V、ハイレベルは4.2
〜5V程度に選ばれる。このようにTTL論理レベ
ルと差動論理レベルとは全く異なつており、従つ
て両種の論理回路をそのまま接続することはでき
ず、レベル変換回路を中介することが必要とな
る。
このようなTTL論理レベルを差動論理レベル
に変換するためのレベル変換回路としては、
TTL回路の出力をオープンコレクタ形式として、
そのコレクタにおける負荷抵抗を適当な分割比に
分けて、分割された出力電圧が次段の差動論理回
路のレベルになるように分圧する回路が用いられ
ていた。
に変換するためのレベル変換回路としては、
TTL回路の出力をオープンコレクタ形式として、
そのコレクタにおける負荷抵抗を適当な分割比に
分けて、分割された出力電圧が次段の差動論理回
路のレベルになるように分圧する回路が用いられ
ていた。
第２図はTTL論理レベルを差動論理レベルに
変換するための従来のレベル変換回路を示したも
のである。同図において、Q1〜Q3はトランジス
タ、D1〜D3はダイオード、R1〜R6は抵抗、C45は
抵抗R4，R5の寄生容量である。またINは入力端
子、OUTは出力端子である。
変換するための従来のレベル変換回路を示したも
のである。同図において、Q1〜Q3はトランジス
タ、D1〜D3はダイオード、R1〜R6は抵抗、C45は
抵抗R4，R5の寄生容量である。またINは入力端
子、OUTは出力端子である。
また第３図は、第２図のレベル変換回路におけ
る各部信号を示している。同図において、ａは入
力端子INにおける入力電圧VIN、ｂはトランジス
タQ1のベース電圧VA、ｃはトランジスタQ2のコ
レクタ電流IQ2、ｄはトランジスタQ3のベース電
圧VB、ｅは出力端子OUTにおける出力電圧VOで
ある。
る各部信号を示している。同図において、ａは入
力端子INにおける入力電圧VIN、ｂはトランジス
タQ1のベース電圧VA、ｃはトランジスタQ2のコ
レクタ電流IQ2、ｄはトランジスタQ3のベース電
圧VB、ｅは出力端子OUTにおける出力電圧VOで
ある。
第２図において、トランジスタQ2はオープン
コレクタ用のトランジスタであつて、抵抗R4，
R5を負荷抵抗として接続されている。今、入力
電圧VINがTTL論理レベルに従つて、ローレベル
のときVIL、ハイレベルのときVIHになるものとす
る（第３図ａ）。これによつてトランジスタQ1の
ベース電圧VAは、入力電圧VINがローレベルのと
きはVIN＋VSD（VSDはダイオードD2の順方向電圧）
によつて定まり、入力電圧VINがハイレベルのと
きはダイオードD2は遮断されてトランジスタQ1
のベースエミツタ間電圧（以下これをVBEと称す
る）とダイオードD3の順方向電圧とトランジス
タQ2のVBEとでほぼ定まる電圧となる。第３図ｂ
においては、これをそれぞれVAL，VAHで示して
いる。トランジスタQ1は電圧VAがハイレベルの
とき導通し、そのエミツタ電流は抵抗R3とトラ
ンジスタQ2のベースに分流し、これによつてト
ランジスタQ2は導通する。一方、トランジスタ
Q1は電圧VAがローレベルのときは、遮断するか
僅かにエミツタ電流が流れる状態となるが、この
ときトランジスタQ2のベースに電流は流れず、
トランジスタQ2を導通に至らしめない。トラン
ジスタQ2の電流IQ2は導通時抵抗R4，R5によつて
定まるハイレベルの電流IQ2Hとなり、遮断時ロー
レベルの電流IQ2Lとなるが、電流IQ2Lは殆どゼロ
である（第３図ｃ）。これによつて抵抗R4とR5の
接続点に生じる電圧VBは、トランジスタQ2の遮
断時は、電源電圧VCCにほぼ等しい電圧VBHであ
り、トランジスタQ2の導通時は、電源電圧VCCか
ら電流IQ2Hの抵抗R4における電圧降下を差引いた
電圧VBLとなる（第３図ｄ）。さらに電圧VBはト
ランジスタQ3のベースに直接供給されてお、こ
れによつて出力端子（OUT）に生じる出力電圧
VOは、電圧VBからトランジスタQ3のベースエミ
ツタ間電圧VBEを差引いたものとして定まる（第
３図ｅ）。従つて、抵抗R4とR5の分割比を適当に
選ぶことによつて、入力電圧VINがTTL論理レベ
ルのハイレベルのとき、出力電圧VOが差動論理
レベルのローレベルの電圧VOLとなり、入力電圧
VINがTTL論理レベルのローレベルのとき、出力
電圧VOが差動論理レベルのハイレベルの電圧VOH
となり（第３図ｅ）、所望のレベル変換を行うこ
とができる。
コレクタ用のトランジスタであつて、抵抗R4，
R5を負荷抵抗として接続されている。今、入力
電圧VINがTTL論理レベルに従つて、ローレベル
のときVIL、ハイレベルのときVIHになるものとす
る（第３図ａ）。これによつてトランジスタQ1の
ベース電圧VAは、入力電圧VINがローレベルのと
きはVIN＋VSD（VSDはダイオードD2の順方向電圧）
によつて定まり、入力電圧VINがハイレベルのと
きはダイオードD2は遮断されてトランジスタQ1
のベースエミツタ間電圧（以下これをVBEと称す
る）とダイオードD3の順方向電圧とトランジス
タQ2のVBEとでほぼ定まる電圧となる。第３図ｂ
においては、これをそれぞれVAL，VAHで示して
いる。トランジスタQ1は電圧VAがハイレベルの
とき導通し、そのエミツタ電流は抵抗R3とトラ
ンジスタQ2のベースに分流し、これによつてト
ランジスタQ2は導通する。一方、トランジスタ
Q1は電圧VAがローレベルのときは、遮断するか
僅かにエミツタ電流が流れる状態となるが、この
ときトランジスタQ2のベースに電流は流れず、
トランジスタQ2を導通に至らしめない。トラン
ジスタQ2の電流IQ2は導通時抵抗R4，R5によつて
定まるハイレベルの電流IQ2Hとなり、遮断時ロー
レベルの電流IQ2Lとなるが、電流IQ2Lは殆どゼロ
である（第３図ｃ）。これによつて抵抗R4とR5の
接続点に生じる電圧VBは、トランジスタQ2の遮
断時は、電源電圧VCCにほぼ等しい電圧VBHであ
り、トランジスタQ2の導通時は、電源電圧VCCか
ら電流IQ2Hの抵抗R4における電圧降下を差引いた
電圧VBLとなる（第３図ｄ）。さらに電圧VBはト
ランジスタQ3のベースに直接供給されてお、こ
れによつて出力端子（OUT）に生じる出力電圧
VOは、電圧VBからトランジスタQ3のベースエミ
ツタ間電圧VBEを差引いたものとして定まる（第
３図ｅ）。従つて、抵抗R4とR5の分割比を適当に
選ぶことによつて、入力電圧VINがTTL論理レベ
ルのハイレベルのとき、出力電圧VOが差動論理
レベルのローレベルの電圧VOLとなり、入力電圧
VINがTTL論理レベルのローレベルのとき、出力
電圧VOが差動論理レベルのハイレベルの電圧VOH
となり（第３図ｅ）、所望のレベル変換を行うこ
とができる。
しかしながら第２図に示されたレベル変換回路
では、電圧VBの立下り時は、トランジスタQ2に
よつて電流を強制的に流すため、その立下りは速
いが、電圧VBの立上り時は、トランジスタQ2に
電流が流れなくなるため、抵抗R4とR5の寄生容
量C45に充電された電荷は、抵抗R4とR5の直列回
路を経て放電し、この電流に基づく電圧降下が電
圧VBに重畳される。従つて電圧VBの立上りは第
３図ｄに示すように緩やかになり、出力電圧VO
もこれと同じ波形となる（第３図ｅ）。この場合
の電圧VBの立上りの時定数は次式によつて定ま
る。
では、電圧VBの立下り時は、トランジスタQ2に
よつて電流を強制的に流すため、その立下りは速
いが、電圧VBの立上り時は、トランジスタQ2に
電流が流れなくなるため、抵抗R4とR5の寄生容
量C45に充電された電荷は、抵抗R4とR5の直列回
路を経て放電し、この電流に基づく電圧降下が電
圧VBに重畳される。従つて電圧VBの立上りは第
３図ｄに示すように緩やかになり、出力電圧VO
もこれと同じ波形となる（第３図ｅ）。この場合
の電圧VBの立上りの時定数は次式によつて定ま
る。
τ1＝C45（R4＋R5） (1)
このように第２図に示された従来のレベル変換
回路は、出力電圧の立上りが遅いため、遅延時間
が大きくなる欠点があつた。
回路は、出力電圧の立上りが遅いため、遅延時間
が大きくなる欠点があつた。
本発明はこのような従来技術の欠点を解決しよ
うとするものであつて、その目的は、レベル変換
回路における出力電圧の変化を迅速にすることに
よつて、TTL論理レベルから差動論理レベルへ
の変換における遅延を少なくし、従つてより高速
な動作が可能な回路形式を提供することにある。
うとするものであつて、その目的は、レベル変換
回路における出力電圧の変化を迅速にすることに
よつて、TTL論理レベルから差動論理レベルへ
の変換における遅延を少なくし、従つてより高速
な動作が可能な回路形式を提供することにある。
以下、実施例について本発明を詳細に説明す
る。
る。
第４図は本発明のレベル変換回路の一実施例の
構成を示したものである。同図においてQ11〜
Q16はNPNトランジスタ、D11〜D15はダイオー
ド、R11〜R21は抵抗、C13は抵抗R13の寄生容量で
ある。またINは入力端子、OUTは出力端子、
OUTは反転出力端子である。
構成を示したものである。同図においてQ11〜
Q16はNPNトランジスタ、D11〜D15はダイオー
ド、R11〜R21は抵抗、C13は抵抗R13の寄生容量で
ある。またINは入力端子、OUTは出力端子、
OUTは反転出力端子である。
第４図の回路において、トランジスタQ12，
Q13は等しい特性のトランジスタからなり、エミ
ツタを共通に接続され、等しい値の負荷抵抗
R13，R14を有して差動対を形成している。差動
対の一方のトランジスタQ12のベースは順方向に
接続されたダイオードD12を介して入力端子に接
続されるとともに、抵抗R11，R12、トランジス
タQ11、ダイオードD13，D14からなるクランプ回
路に接続され、他方のトランジスタは抵抗R18，
R19からなる分圧回路の中点に接続されている。
さらに差動対を形成するトランジスタQ12，Q13
のコレクタは、コレクタを直接電源VCCに接続さ
れてそれぞれエミツタフオロアを形成するトラン
ジスタQ15，Q16のベースにそれぞれ接続されて
いる。
Q13は等しい特性のトランジスタからなり、エミ
ツタを共通に接続され、等しい値の負荷抵抗
R13，R14を有して差動対を形成している。差動
対の一方のトランジスタQ12のベースは順方向に
接続されたダイオードD12を介して入力端子に接
続されるとともに、抵抗R11，R12、トランジス
タQ11、ダイオードD13，D14からなるクランプ回
路に接続され、他方のトランジスタは抵抗R18，
R19からなる分圧回路の中点に接続されている。
さらに差動対を形成するトランジスタQ12，Q13
のコレクタは、コレクタを直接電源VCCに接続さ
れてそれぞれエミツタフオロアを形成するトラン
ジスタQ15，Q16のベースにそれぞれ接続されて
いる。
また第５図は第４図のレベル変換回路における
各部信号を示している。同図において、ａは入力
端子INにおける入力電圧VIN、ｂはトランジスタ
Q11のベース電圧VC、ｃはトランジスタQ12のコ
レクタ電流IQ12、ｄはトランジスタQ15のベース
電圧VD、ｅは反転入力端子における出力電
圧VOである。
各部信号を示している。同図において、ａは入力
端子INにおける入力電圧VIN、ｂはトランジスタ
Q11のベース電圧VC、ｃはトランジスタQ12のコ
レクタ電流IQ12、ｄはトランジスタQ15のベース
電圧VD、ｅは反転入力端子における出力電
圧VOである。
第４図において、入力電圧VINがTTL論理レベ
ルに従つてローレベルのときVIL、ハイレベルの
ときVIHになるものとする（第５図ａ）。今、入力
電圧VIがハイレベルVIHになるとダイオードD12
は遮断されて、電圧VCはハイレベルVCHとなる
が、その値はトランジスタQ11のベースエミツタ
間電圧VBEと、ダイオードD13およびD14のそれぞ
れの順方向電圧VSDの和によつて定まる一定値
VCHにクランプされる（第５図ｂ）。電圧VCはト
ランジスタQ12のベースに与えられているので、
トランジスタQ12は導通してコレクタ電流IQ12が
トランジスタQ14、抵抗R15を経て流れて、ハイ
レベルの電流IQ12Hを生じる。（第５図ｃ）。これに
よつてトランジスタQ12のコレクタの電圧VDは、
電源電圧VCCから抵抗R13における電流IQ12Hの電圧
降下を差引いたローレベルの電圧VDLとなる（第
５図ｄ）。電圧VDはトランジスタQ15のベースに
与えられているので、トランジスタQ15のエミツ
タの電圧は、電圧VDLからトランジスタQ15のベ
ースエミツタ間電圧VBEを差引いた値となり、ロ
ーレベルの出力電圧Ｖを生じる（第５図ｅ）。
ルに従つてローレベルのときVIL、ハイレベルの
ときVIHになるものとする（第５図ａ）。今、入力
電圧VIがハイレベルVIHになるとダイオードD12
は遮断されて、電圧VCはハイレベルVCHとなる
が、その値はトランジスタQ11のベースエミツタ
間電圧VBEと、ダイオードD13およびD14のそれぞ
れの順方向電圧VSDの和によつて定まる一定値
VCHにクランプされる（第５図ｂ）。電圧VCはト
ランジスタQ12のベースに与えられているので、
トランジスタQ12は導通してコレクタ電流IQ12が
トランジスタQ14、抵抗R15を経て流れて、ハイ
レベルの電流IQ12Hを生じる。（第５図ｃ）。これに
よつてトランジスタQ12のコレクタの電圧VDは、
電源電圧VCCから抵抗R13における電流IQ12Hの電圧
降下を差引いたローレベルの電圧VDLとなる（第
５図ｄ）。電圧VDはトランジスタQ15のベースに
与えられているので、トランジスタQ15のエミツ
タの電圧は、電圧VDLからトランジスタQ15のベ
ースエミツタ間電圧VBEを差引いた値となり、ロ
ーレベルの出力電圧Ｖを生じる（第５図ｅ）。
入力電圧VINがローレベルVILになると（第５図
ａ）、ダイオードD12は導通し、電圧VCはVIN＋
VSD（VSDはダイオードD12の順方向電圧）によつ
て定まるローレベルVCLとなる（第５図ｂ）。ト
ランジスタQ13のベースにはVCHとVCLの中間の電
圧VRが基準電圧として与えられているので、従
つてこの場合はトランジスタQ13に電流が流れて
トランジスタQ12は遮断され、電流IQ12はローレ
ベルIQ12Lとなる（第５図ｃ）。これによつて電圧
VDは、電源電圧VCCからトランジスタQ12のベー
スエミツタ間電圧VBEを差引いた値として定まる
ハイレベルの電圧VDHとなる（第５図ｄ）。従つ
てトランジスタQ15のエミツタには電圧VDHから
トランジスタQ15のベースエミツタ間電圧VBEを
差引いた値として定まるハイレベルの出力電圧
VOHを生じる（第５図ｅ）。
ａ）、ダイオードD12は導通し、電圧VCはVIN＋
VSD（VSDはダイオードD12の順方向電圧）によつ
て定まるローレベルVCLとなる（第５図ｂ）。ト
ランジスタQ13のベースにはVCHとVCLの中間の電
圧VRが基準電圧として与えられているので、従
つてこの場合はトランジスタQ13に電流が流れて
トランジスタQ12は遮断され、電流IQ12はローレ
ベルIQ12Lとなる（第５図ｃ）。これによつて電圧
VDは、電源電圧VCCからトランジスタQ12のベー
スエミツタ間電圧VBEを差引いた値として定まる
ハイレベルの電圧VDHとなる（第５図ｄ）。従つ
てトランジスタQ15のエミツタには電圧VDHから
トランジスタQ15のベースエミツタ間電圧VBEを
差引いた値として定まるハイレベルの出力電圧
VOHを生じる（第５図ｅ）。
この際電圧VDの立上りは、抵抗R13の寄生容量
C13の電荷が抵抗R13を経て放電されるため、次式
によつて定まる時定数に従う。
C13の電荷が抵抗R13を経て放電されるため、次式
によつて定まる時定数に従う。
τ2＝C13R13 (2)
ここで抵抗R13は第２図の場合の抵抗R4に相当
する値であり、従つて(2)式の時定数τ2を定める抵
抗値と容量値は、(1)式の場合の抵抗値、容量値と
比べて小さくできる。従つて時定数τ2は時定数τ1
に比べて小さく、第４図のレベル変換回路におけ
る出力電圧の立上り時間の遅延は第２図の場合と
比べて小さく、より高速動作が可能となる。なお
第４図においては省略されているが、差動対を形
成する他方のトランジスタQ13の負荷抵抗R14も
等しい値の寄生容量を有し、従つて電圧VEない
し出力電圧VOの立上りの遅延も、出力電圧と
同じになることは言うまでもない。
する値であり、従つて(2)式の時定数τ2を定める抵
抗値と容量値は、(1)式の場合の抵抗値、容量値と
比べて小さくできる。従つて時定数τ2は時定数τ1
に比べて小さく、第４図のレベル変換回路におけ
る出力電圧の立上り時間の遅延は第２図の場合と
比べて小さく、より高速動作が可能となる。なお
第４図においては省略されているが、差動対を形
成する他方のトランジスタQ13の負荷抵抗R14も
等しい値の寄生容量を有し、従つて電圧VEない
し出力電圧VOの立上りの遅延も、出力電圧と
同じになることは言うまでもない。
さらに第４図の回路では、電圧VCのハイレベ
ルは前述のように一定電圧VCHにクランプされる
ようになつているので、差動対を形成するトラン
ジスタQ12，Q13の電流は飽和状態に達すること
がないように保たれる。一般にトランジスタが飽
和状態になると回復するとき時間的遅れを生じる
が、第４図の回路では飽和が防止されているの
で、高速動作が損われることはない。
ルは前述のように一定電圧VCHにクランプされる
ようになつているので、差動対を形成するトラン
ジスタQ12，Q13の電流は飽和状態に達すること
がないように保たれる。一般にトランジスタが飽
和状態になると回復するとき時間的遅れを生じる
が、第４図の回路では飽和が防止されているの
で、高速動作が損われることはない。
また第４図の場合、差動対を形成するトランジ
スタQ12，Q13は、その負荷抵抗R13，R14を等し
く選ばれているので、トランジスタQ13のコレク
タの電圧VEは電圧VDと等しい値で反転した関係
で生じる。従つて電圧VEをベースに直接接続さ
れたトランジスタQ16のエミツタにおける出力電
圧VOは、出力電圧と等しい値で反転した関係
となる。このように第４図の回路では差動出力
VO，を同時に得ることができ、後続の論理回
路の構成が容易になる利点がある。
スタQ12，Q13は、その負荷抵抗R13，R14を等し
く選ばれているので、トランジスタQ13のコレク
タの電圧VEは電圧VDと等しい値で反転した関係
で生じる。従つて電圧VEをベースに直接接続さ
れたトランジスタQ16のエミツタにおける出力電
圧VOは、出力電圧と等しい値で反転した関係
となる。このように第４図の回路では差動出力
VO，を同時に得ることができ、後続の論理回
路の構成が容易になる利点がある。
なお第４図の回路において入力端子INに接続
されたダイオードD11は、入力電圧VINが負値に
なつたときこれを接地電位にクランプし、レベル
変換回路の素子を保護する役目を果している。
されたダイオードD11は、入力電圧VINが負値に
なつたときこれを接地電位にクランプし、レベル
変換回路の素子を保護する役目を果している。
以上説明したように、本発明のレベル変換回路
によれば、電圧出力回路を形成するトランジスタ
の負荷抵抗を小さくできるので、出力電圧の立上
りの遅延が少なくなり、高速動作が可能になる。
さらに互に位相関係が反転した差動出力を得るこ
とができるので、論理回路の構成が容易になる。
また差動対トランジスタのベースを定電圧クラン
プ回路を形成するトランジスタのベースに接続し
てクランプ作用を行わせるので、入力に接続され
た外部回路に対する負担を少なくすることができ
る。
によれば、電圧出力回路を形成するトランジスタ
の負荷抵抗を小さくできるので、出力電圧の立上
りの遅延が少なくなり、高速動作が可能になる。
さらに互に位相関係が反転した差動出力を得るこ
とができるので、論理回路の構成が容易になる。
また差動対トランジスタのベースを定電圧クラン
プ回路を形成するトランジスタのベースに接続し
てクランプ作用を行わせるので、入力に接続され
た外部回路に対する負担を少なくすることができ
る。
第１図はTTL論理レベルと差動論理レベルと
を示す説明図、第２図は従来のレベル変換回路の
構成を示す回路図、第３図は第２図のレベル変換
回路における各部信号を示す波形図、第４図は本
発明のレベル変換回路の一実施例の構成を示す回
路図、第５図は第４図のレベル変換回路における
各部信号を示す波形図である。 Q1〜Q3，Q11〜16……NPNトランジスタ、D1
〜D3，D11〜D16……ダイオード、R1〜R6，R11〜
R21……抵抗、C45……抵抗R4，R5の寄生容量、
C13……抵抗R13の寄生容量。
を示す説明図、第２図は従来のレベル変換回路の
構成を示す回路図、第３図は第２図のレベル変換
回路における各部信号を示す波形図、第４図は本
発明のレベル変換回路の一実施例の構成を示す回
路図、第５図は第４図のレベル変換回路における
各部信号を示す波形図である。 Q1〜Q3，Q11〜16……NPNトランジスタ、D1
〜D3，D11〜D16……ダイオード、R1〜R6，R11〜
R21……抵抗、C45……抵抗R4，R5の寄生容量、
C13……抵抗R13の寄生容量。
Claims (1)
- １ 第１のトランジスタのベースを順方向に接続
されたダイオードを介して信号入力端子に接続さ
れ第２のトランジスタのベースを基準電圧に接続
された等しい負荷抵抗を有する差動対トランジス
タと、ベースとコレクタをそれぞれ抵抗を介して
電源に接続されるとともに該ベースを前記差動対
トランジスタの第１のトランジスタのベースに接
続され、クランプダイオードへの電流流入経路を
２経路有するクランプ回路と、前記差動対トラン
ジスタのコレクタをベースに接続されたエミツタ
フオロアとを具え、前記信号入力端子にTTL論
理レベルの信号を入力されたとき前記エミツタフ
オロアの出力端子に差動論理レベルの信号を出力
することを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214347A JPS58115932A (ja) | 1981-12-28 | 1981-12-28 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214347A JPS58115932A (ja) | 1981-12-28 | 1981-12-28 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115932A JPS58115932A (ja) | 1983-07-09 |
| JPH0363254B2 true JPH0363254B2 (ja) | 1991-09-30 |
Family
ID=16654255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214347A Granted JPS58115932A (ja) | 1981-12-28 | 1981-12-28 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115932A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193836U (ja) * | 1987-12-14 | 1989-06-20 | ||
| US4945263A (en) * | 1989-08-23 | 1990-07-31 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531345A (en) * | 1978-08-28 | 1980-03-05 | Fujitsu Ltd | Level conversion circuit |
| JPS55145438A (en) * | 1979-04-27 | 1980-11-13 | Mitsubishi Electric Corp | Transistor logic circuit |
-
1981
- 1981-12-28 JP JP56214347A patent/JPS58115932A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5531345A (en) * | 1978-08-28 | 1980-03-05 | Fujitsu Ltd | Level conversion circuit |
| JPS55145438A (en) * | 1979-04-27 | 1980-11-13 | Mitsubishi Electric Corp | Transistor logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58115932A (ja) | 1983-07-09 |
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