JP3835884B2 - 半導体集積回路の入力回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、動作時において電源間に直流電流（以下、「ＤＣ電流」という）が流れるセンスアンプを内蔵した半導体集積回路の入力回路、特にテストが容易に行える入力回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路の入力回路において、例えば、入力信号の振幅が電源電位よりも小さい場合、この入力回路に入力された信号を増幅して出力する場合がある。この例を図２に示す。
図２は、従来の半導体集積回路の入力回路を示す回路図である。
この入力回路は、接地電位ＶＳＳ（０Ｖ）と負の電源電位ＶＥＥとの間で動作するＥＣＬ回路に類似するもので、正の電源電位ＶＤＤ（例えば、３．３Ｖ）と接地電位ＶＳＳとの間で動作するＰＥＣＬ（Pseudo-ECL）回路である。この回路では、電源電位ＶＤＤよりも入力振幅の小さい入力信号ＩＮを入力する入力端子１と、基準信号ＲＥＦを入力する入力端子２と、テスト設定用信号（例えば、パワーダウン設定信号）ＰＤを入力するパワーダウン設定端子３と、出力信号ＯＵＴを出力する出力端子４とを有している。
【０００３】
入力端子１，２には、入力信号ＩＮと基準信号ＲＥＦとの差に応じた信号を出力ノードＮ１から出力するセンスアンプ１０が接続されている。センスアンプ１０は、入力信号ＩＮによってゲート制御されるＮチャネル型のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ、以下「ＮＭＯＳ」という）１１と、入力端子２によってゲート制御されるＮＭＯＳ１２と、該ＮＭＯＳ１１と電源電位ＶＤＤとの間に接続された負荷用のＰチャネル型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）１３と、該ＮＭＯＳ１２と電源電位ＶＤＤとの間に接続された負荷用のＰＭＯＳ１４と、該ＮＭＯＳ１１，１２と接地電位ＶＳＳとの間に接続されパワーダウン設定信号ＰＤによってゲート制御されるＮＭＯＳ１５とで、構成されている。
ＮＭＯＳ１１とＰＭＯＳ１３との接続点である出力ノードＮ１と、電源電位ＶＤＤとの間には、パワーダウン設定信号ＰＤによってゲート制御されるＰＭＯＳ２１が接続されている。さらに、出力ノードＮ１と出力端子４との間には、該出力ノードＮ１からの信号の波形整形を行うと共に入力信号ＩＮと同一論理の出力信号ＯＵＴを出力するための３段のインバータ２２〜２４が縦続接続されている。
【０００４】
出荷前のテスト等では、集積回路を動作させない状態（静的状態）での集積回路で消費するＤＣ消費電流を複数の測定点で測定する多ポイントＩＤＤＳ測定を行い、良品／不良品を選別することが行われる。集積回路を動作させない静的状態でＤＣ電流が流れるということは、トランジスタの故障、信号線のショート等が原因であるから、不良品ということになる。集積回路を動作させない静的状態においてセンスアンプ１０内の電源電位ＶＤＤと接地電位ＶＳＳとの間を流れるＤＣ電流を一時的に抑制するため（即ち、パワーダウン状態にするため）、パワーダウン設定端子３が設けられている。このパワーダウン設定端子３は、入力回路の機能としては必要ないが、ＩＤＤＳ測定時にパワーダウン状態に設定するためにわざわざ設けられた端子である。
以下、（ａ）通常動作モード時の動作と、（ｂ）パワーダウンモード時の動作を説明する。
【０００５】
（ａ） 通常動作モード時の動作
通常動作モードにおいては、例えば、ＲＥＦ＝ＶＤＤ（例えば、３．３Ｖ）−１．３２Ｖ、ＰＤ＝ＶＤＤ、“Ｈ”レベルのＩＮ＝ＶＤＤ−０．８８Ｖ、及び“Ｌ”レベルのＩＮ＝ＶＤＤ−１．８１Ｖに設定される。
ＰＤ＝ＶＤＤであるからＮＭＯＳ１５がオン状態、ＰＭＯＳ２１がオフ状態となっている。入力端子１に“Ｈ”レベルと“Ｌ”レベルの入力信号ＩＮが入力されると、この入力信号ＩＮの電位と基準信号ＲＥＦの電位との差が、センスアンプ１０によって増幅される。センスアンプ１０によって増幅された信号は、出力ノードＮ１から出力され、３段のインバータ２２〜２４によって順次反転され、該入力信号ＩＮと同相の出力信号ＯＵＴが出力端子４から出力される。このような通常動作モード時において、センスアンプ１０内ではＮＭＯＳ１５を介して電源電位ＶＤＤから接地電位ＶＳＳへＤＣ電流が流れている。
【０００６】
（ｂ） パワーダウンモード時の動作
パワーダウンモードでは、入力回路を動作させないためにパワーダウン設定信号ＰＤが“Ｌ”レベル（＝０Ｖ）に設定される。これにより、ＮＭＯＳ１５がオフ状態、ＰＭＯＳ２１がオン状態となる。ＮＭＯＳ１５がオフ状態になると、センスアンプ１０は増幅動作を停止するので、該センスアンプ１０内において電源電位ＶＤＤから接地電位ＶＳＳへ流れるＤＣ電流はなくなる。このような状態で、多ポイントＩＤＤＳ測定によって集積回路全体の消費電流を測定することにより、該集積回路が動作しない静的状態でのＤＣ消費電流を知ることができる。このとき、ＰＭＯＳ２１はオン状態であるため、出力信号ＯＵＴが“Ｌ”レベルに固定されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の入力回路では、パワーダウン状態で測定を行うためにはパワーダウン設定端子３を設ける必要があり、チップにおけるピンの増加の原因となっていた。また、パワーダウン状態とすることで、入力回路の出力信号ＯＵＴのレベルが例えば“Ｌ”レベルに固定されてしまい、テストデータの複数のポイントで集積回路を動作させない状態で行う多ポイントＩＤＤＳ測定でのＤＣ消費電流を測定するような場合には、出力信号ＯＵＴの“Ｌ”レベルでの確認しかできず（例えば、“Ｌ”レベルにショートしていても分らないため）、不向きであった。
本発明は、前記従来技術が持っていた課題を解決し、多ポイントＩＤＤＳ測定等のテスト時において、テストピンを新たに設ける必要がなく、入力回路の出力レベルも固定されず、後段に接続される回路の機能動作も確認でき、ＩＤＤＳも正確に測定ができる半導体集積回路の入力回路を提供するものである。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの請求項１の発明では、半導体集積回路の入力回路において、信号が入力される第１及び第２の入力端子と、内部回路の入力側に接続された出力端子と、前記第２の入力端子に接続され、テストモード時に該第２の入力端子に入力されるテスト設定用信号に応答して活性化したテスト用信号を出力し、該テストモード時以外の通常動作モード時には該テスト用信号を非活性化状態にするテスト切換え回路と、前記第１及び第２の入力端子に接続され、前記非活性化状態のテスト用信号に基づき動作して前記第１の入力端子に入力される第１の信号と前記第２の入力端子に入力される第２の信号との差に応じた信号を出力ノードから出力し、前記活性化されたテスト用信号に基づき電源間に流れる直流電流を遮断して動作を停止するセンスアンプとを備えている。
【０００９】
さらに、前記出力ノードと前記出力端子との間に接続され、前記非活性化状態のテスト用信号に応答して該出力ノードから出力される信号の波形整形を行い、前記第１または第２の信号に対して一定の論理関係を有する第１の出力信号を該出力端子へ出力し、前記活性化されたテスト用信号に応答して該出力ノードと該出力端子との間を遮断する第１のバッファ手段と、前記第１の入力端子と前記出力端子との間に接続され、前記活性化されたテスト用信号に応答して該第１の入力端子に入力される信号の波形整形を行い、前記第１の出力信号と同一論理の第２の出力信号を該出力端子へ出力し、前記非活性化状態のテスト用信号に応答して該第１の入力端子と該出力端子との間を遮断する第２のバッファ手段とが、設けられている。
【００１０】
請求項２の発明では、半導体集積回路の入力回路において、請求項１の第１、第２の入力端子、テスト切換え回路、センスアンプ及び第１、第２のバッファ手段をそれぞれ有する複数個の単位入力回路と、前記各単位入力回路内の第２の入力端子に１本の信号線を介して共通に接続されたテスト設定用信号入力用の共通端子とを、備えている。
請求項３の発明では、半導体集積回路の入力回路において、請求項１の第１、第２の入力端子、出力端子、センスアンプ及び第１、第２のバッファ手段をそれぞれ有する複数個の単位入力回路と、前記各単位入力回路内の第２の入力端子に第１の信号線を介して共通に接続された共通端子と、入力側が前記共通端子に接続され、出力側が第２の信号線を介して前記各単位入力回路内の第１及び第２のバッファ手段にそれぞれ共通に接続され、テストモード時に該共通端子に入力されるテスト設定用信号に応答して活性化したテスト用信号を該第２の信号線へ出力し、該テストモード時以外の通常動作モード時には該テスト用信号を非活性化状態にする共通テスト切換え回路とを、備えている。
【００１１】
本発明によれば、以上のように半導体集積回路の入力回路を構成したので、通常動作モード時には、テスト切換え回路から出力されるテスト用信号が非活性化状態になる。これにより、センスアンプ及び第１のバッファ手段が動作可能状態になる。センスアンプでは、第１の入力端子に入力される第１の信号と第２の入力端子に入力される第２の信号との差に応じた信号を出力ノードから出力する。この出力信号は、第１のバッファ手段で波形整形され、第１の信号に対して一定の論理関係を有する第１の出力信号が、該第１のバッファ手段から出力される。
テストモード時には、第２の入力端子に入力されるテスト設定用信号に応答してテスト切換え回路から活性化したテスト用信号が出力される。この活性化したテスト用信号により、センスアンプ内のＤＣ電流が遮断されて動作が停止すると共に、第２のバッファ手段が動作可能状態になる。センスアンプの第１の入力端子に入力された信号は、第２のバッファ手段で波形整形が行われ、前記第１の出力信号と同一論理の第２の出力信号が、該第２のバッファ手段から出力端子へ出力される。
【００１２】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す半導体集積回路における入力回路の回路図である。
この入力回路は、ＰＥＣＬ回路であり、第１の電源電位（例えば、正の電源電位）ＶＤＤよりも振幅の小さな入力信号ＩＮを入力する第１の入力端子３１と、基準信号ＲＥＦ等を入力する第２の入力端子３２と、この入力回路の後段に出力信号ＯＵＴを出力するための出力端子３３とを、有している。第１及び第２の入力端子３１，３２には、これらの入力端子３１，３２から入力される入力信号ＩＮと基準信号ＲＥＦとの差に応じた信号を出力ノードＮ１１から出力するセンスアンプ４０が接続されている。
【００１３】
センスアンプ４０は、入力端子３１に接続された第１の制御端子（例えば、ゲート電極）によって導通状態が制御される第１のトランジスタ（例えば、ＮＭＯＳ）４１と、入力端子３２に接続された第２の制御電極（例えば、ゲート電極）によって導通状態が制御される第２のトランジスタ（例えば、ＮＭＯＳ）４２とを、有している。ＮＭＯＳ４１の第１の電極（例えば、ソース電極またはドレン電極）は、出力ノードＮ１１及び負荷抵抗手段（例えば、ＰＭＯＳ）４３を介して電源電位ＶＤＤに接続されている。ＮＭＯＳ４２の第３の電極（例えば、ソース電極またはドレイン電極）は、負荷抵抗手段（例えば、ＰＭＯＳ）４４を介して電源電位ＶＤＤに接続されると共に、ＰＭＯＳ４３，４４のゲート電極に共通に接続されている。ＮＭＯＳ４１の第２の電極（例えば、ドレイン電極またはソース電極）とＮＭＯＳ４２の第４の電極（例えば、ドレイン電極またはソース電極）とは、共通に接続され、第３のトランジスタ（例えば、ＮＭＯＳ）４５を介して第２の電源電位（例えば、接地電位ＶＳＳ）に接続されている。
【００１４】
第２の入力端子３２には、テスト切換え回路（例えば、パワーダウン切換え回路）５０が接続されている。パワーダウン切換え回路５０は、テストモード時（例えば、パワーダウンモード時）に入力端子３２に入力されるテスト設定用信号（例えば、ＶＤＤ以上の信号ＲＥＦ）に応答して活性化したテスト用信号（例えば、“Ｌ”レベルの信号Ｓ５４、及び“Ｈ”レベルの信号Ｓ５５）を出力し、該テストモード時以外の通常動作モード時には該テスト用信号Ｓ５４，Ｓ５５を非活性化状態（例えば、信号Ｓ５４を“Ｈ”レベル、及び信号Ｓ５５を“Ｌ”レベル）にする回路である。このパワーダウン切換え回路５０は、ソース電極またはドレイン電極のうちのいずれか一方の電極が入力端子３２に接続された第１のＰＭＯＳ５１と、ゲート電極が入力端子３２に接続された第２のＰＭＯＳ５２とを、有している。
【００１５】
ＰＭＯＳ５１のゲート電極が電源電位ＶＤＤに接続され、さらにドレイン電極またはソース電極がノードＮ１３に接続されている。ＰＭＯＳ５２のソースまたはドレイン電極は電源電位ＶＤＤに接続されている。ＰＭＯＳ５２は、入力端子３２が“Ｈ”レベルでないとき、ノードＮ１２を電源電位ＶＤＤにするために設けられている。ＰＭＯＳ５１及び５２の基板であるＮウェル、つまりノードＮ１２は、電源電位ＶＤＤに直接接続されておらず、フローティング状態（浮いた状態）になっている。このため、ノードＮ１２は、ＰＭＯＳ５２の寄生ダイオードの働きにより、電源電位ＶＤＤにほぼ等しい電位となっている。
ノードＮ１３には、ＮＭＯＳ５３のソース電極またはドレイン電極が接続され、該ＮＭＯＳ５３のゲート電極が電源電位ＶＤＤに、ドレイン電極またはソース電極が接地電位ＶＳＳにそれぞれ接続されている。ＰＭＯＳ５１及びＮＭＯＳ５３のオン状態時のノードＮ１３の電圧降下を少なくするため、ＰＭＯＳ５１のオン抵抗が小さく設定され、ＮＭＯＳ５３のオン抵抗が大きく設定されている。これらのＰＭＯＳ５１及びＮＭＯＳ５３のオン抵抗値は、入力端子３２から供給できる電流量と電圧に依存するため、これらを考慮して適宜設定される。
【００１６】
ノードＮ１３には、ＰＭＯＳ５４ａ及びＮＭＯＳ５４ｂからなる信号反転用のインバータ５４を介して、テスト用信号Ｓ５４を出力するためのノードＮ１４が接続されている。ノードＮ１４には、ＰＭＯＳ５５ａ及びＮＭＯＳ５５ｂからなる信号反転用のインバータ５５を介して、テスト用信号Ｓ５５を出力するためのノードＮ１５が接続されている。
センスアンプ４０の出力ノードＮ１１には、第１のバッファ手段（例えば、２段のクロックドインバータ）６１，６２が縦続接続され、さらに入力端子３１に、第２のバッファ手段（例えば、１段のクロックドインバータ）６３が接続されている。クロックドインバータ６１，６２は、非活性化状態のテスト用信号（例えば、“Ｌ”レベルの信号Ｓ５５）に応答して出力ノードＮ１１から出力される信号の波形整形を行い、入力信号ＩＮに対して負論理の第１の出力信号Ｓ６２を出力し、活性化されたテスト用信号（例えば、“Ｈ”レベルの信号Ｓ５５）に応答して出力ノードＮ１１と第１の出力信号Ｓ６２との間を遮断する回路である。
クロックドインバータ６１は、ゲート電極がノードＮ１５に接続されたＰＭＯＳ６１ａ、ゲート電極が出力ノードＮ１１に接続されたＰＭＯＳ６１ｂ、ゲート電極がノードＮ１４に接続されたＮＭＯＳ６１ｃ、及びゲート電極が出力ノードＮ１１に接続されたＮＭＯＳ６１ｄを有し、これらが電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。クロックドインバータ６２は、ゲート電極がノードＮ１５に接続されたＰＭＯＳ６２ａ、ゲート電極がＰＭＯＳ６１ｂ及びＮＭＯＳ６１ｃの接続点に接続されたＰＭＯＳ６２ｂ、ゲート電極がＰＭＯＳ６１ｂ及びＮＭＯＳ６１ｃの接続点に接続されたＮＭＯＳ６２ｃ、及びゲート電極がノードＮ１４に接続されたＮＭＯＳ６２ｄを有し、これらが電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続され、該ＰＭＯＳ６２ｂ及びＮＭＯＳ６２ｃの接続点から第１の出力信号Ｓ６２を出力するようになっている。
【００１７】
クロックドインバータ６３は、ゲート電極が入力端子３１に接続されたＰＭＯＳ６３ａ、ゲート電極がノードＮ１４に接続されたＰＭＯＳ６３ｂ、ゲート電極がノードＮ１５に接続されたＮＭＯＳ６３ｃ、及びゲート電極が入力端子３１に接続されたＮＭＯＳ６３ｄを有し、これらが電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続され、該ＰＭＯＳ６３ｂ及びＮＭＯＳ６３ｃの接続点から第２の出力信号Ｓ６３を出力するようになっている。
クロックドインバータ６２及び６３の出力側には、信号反転用のインバータ６４を介して出力端子３３が接続されている。インバータ６４は、クロックドインバータ６２の出力信号Ｓ６２またはクロックドインバータ６３の出力信号Ｓ６３を反転して、入力信号ＩＮに対して正論理の出力信号ＯＵＴを出力端子３３から出力する回路であり、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列接続されたＰＭＯＳ６４ａ及びＮＭＯＳ６４ｂより構成されている。
【００１８】
図３は、図１の入力端子３１及び３２にそれぞれ接続される入力保護回路の回路図である。
この入力保護回路は、入力端子３１または３２に接続されるパッド７１を有し、このパッド７１にＮＭＯＳ７２のソース電極またはドレイン電極のいずれか一方の電極が接続され、他方の電極がゲート電極と共に接地電位ＶＳＳに接続されている。この入力保護回路７０では、ＮＭＯＳ７２により、パッド７１に印加される異常電圧に対して入力回路内のＦＥＴのゲート電極の破壊電圧よりも十分低い電圧で電流を流してこれをクランプし、該入力回路内のＦＥＴを保護する回路である。
次に、（ａ）通常動作モード時の動作と、（ｂ）パワーダウンモード時の動作について説明する。
【００１９】
（ａ） 通常動作モード時の動作
図１の入力回路はＰＥＣＬ回路であるため、通常動作モード時には、例えば、ＲＥＦ＝ＶＤＤ（例えば、３．３Ｖ）−１．３２Ｖ、“Ｈ”レベルのＩＮの電位ＶＩＨ＝ＶＤＤ−０．８８Ｖ、“Ｌ”レベルのＩＮの電位ＶＩＬ＝ＶＤＤ−１．８１Ｖに設定される。
入力端子３２に印加される信号ＲＥＦが電源電位ＶＤＤより低い電位であるため、ＰＭＯＳ５１がオフ状態、ＰＭＯＳ５２がオン状態となる。ノードＮ１２はＶＤＤレベルである。ＮＭＯＳ５３はオン状態であるため、ノードＮ１３が“Ｌ”レベルとなり、これがインバータ５４で反転されてノードＮ１４上のテスト用信号Ｓ５４が“Ｈ”レベルとなり、さらにこれがインバータ５５で反転されてノードＮ１５上のテスト用信号Ｓ５５が“Ｌ”レベルとなる。
【００２０】
ノードＮ１５上のテスト用信号Ｓ５５が“Ｌ”レベルのため、クロックドインバータ６１，６２内のＰＭＯＳ６１ａ，６２ａがオン状態、ノードＮ１４上のテスト用信号Ｓ５４が“Ｈ”レベルのため、クロックドインバータ６１，６２内のＮＭＯＳ６１ｃ，６２ｄがオン状態となり、該クロックドインバータ６１，６２がインバータ状態となる。ノードＮ１４上のテスト用信号Ｓ５４が“Ｈ”レベルのため、クロックドインバータ６３内のＰＭＯＳ６３ｂがオフ状態、ノードＮ１５上のテスト用信号Ｓ５５が“Ｌ”レベルのため、該クロックドインバータ６３内のＮＭＯＳ６３ｃがオフ状態となるので、該クロックドインバータ６３がハイインピーダンス状態となる。ノードＮ１４上のテスト用信号Ｓ５４は、“Ｈ”レベルであるから、センスアンプ４０内のＮＭＯＳ４５がオン状態となっている。
この状態で、“Ｌ”レベルとＨ”レベルに変化する入力信号ＩＮを入力端子３１に入力すると、この入力信号ＩＮの電位と信号ＲＥＦの電位との差がセンスアンプ４０によって増幅され、この増幅された信号が出力ノードＮ１１から出力される。この状態では、センスアンプ４０内においてＮＭＯＳ４５を介して電源電位ＶＤＤから接地電位ＶＳＳへＤＣ電流が流れている。
出力ノードＮ１１から出力された信号は、クロックドインバータ６１で反転され、さらにクロックドインバータ６２で反転されて出力信号Ｓ６２が出力され、この出力信号Ｓ６２がインバータ６４で反転され、入力信号ＩＮの論理レベルを維持した出力信号ＯＵＴが出力端子３３から出力される。
【００２１】
（ｂ） パワーダウンモード時の動作
入力回路をパワーダウン状態に設定するには、テスト設定用信号（ＲＥＦ＝ＶＤＤ＋１Ｖ以上）を入力端子３２に入力する。すると、ＰＭＯＳ５１の寄生ダイオードの働きにより、ＰＭＯＳ５１，５２の基板であるＮウェル、つまりノードＮ１２の電位がＲＥＦレベル付近まで上昇する。ノードＮ１２がＲＥＦレベル付近まで上昇すると、ＰＭＯＳ５１のゲート電位がＶＤＤレベルであるため、該ＰＭＯＳ５１がオン状態となる。ＰＭＯＳ５１がオン状態になると、ノードＮ１３が“Ｈ”レベルとなり、これがインバータ５４で反転されてノードＮ１４上のテスト用信号Ｓ５４が“Ｌ”レベル、さらにこれがインバータ５５で反転されてノードＮ１５上のテスト用信号Ｓ５５が“Ｈ”レベルとなる。そのため、クロックドインバータ６１，６２内のＰＭＯＳ６１ａ，６２ａ及びＮＭＯＳ６１ｃ，６２ｄがオフ状態となってハイインピーダンス状態になると共に、クロックドインバータ６３内のＰＭＯＳ６３ｂ及びＮＭＯＳ６３ｃがオン状態となってインバータ状態となる。また、ノードＮ１４上のテスト用信号Ｓ５４が“Ｌ”レベルのため、センスアンプ４０内のＮＭＯＳ４５がオフ状態となり、該センスアンプ４０が増幅動作を行わず、ＤＣ電流もなくなる。
【００２２】
このようなパワーダウン状態において、出荷前等のテスト（例えば、多ポイントＩＤＤＳ測定）を行うために、“Ｈ”レベルＶＩＨ＝ＶＤＤと“Ｌ”レベルＶＩＬ＝ＯＶの入力信号ＩＮを入力端子３１に入力する。この入力信号ＩＮは、クロックドインバータ６３で反転され、さらにインバータ６４で反転され、入力信号ＩＮに対して正論理の出力信号ＯＵＴが出力端子３３から出力される。
図４は、図１のパワーダウンモード時のＤＣ特性図である。
この図４では、パワーダウンモード時の信号ＲＥＦ、入力信号ＩＮ、出力信号ＯＵＴ、ノードＮ１３の電位、及び回路の消費電流が示されている。ノードＮ１３の電位はＲＥＦ付近まで上昇しており、入力信号ＩＮの論理レベルに基づいた出力信号ＯＵＴが出力されている。また、“Ｈ”レベルあるいは“Ｌ”レベルのどちらの入力信号ＩＮが入力されても、入力回路自体に流れるＤＣ消費電流は発生しない。
【００２３】
以上のように、この第１の実施形態によれば、次の（ｉ）〜（iv）のような利点がある。
（ｉ） パワーダウン状態に設定されるのは出荷前等のＩＤＤＳ測定時に限られるため、この場合の入力信号ＩＮは通常動作時のように論理振幅の小さい信号を入力する必要がなく、センスアンプ４０による増幅の必要がない。
（ii） パワーダウン状態においても、入力回路の出力信号ＯＵＴを任意に設定できるので（即ち、従来のように出力信号ＯＵＴのレベルが固定されないので）、出力端子３３に接続される後段の回路の入出力が固定されてしまうこともない。
（iii) 通常動作とパワーダウン状態での動作の論理が等しいので、入力回路の後段に接続される回路の機能動作が容易に確認できる。さらに、ＩＤＤＳ測定時において回路中の複数のポイントで、集積回路を動作させない状態でのＤＣ消費電流を測定することも容易となる。
（iv）入力端子３２をパワーダウン設定に兼用したため、追加のテストピンも不要となる。
【００２４】
第２の実施形態
図５は、本発明の第２の実施形態を示す半導体集積回路における入力回路の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この入力回路では、図１のパワーダウン切換え回路５０に代えて、構成の異なるパワーダウン切換え回路５０Ａを設けている。パワーダウン切換え回路５０Ａは、図１のノードＮ１３上に電圧降下手段（例えば、並列接続された２個のＮＭＯＳ５６ａ，５６ｂ）を追加した点のみが、図１のパワーダウン切換え回路５０と異なっている。
パワーダウン切換え回路５０Ａでは、ＰＭＯＳ５１及びＮＭＯＳ５３の接続点であるノードＮ１３ａと、ＰＭＯＳ５４ａ及びＮＭＯＳ５４ｂのゲート電極の接続点であるノードＮ１３ｂとの間に、ＮＭＯＳ５６ａ及び５６ｂが並列接続され、該ＮＭＯＳ５６ａのゲート電極が電源電位ＶＤＤに接続され、さらに該ＮＭＯＳ５６ｂのゲート電極がノードＮ１３ａに接続されている。ＮＭＯＳ５６ａは常時オン状態、ＮＭＯＳ５６ｂはノードＮ１３ａが“Ｌ”レベルのときオフ状態、“Ｈ”レベルのときオン状態になる。その他の構成は図１と同様である。
以下、（ａ）通常動作モード時の動作と、（ｂ）パワーダウンモード時の動作を説明する。
【００２５】
（ａ） 通常動作モード時の動作
図１と同様に、電源電位ＶＤＤより低い信号ＲＥＦ＝ＶＤＤ−１．３２Ｖを入力端子３２に入力すると、パワーダウン切換え回路５０Ａから出力されるテスト用信号Ｓ５４，Ｓ５５によってクロックドインバータ６３が“Ｈ”インピーダンス状態になると共に、センスアンプ４０内のＮＭＯＳ４５がオン状態となる。ＮＭＯＳ４５がオン状態になると、入力端子３１に入力される入力信号ＩＮの電位と信号ＲＥＦの電位との差が、センスアンプ４０によって増幅され、この増幅された信号が出力ノードＮ１１から出力され、クロックドインバータ６１，６２及びインバータ６４で順次反転されて、該入力信号ＩＮに対して正論理の出力信号ＯＵＴが出力端子３３から出力される。
【００２６】
（ｂ） パワーダウンモード時の動作
信号ＲＥＦ＝ＶＤＤ＋１Ｖ以上を入力端子３２に入力すると、ＰＭＯＳ５１がオン状態、ノードＮ１２がＲＥＦレベル付近になるので、ノードＮ１３ａがＶＤＤ以上になる。ノードＮ１３ａがＶＤＤ以上になると、ＮＭＯＳ５６ｂがオン状態となり、ＮＭＯＳ５６ａ，５６ｂの電圧降下作用により、ノードＮ１３ｂの電位＝ノードＮ１３ａの電位−Ｎｖｔ（但し、ＮｖｔはＮＭＯＳ５６ｂの閾値電圧）、となる。ノードＮ１３ｂの“Ｈ”レベルは、インバータ５４，５５で順次反転されてテスト用信号Ｓ５４，Ｓ５５が出力される。このテスト用信号Ｓ５４，Ｓ５５により、クロックドインバータ６１，６２がハイインピーダンス状態になると共に、センスアンプ４０内のＮＭＯＳ４５がオフ状態となる。
【００２７】
“Ｈ”レベルとＬ”レベルに変化する入力信号ＩＮが入力端子３１に入力されると、この入力信号ＩＮがクロックドインバータ６３で反転され、さらにインバータ６４で反転され、該入力信号ＩＮに対して正論理の出力信号ＯＵＴが出力端子３３から出力される。
図６は、図５のパワーダウンモード時のＤＣ特性図である。
この図６では、信号ＲＥＦ、入力信号ＩＮ、出力信号ＯＵＴ、ノードＮ１３ｂの電位、及び回路の消費電流が示されている。ノードＮ１３ｂの電位は、図４のノードＮ１３よりも低い状態で、入力信号ＩＮの論理レベルに基づいた出力信号ＯＵＴが出力されている。また、“Ｈ”レベルあるいは“Ｌ”レベルのどちらの入力信号ＩＮが入力されても、入力回路自体に流れるＤＣ消費電流は発生しない。
【００２８】
以上のように、この第２の実施形態によれば、電圧降下手段であるＮＭＯＳ５６ａ，５６ｂを設けたので、ノードＮ１３ｂの電位＝ノードＮ１３ａの電位−Ｎｖｔ、となる。そのため、ノードＮ１３ｂにかかる電圧（即ち、インバータ５４のゲート電圧）を低く設定できるので、ゲート耐圧の弱いプロセスに有効となる。しかも、第１の実施形態と同様に、パワーダウン状態時に追加のテストピンが不要でパワーダウンが可能となり、センスアンプ４０でのＤＣ電流をなくし、クロックドインバータ６３による入力回路の機能動作を可能とすることで、該入力回路後段の回路の機能動作も容易に確認できるようになる。
【００２９】
第３の実施形態
図７は、本発明の第３の実施形態を示すシュミットトリガの回路図である。
このシュミットトリガ回路５４Ａは、図５のインバータ５４に代えて設けられ、入力回路が構成されている。
シュミットトリガ回路５４Ａは、図５のＰＭＯＳ５４ａ及びＮＭＯＳ５４ｂを有する他に、該ＰＭＯＳ５４ａと電源電位ＶＤＤとの間にＰＭＯＳ５４ｃが接続され、該ＮＭＯＳ５４ｂと接地電位ＶＳＳとの間にＮＭＯＳ５４ｄが接続されている。ＰＭＯＳ５４ａ，５４ｃ及びＮＭＯＳ５４ｂ，５４ｄのゲート電極は、ノードＮ１３ｂに共通に接続されている。ＰＭＯＳ５４ａと５４ｃの接続点と、接地電位ＶＳＳとの間にＰＭＯＳ５４ｅが接続され、さらにＮＭＯＳ５４ｂ及び５４ｄの接続点と、電源電位ＶＤＤとの間にＮＭＯＳ５４ｆが接続され、これらのＰＭＯＳ５４ｅ及びＮＭＯＳ５４ｆのゲート電極と、ＰＭＯＳ５４ａ及びＮＭＯＳ５４ｂの接続点とが、ノードＮ１４に共通に接続されている。
【００３０】
このようなシュミットトリガ回路５４Ａを設けると、例えば、通常動作モード時において信号ＲＥＦがノイズ等の影響によってＶＤＤ以上に変動した場合（つまりノードＮ１３ｂでは“Ｌ”→“Ｈ”側に変動した場合）、該ノードＮ１３ｂの“Ｌ”レベルから“Ｈ”レベルへ変化する時の閾値電圧を高くすることができる。従って、入力端子３２、ノードＮ１３ａ、ノードＮ１３ｂ、及びシュミットトリガ回路５４Ａの経路で、信号ＲＥＦに対するノイズマージンを、例えば図５のインバータ５４に比べて約０．５Ｖ程度確保できる。
【００３１】
第４の実施形態
図８は、本発明の第４の実施形態を示す半導体集積回路における入力回路の構成図である。
この入力回路は、例えば図１の入力回路を複数個必要とする集積回路に設けられるもので、ＲＥＦ用の入／出力セル（以下、「Ｉ／Ｏセル」という）１００と、このＩ／Ｏセル１００から信号線１３０を介して信号ＲＥＦが供給される同一構成の複数個の単位入力回路１１０−１，１１０−２，１１０−３，…とを備えている。ＲＥＦ用のＩ／Ｏセル１００は、図３と同様の入力保護回路を構成する信号ＲＥＦ入力用のパッド７１−０と、該パッド７１−０に接続されたＮＭＯＳ７２−０とを有している。パッド７１−０に印加された信号ＲＥＦは、１本の信号線１３０を介して複数個の単位入力回路１１０−１，１１０−２，１１０−３，…に供給される。
【００３２】
各単位入力回路１１０−１，１１０−２，１１０−３，…は、図３と同様の入力保護回路を構成する入力信号ＩＮ１，ＩＮ２，ＩＮ３，…の入力用のパッド７１−１，７１−２，７１−３，…と、該パット７１−１，７１−２，７１−３，…に接続されたＮＭＯＳ７２−１，７２−２，７２−３，…と、該パッド７１−１，７１−２，７１−３，…に接続され出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…を出力する入力回路部１２０−１，１２０−２，１２０−３，…とを有している。各入力回路部１２０−１，１２０−２，１２０−３，…は、信号線１３０にそれぞれ接続されており、同一の回路で構成されている。
図９は、図８中の入力回路部１２０−１の回路図である。
【００３３】
この入力回路部１２０−１は、図１の入力回路と同様に、パッド７１−１から入力される入力信号ＩＮ１の電位と信号線１３０から与えられる信号ＲＥＦの電位との差を増幅するセンスアンプ４０と、信号線１３０から与えられる信号ＲＥＦによってパワーダウンの切換えを行うパワーダウン切換え回路５０と、センスアンプ４０の出力信号を順次反転するクロックドインバータ６１，６２と、パッド７１−１の入力信号ＩＮ１を反転するクロックドインバータ６３と、クロックドインバータ６１，６２，６３の出力信号を反転して出力信号ＯＵＴ１を出力するインバータ６４とで、構成されている。
図８の入力回路では、通常動作モード時及びパワーダウンモード時において、ＲＥＦ用のＩ／Ｏセル１００に入力された信号ＲＥＦが、信号線１３０を介してこれに接続された単位入力回路１１０−１，１１０−２，１１０−３，…の全てに供給され、これら全ての単位入力回路１１０−１，１１０−２，１１０−３，…が同時に通常動作とパワーダウンの切換えが行われる。
このような入力回路では、ＲＥＦ用のＩ／Ｏセル１００から単位入力回路１１０−１，１１０−２，１１０−３，…までの信号線１３０が１本でよい。
【００３４】
第５の実施形態
図１０は、本発明の第５の実施形態を示す半導体集積回路における入力回路の構成図である。
この入力回路は、例えば図１の入力回路を複数個必要とする集積回路に設けられるもので、ＲＥＦ用のＩ／Ｏセル２００と、該Ｉ／Ｏセル２００に第１及び第２の信号線２４１，２４２を介して接続された同一構成の複数個の単位入力回路２１０−１，２１０−２，２１０−３，…とを有している。Ｉ／Ｏセル２００は、図３の入力保護回路を構成する信号ＲＥＦ入力用のパッド７１−０と、該パッド７１−０に接続されたＮＭＯＳ７２−０と、該パッド７１−０に接続されたパワーダウン切換え部２２０とを有し、第１の信号線２４１によって信号ＲＥＦを出力すると共に、第２の信号線２４２によって図１のノードＮ１３に相当する信号を出力し、各単位入力回路２１０−１，２１０−２，２１０−３，…に供給するようになっている。
【００３５】
各単位入力回路２１０−１，２１０−２，２１０−３，…は、図３の入力保護回路を構成する入力信号ＩＮ１，ＩＮ２，ＩＮ３，…を入力するパッド７１−１，７１−２，７１−３，…と、該パッド７１−１，７１−２，７１−３，…に接続されたＮＭＯＳ７２−１，７２−２，７２−３，…と、該パッド７１−１，７１−２，７１−３，…に接続されたセンスアンプ・バッファ部２３０−１，２３０−２，２３０−３，…とを有している。各センスアンプ・バッファ部２３０−１，２３０−２，２３０−３，…は、信号線２４１，２４２に接続され、出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…をそれぞれ出力する同一構成の回路である。
図１１は、図１０中のパワーダウン切換え部２２０及びセンスアンプ・バッファ部２３０−１の回路図である。
Ｉ／Ｏセル２００内に設けられたパワーダウン切換え部２２０は、図１のＰＭＯＳ５１，５２及びＮＭＯＳ５３より構成され、パッド７１−０に接続された第１の信号線２４１と、ＰＭＯＳ５１及びＮＭＯＳ５３に接続された第２の信号線２４２とが、単位入力回路２１０−１内のセンスアンプ・バッファ部２３０−１に接続されている。センスアンプ・バッファ部２３０−１は、パッド７１−１及び信号線２４１に接続されたセンスアンプ４０と、信号線２４２とセンスアンプ４０に接続されたインバータ５４，５５と、該インバータ５４，５５の出力信号によって制御されるクロックドインバータ６１，６２，６３と、該クロックドインバータ６２，６３に接続され出力信号ＯＵＴ１を出力するインバータ６４とで、構成されている。
【００３６】
図１０の入力回路では、Ｉ／Ｏセル２００のパッド７１−０に入力された信号ＲＥＦが、信号線２４１を介して各単位入力回路２１０−１，２１０−２，２１０−３，…内のセンスアンプ・バッファ部２３０−１，２３０−２，２３０−３，…へ供給され、パワーダウン切換え部２２０のＰＭＯＳ５１及びＮＭＯＳ５３の接続点から出力された信号が、信号線２４２を介して各センスアンプ・バッファ部２３０−１，２３０−２，２３０−３，…へ供給され、信号線２４１，２４２に接続された全ての単位入力回路２１０−１，２１０−２，２１０−３，…が同時に通常動作とパワーダウンの切換えが行われる。
この入力回路では、Ｉ／Ｏセル２００内に共通のパワーダウン切換え部２２０を設けているため、各単位入力回路２１０−１，２１０−２，２１０−３，…にパワーダウン切換え部が必要なくなり、各単位入力回路２１０−１，２１０−２，２１０−３，…においてトランジスタ数を少なくできる。
なお、本発明は上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
【００３７】
（ａ） 図１のセンスアンプ４０は、ＦＥＴで構成したが、他のチャネル型のＦＥＴや、バイポーラトランジスタ等で構成することもできる。図１のセンスアンプ４０は、信号ＲＥＦのレベルを固定し、この信号ＲＥＦを基準にして入力信号ＩＮとの電位差を増幅するようにしたが、信号ＲＥＦを入力信号に置き換え、例えば、入力信号ＩＮを正論理、入力信号ＲＥＦを負論理で入力し、この２つの入力信号ＩＮとＲＥＦの差に応じた信号をセンスアンプ４０から出力するような構成にしてもよい。また、例えば、正論理の入力信号ＩＮと負論理の入力信号ＲＥＦとの２つで信号伝送を行うものについては、どちらかの入力端子３１または３２をパワーダウン用テストピンとして兼用することも可能である。
（ｂ） 図１または図５のパワーダウン切換え回路５０，５０Ａ内のＰＭＯＳ５２は、ＲＥＦ＝“Ｈ”でないとき、ノードＮ１２を電源電位ＶＤＤにするためのものである。パワーダウン切換え回路５０，５０Ａの回路構成によっては、このＰＭＯＳ５２を削除することも可能である。これにより、少ないトランジスタ数で、図１及び図５とほぼ同様の作用、効果が得られる。
【００３８】
（ｃ） 図１及び図５では、入力信号ＩＮに対して正論理の出力信号ＯＵＴを出力するようになっているが、入力信号ＩＮに対して負論理の出力信号ＯＵＴでも良い場合には、例えば、インバータ６４を削除すればよい。また、クロックドインバータ６１，６２，６３は、他の構成のバッファ手段で構成してもよい。
（ｄ） 上記実施形態では、入力回路のパワーダウン状態設定に用いることについて説明したが、カウンタ回路等の他の回路のカウントのテストサイクル削減等といった色々なテストモードに使用することも可能である。テストピンとして兼用する場合は、上記実施形態のように入力回路がよく、またこのようなテスト兼用入力回路を複数個設けることも可能である。
【００３９】
【発明の効果】
以上詳細に説明したように、本発明のうちの請求項１の発明では、第２の入力端子をテスト設定に兼用したため、追加のテストピンが不要で、テスト切換え回路によってテストの切換えが可能となる。テスト切換え回路から出力されるテスト用信号によってセンスアンプと第１及び第２のバッファ手段の動作を制御するようにしたので、センスアンプでの電流をなくすことで、ＤＣ電流をなくし、第２のバッファ手段によって入力回路の機能動作を可能とすることで、入力回路後段の回路の機能動作も容易に確認できるようになる。
請求項２の発明によれば、共通端子と接続される複数個の単位入力回路全て同時に、１本の信号線を用いて通常動作とテスト動作の切換えが行える。
請求項３の発明によれば、各単位入力回路に共通する共通テスト切換え回路を設け、この共通テスト切換え回路から第１及び第２の信号線を介して接続される全ての単位入力回路を、同時に通常動作とテスト動作の切換えが行える。そして、各単位入力回路にテスト切換え回路が必要ないため、トランジスタ数を少なくできる。
【００４０】
請求項４の発明によれば、第１及び第２のＰチャネル型ＦＥＴが形成される基板は第１の電源電位から遮断されてフローティング状態になっているので、その基板の電位が第２のＰチャネル型ＦＥＴの寄生ダイオードの働きにより、第１の電源電位にほぼ等しい電位となる。そのため、例えば、通常動作モード時には第２の入力端子に第１の電源電位以下の電位を印加し、テストモード時には該第２の入力端子に第１の電源電位以上の電位を印加することにより、テスト切換え回路から出力されるテスト用信号の活性化と非活性化が的確に行える。
請求項５の発明によれば、活性化されたテスト用信号によりオフ状態となる第３のトランジスタにより、センスアンプ内でのＤＣ電流を簡単に遮断できる。
請求項６の発明によれば、バッファ手段をクロックドインバータで構成したので、テスト切換え回路から出力されるテスト用信号によって、出力ノード及び第１の入力端子と出力端子との間の導通／遮断を簡単に行える。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積回路における入力回路の回路図である。
【図２】従来の半導体集積回路の入力回路を示す回路図である。
【図３】図１の入力端子３１，３２にそれぞれ接続される入力保護回路の回路図である。
【図４】図１のパワーダウンモード時のＤＣ特性図である。
【図５】本発明の第２の実施形態を示す半導体集積回路における入力回路の回路図である。
【図６】図５のパワーダウンモード時のＤＣ特性図である。
【図７】本発明の第３の実施形態を示すシュミットトリガの回路図である。
【図８】本発明の第４の実施形態を示す半導体集積回路における入力回路の構成図である。
【図９】図８中の入力回路部１２０−１の回路図である。
【図１０】本発明の第５の実施形態を示す半導体集積回路における入力回路の構成図である。
【図１１】図１０中のパワーダウン切換え部２２０及びセンスアンプ・バッファ部２３０−１の回路図である。
【符号の説明】
３１，３２ 第１、第２の入力端子
３３ 出力端子
４０ センスアンプ
４１，４２，４５ ＮＭＯＳ
５０，５０Ａ パワーダウン切換え回路
５１，５２ ＰＭＯＳ
５３ ＮＭＯＳ
６１，６２，６３ クロックドインバータ
１００，２００ ＲＥＦ用のＩ／Ｏセル
１１０−１，１１０−２，１１０−３，２１０−１，２１０−２，２１０−３
単位入力回路
１２０−１，１２０−２，１２０−３ 入力回路部
２２０ パワーダウン切換え部
２３０−１，２３０−２，２３０−３ センスアンプ・バッファ部

Claims (6)

1. 信号が入力される第１及び第２の入力端子と、
   内部回路の入力側に接続された出力端子と、
   前記第２の入力端子に接続され、テストモード時に該第２の入力端子に入力されるテスト設定用信号に応答して活性化したテスト用信号を出力し、該テストモード時以外の通常動作モード時には該テスト用信号を非活性化状態にするテスト切換え回路と、
   前記第１及び第２の入力端子に接続され、前記非活性化状態のテスト用信号に基づき動作して前記第１の入力端子に入力される第１の信号と前記第２の入力端子に入力される第２の信号との差に応じた信号を出力ノードから出力し、前記活性化されたテスト用信号に基づき電源間に流れる直流電流を遮断して動作を停止するセンスアンプと、
   前記出力ノードと前記出力端子との間に接続され、前記非活性化状態のテスト用信号に応答して該出力ノードから出力される信号の波形整形を行い、前記第１または第２の信号に対して一定の論理関係を有する第１の出力信号を該出力端子へ出力し、前記活性化されたテスト用信号に応答して該出力ノードと該出力端子との間を遮断する第１のバッファ手段と、
   前記第１の入力端子と前記出力端子との間に接続され、前記活性化されたテスト用信号に応答して該第１の入力端子に入力される信号の波形整形を行い、前記第１の出力信号と同一論理の第２の出力信号を該出力端子へ出力し、前記非活性化状態のテスト用信号に応答して該第１の入力端子と該出力端子との間を遮断する第２のバッファ手段とを、
   備えたことを特徴とする半導体集積回路の入力回路。
2. 請求項１の第１、第２の入力端子、テスト切換え回路、センスアンプ及び第１、第２のバッファ手段をそれぞれ有する複数個の単位入力回路と、
   前記各単位入力回路内の第２の入力端子に１本の信号線を介して共通に接続されたテスト設定用信号入力用の共通端子とを、
   備えたことを特徴とする半導体集積回路の入力回路。
3. 請求項１の第１、第２の入力端子、出力端子、センスアンプ及び第１、第２のバッファ手段をそれぞれ有する複数個の単位入力回路と、
   前記各単位入力回路内の第２の入力端子に第１の信号線を介して共通に接続された共通端子と、
   入力側が前記共通端子に接続され、出力側が第２の信号線を介して前記各単位入力回路内の第１及び第２のバッファ手段にそれぞれ共通に接続され、テストモード時に該共通端子に入力されるテスト設定用信号に応答して活性化したテスト用信号を該第２の信号線へ出力し、該テストモード時以外の通常動作モード時には該テスト用信号を非活性化状態にする共通テスト切換え回路とを、
   備えたことを特徴とする半導体集積回路の入力回路。
4. 前記テスト切換え回路は、
   ソース電極またはドレイン電極のうちのいずれか一方の電極が前記第２の入力端子に接続され、ゲート電極が第１の電源電位に接続され、該ソース電極またはドレイン電極のうちのいずれか他方の電極から前記テスト用信号を出力する第１のＰチャネル型ＦＥＴと、
   ソース電極またはドレイン電極のうちのいずれか一方の電極が前記第１の電源電位に接続され、ゲート電極が前記第２の入力端子に接続された第２のＰチャネル型ＦＥＴと、
   ソース電極またはドレイン電極のうちのいずれか一方の電極が前記第１のＰチャネル型ＦＥＴの他方の電極に接続され、ゲート電極が前記第１の電源電位に接続され、該ソース電極またはドレイン電極のうちのいずれか他方の電極が前記第１の電源電位とは異なる第２の電源電位に接続されたＮチャネル型ＦＥＴとを有し、
   前記第１及び第２のＰチャネル型ＦＥＴが形成される基板は前記第１の電源電位から遮断されてフローティング状態になっていることを特徴とする請求項１、２または３記載の半導体集積回路の入力回路。
5. 前記センスアンプは、
   前記出力ノードに接続された第１の電極と、第２の電極との間の導通状態を制御する第１の制御電極が前記第１の入力端子に接続された第１のトランジスタと、
   第３と第４の電極間の導通状態を制御する第２の制御電極が前記第２の入力端子に接続された第２のトランジスタと、
   異なる第１及び第２の電源電位のうちの該第１の電源電位と前記第１の電極側の出力ノード及び前記第３の電極との間に接続された負荷抵抗手段と、
   前記第２及び第４の電極と前記第２の電源電位との間に接続され、前記非活性化状態のテスト用信号によりオン状態となり、前記活性化されたテスト用信号によりオフ状態となる第３のトランジスタとを、備えたことを特徴とする請求項１、２または３記載の半導体集積回路の入力回路。
6. 前記第１及び第２のバッファ手段は、クロックドインバータによって構成したことを特徴とする請求項１、２または３記載の半導体集積回路の入力回路。

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