JPH08293796A - デジタル・アナログ変換装置 - Google Patents
デジタル・アナログ変換装置Info
- Publication number
- JPH08293796A JPH08293796A JP7096463A JP9646395A JPH08293796A JP H08293796 A JPH08293796 A JP H08293796A JP 7096463 A JP7096463 A JP 7096463A JP 9646395 A JP9646395 A JP 9646395A JP H08293796 A JPH08293796 A JP H08293796A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- digital
- supplied
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 9
- 101100422614 Arabidopsis thaliana STR15 gene Proteins 0.000 description 8
- 101100141327 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RNR3 gene Proteins 0.000 description 8
- 101150112501 din1 gene Proteins 0.000 description 8
- 101100406317 Arabidopsis thaliana BCE2 gene Proteins 0.000 description 7
- 101100063437 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DIN7 gene Proteins 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 2
- 101100493897 Arabidopsis thaliana BGLU30 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】デジタル・アナログ変換装置での消費電流をア
ナログ的動作部とデジタル的動作部とを含めた装置全体
として低減する。 【構成】電源マトリクス方式におけるデジタル・アナロ
グ変換装置であって、非動作時の消費電流を低減する制
御回路を備えた演算増幅器１と電流切り換え回路部２を
含み、この演算増幅器１の出力信号を用いて、定電流源
素子Ｐ９を制御する。デジタル・アナログ変換装置が非
動作状態のとき、電流制御信号により演算増幅器１の貫
通電流を遮断し増幅器の出力端子をプルアップ状態とす
る。従って定電流源素子Ｐ９もプルアップ状態となり定
電流源素子Ｐ９の電流を遮断するので、デジタル・アナ
ログ変換装置の動作不要時においてアナログ的動作部は
もとよりデジタル動作部に至るまで消費電流の低減を行
うことができる。
ナログ的動作部とデジタル的動作部とを含めた装置全体
として低減する。 【構成】電源マトリクス方式におけるデジタル・アナロ
グ変換装置であって、非動作時の消費電流を低減する制
御回路を備えた演算増幅器１と電流切り換え回路部２を
含み、この演算増幅器１の出力信号を用いて、定電流源
素子Ｐ９を制御する。デジタル・アナログ変換装置が非
動作状態のとき、電流制御信号により演算増幅器１の貫
通電流を遮断し増幅器の出力端子をプルアップ状態とす
る。従って定電流源素子Ｐ９もプルアップ状態となり定
電流源素子Ｐ９の電流を遮断するので、デジタル・アナ
ログ変換装置の動作不要時においてアナログ的動作部は
もとよりデジタル動作部に至るまで消費電流の低減を行
うことができる。
Description
【０００１】
【産業上の利用分野】本発明はデジタル・アナログ変換
装置に係わり、特に定電流源を制御する演算増幅器を含
む電流マトリクス方式によるデジタル・アナログ変換装
置に関する。
装置に係わり、特に定電流源を制御する演算増幅器を含
む電流マトリクス方式によるデジタル・アナログ変換装
置に関する。
【０００２】
【従来の技術】従来からこの種の高速・高精度のデジタ
ル・アナログ変換の方式としては電流マトリスク方式が
知られている。この電流マトリスク方式とは、単位定電
流を供給する定電流回路と、定電流回路からの電流経路
を切り換える電流切り換え回路からなる単位定電流セル
を所望の数だけ並列に接続し、与えられたデジタル値に
対応する所望の電流値にするために複数の定電流回路の
電流を加算して出力する方式である。
ル・アナログ変換の方式としては電流マトリスク方式が
知られている。この電流マトリスク方式とは、単位定電
流を供給する定電流回路と、定電流回路からの電流経路
を切り換える電流切り換え回路からなる単位定電流セル
を所望の数だけ並列に接続し、与えられたデジタル値に
対応する所望の電流値にするために複数の定電流回路の
電流を加算して出力する方式である。
【０００３】この電流切り換え回路は、高速・高精度の
ために出力電流の加算時には電流を出力し、出力電流の
非加算時には電流を例えば接地電位へ流すような構成に
なっている。そのため、アナログ出力を必要としない場
合においても定電流回路は電流を流し続けており消費電
流は低減できない。そこで、消費電流を低減する方式の
一例が特開平２−３１１０２５号公報に記載されてい
る。同公報記載のデジタル・アナログ変換回路を示した
図５を参照すると、電源電位ＶＤＤに接続されたＰチャ
ネル型トランジスタ（以下、ＰＭＯＳトランジスタと称
す）からなる定電流源素子Ｐ９とアナログ信号出力線Ｌ
１およびアナログ信号出力線Ｌ２との間にそれぞれ接続
されたＰＭＯＳトランジスタからなる電流切り換え素子
Ｐ１０およびＰ１１とからなる単位定電流セル２１ａ〜
２１ｃが並列接続されている。
ために出力電流の加算時には電流を出力し、出力電流の
非加算時には電流を例えば接地電位へ流すような構成に
なっている。そのため、アナログ出力を必要としない場
合においても定電流回路は電流を流し続けており消費電
流は低減できない。そこで、消費電流を低減する方式の
一例が特開平２−３１１０２５号公報に記載されてい
る。同公報記載のデジタル・アナログ変換回路を示した
図５を参照すると、電源電位ＶＤＤに接続されたＰチャ
ネル型トランジスタ（以下、ＰＭＯＳトランジスタと称
す）からなる定電流源素子Ｐ９とアナログ信号出力線Ｌ
１およびアナログ信号出力線Ｌ２との間にそれぞれ接続
されたＰＭＯＳトランジスタからなる電流切り換え素子
Ｐ１０およびＰ１１とからなる単位定電流セル２１ａ〜
２１ｃが並列接続されている。
【０００４】これらのアナログ信号出力線Ｌ１およびＬ
２はそれぞれ非電流加算時に電流出力を遮断する電流制
御素子Ｐ１２およびＰ１３を介して出力端子に接続さ
れ、そのゲート電極はそれぞれ消費電力低減切り換え端
子ＰＤに接続されている。
２はそれぞれ非電流加算時に電流出力を遮断する電流制
御素子Ｐ１２およびＰ１３を介して出力端子に接続さ
れ、そのゲート電極はそれぞれ消費電力低減切り換え端
子ＰＤに接続されている。
【０００５】定電流源素子Ｐ９のゲート電極は参照電圧
端子Ｖｒｅｆに接続され、単位電流セル２１ａ〜２１ｃ
の電流切り換え素子Ｐ１０およびＰ１１のゲート電極に
は、入力端子ＤＩＮ１〜３に供給されるデジタル信号が
それぞれ相補信号発生回路４１ａ〜４１ｃで生成された
相補信号出力がそれぞれ接続されている。
端子Ｖｒｅｆに接続され、単位電流セル２１ａ〜２１ｃ
の電流切り換え素子Ｐ１０およびＰ１１のゲート電極に
は、入力端子ＤＩＮ１〜３に供給されるデジタル信号が
それぞれ相補信号発生回路４１ａ〜４１ｃで生成された
相補信号出力がそれぞれ接続されている。
【０００６】アナログ出力端子ＯＵＴ１およびアナログ
相補出力端子ＯＵＴ２は電圧出力を得るときには抵抗素
子Ｒ３およびＲ４で接地電位にそれぞれ接続される。
相補出力端子ＯＵＴ２は電圧出力を得るときには抵抗素
子Ｒ３およびＲ４で接地電位にそれぞれ接続される。
【０００７】上述した構成のデジタル・アナログ変換回
路において消費電流の低減を行うには、全ての電流切り
換え素子Ｐ１０およびＰ１１の出力電流経路Ｌ１および
Ｌ２にアナログ出力端子ＯＵＴ１およびアナログ相補出
力端子ＯＵＴ２間を非導通とする電流制御ゲートＰ１２
およびＰ１３を設けることで、定電流源素子Ｐ９からの
電流経路を遮断している。
路において消費電流の低減を行うには、全ての電流切り
換え素子Ｐ１０およびＰ１１の出力電流経路Ｌ１および
Ｌ２にアナログ出力端子ＯＵＴ１およびアナログ相補出
力端子ＯＵＴ２間を非導通とする電流制御ゲートＰ１２
およびＰ１３を設けることで、定電流源素子Ｐ９からの
電流経路を遮断している。
【０００８】消費電流を低減する方式の他の一例が特開
平２−３１１０２７号公報に記載されている。同公報記
載のデジタル・アナログ変換回路を示した図６を参照す
ると、上述した一例との相違点は、相補信号発生回路４
１ａ〜４１ｃで生成された相補信号出力がそれぞれ論理
和回路５１ａ〜５１ｆで端子ＰＤに供給される消費電力
低減切り換え信号と論理がとられその出力信号が単位電
流セル２１ａ〜２１ｃの電流切り換え素子Ｐ１０および
Ｐ１１のゲート電極に供給されていることである。
平２−３１１０２７号公報に記載されている。同公報記
載のデジタル・アナログ変換回路を示した図６を参照す
ると、上述した一例との相違点は、相補信号発生回路４
１ａ〜４１ｃで生成された相補信号出力がそれぞれ論理
和回路５１ａ〜５１ｆで端子ＰＤに供給される消費電力
低減切り換え信号と論理がとられその出力信号が単位電
流セル２１ａ〜２１ｃの電流切り換え素子Ｐ１０および
Ｐ１１のゲート電極に供給されていることである。
【０００９】すなわち、デジタル信号入力端子ＤＩＮ１
〜ＤＩＮ３から供給されたデジタル信号から相補信号発
生回路４１ａ〜４１ｃが発生した互いに相補な関係にあ
る２本の信号は、論理和回路５１ａ〜５１ｆを通して電
流切り換え回路２１ａ〜２１ｃへ供給される。ここで論
理和回路５１ａ〜５１ｆの他方の入力端子に端子ＰＤか
らの消費電力低減切り換え信号をアクティブにして供給
することにより、相補な関係にあるその出力信号を一斉
に論理レベルのハイレベルに変化させ電流切り換え回路
２１ａ〜２１ｃの電流切り換え素子Ｐ１０およびＰ１１
の両方を非導通状態にする。これにより定電流源素子Ｐ
９の電流がそれぞれ遮断され、消費電流が低減され
る。。
〜ＤＩＮ３から供給されたデジタル信号から相補信号発
生回路４１ａ〜４１ｃが発生した互いに相補な関係にあ
る２本の信号は、論理和回路５１ａ〜５１ｆを通して電
流切り換え回路２１ａ〜２１ｃへ供給される。ここで論
理和回路５１ａ〜５１ｆの他方の入力端子に端子ＰＤか
らの消費電力低減切り換え信号をアクティブにして供給
することにより、相補な関係にあるその出力信号を一斉
に論理レベルのハイレベルに変化させ電流切り換え回路
２１ａ〜２１ｃの電流切り換え素子Ｐ１０およびＰ１１
の両方を非導通状態にする。これにより定電流源素子Ｐ
９の電流がそれぞれ遮断され、消費電流が低減され
る。。
【００１０】
【発明が解決しようとする課題】上述した従来のデジタ
ル・アナログ変換回路では、電流切り換え回路に電流制
御ゲートを付加することにより、電流切り換え回路を非
導通として定電流の低減を行っているために、所望する
単位定電流セルの個数分に、それぞれ電流制御ゲートが
必要であり、多数ｂｉｔのデジタル信号入力になれば素
子の増加は（２n−１）倍で増加することになる（ｎ＝
ｂｉｔ数）。
ル・アナログ変換回路では、電流切り換え回路に電流制
御ゲートを付加することにより、電流切り換え回路を非
導通として定電流の低減を行っているために、所望する
単位定電流セルの個数分に、それぞれ電流制御ゲートが
必要であり、多数ｂｉｔのデジタル信号入力になれば素
子の増加は（２n−１）倍で増加することになる（ｎ＝
ｂｉｔ数）。
【００１１】また、定電流源素子は、ゲート電極に供給
される参照電圧により導通状態であるにもかかわらず、
消費電力低減切り換え信号をアクティブにして電流経路
が非導通であるためにリーク電流の増加をまねく。
される参照電圧により導通状態であるにもかかわらず、
消費電力低減切り換え信号をアクティブにして電流経路
が非導通であるためにリーク電流の増加をまねく。
【００１２】一方、消費電流の低減は、定電流源素子か
らの電流を遮断することにおいてのみ対策を実施してい
るために、デジタル・アナログ変換回路全体としては低
減されておらず、システムを考慮した対策としては不十
分である。
らの電流を遮断することにおいてのみ対策を実施してい
るために、デジタル・アナログ変換回路全体としては低
減されておらず、システムを考慮した対策としては不十
分である。
【００１３】本発明の目的は、デジタル・アナログ変換
装置での消費電流の低減を素子の増加を少くし、かつデ
ジタル・アナログ変換装置全体として低減することにあ
る。
装置での消費電流の低減を素子の増加を少くし、かつデ
ジタル・アナログ変換装置全体として低減することにあ
る。
【００１４】
【課題を解決するための手段】本発明のデジタル・アナ
ログ変換装置の特徴は、高位側電源電位に接続される第
１導電型の定電流源素子とこの素子の出力端子に並列接
続される複数の電流切り換え素子とからなり、これらの
電流切り換え素子のゲート電極に供給される複数のデジ
タル信号を用いて前記第１導電型の定電流源素子から供
給される電流を選択することにより、それぞれ前記デジ
タル信号に対応した電流出力とする第１の電流切り換え
手段からなる第１の単位電流セル回路を備え、前記第１
の単位電流セル回路が複数個並列接続されたデジタル・
アナログ変換装置において、前記第１導電型の定電流源
素子の電流量を制御する演算増幅器を備えるとともに、
この演算増幅器が外部から供給される電流制御信号に応
答して貫通電流を遮断する電流遮断手段を有し、前記複
数のデジタル信号の一方極性とインバータで反転された
他方極性の信号がそれぞれ前記複数の第１の単位電流セ
ル回路ごとに供給されることにある。
ログ変換装置の特徴は、高位側電源電位に接続される第
１導電型の定電流源素子とこの素子の出力端子に並列接
続される複数の電流切り換え素子とからなり、これらの
電流切り換え素子のゲート電極に供給される複数のデジ
タル信号を用いて前記第１導電型の定電流源素子から供
給される電流を選択することにより、それぞれ前記デジ
タル信号に対応した電流出力とする第１の電流切り換え
手段からなる第１の単位電流セル回路を備え、前記第１
の単位電流セル回路が複数個並列接続されたデジタル・
アナログ変換装置において、前記第１導電型の定電流源
素子の電流量を制御する演算増幅器を備えるとともに、
この演算増幅器が外部から供給される電流制御信号に応
答して貫通電流を遮断する電流遮断手段を有し、前記複
数のデジタル信号の一方極性とインバータで反転された
他方極性の信号がそれぞれ前記複数の第１の単位電流セ
ル回路ごとに供給されることにある。
【００１５】また、前記演算増幅器の電流遮断手段は、
２つの信号入力端にそれぞれ供給される信号の電圧差分
を増幅する差動増幅部とその定電流源のバイアス電圧を
供給する基準電圧回路部と前記差動増幅部の出力をさら
に増幅して出力する出力回路部とからなる演算増幅器で
あって、前記基準電圧回路部の貫通電流を遮断する第１
の制御回路と、前記差動増幅部の定電流源の電流を遮断
する第２の制御回路と、前記出力回路部の貫通電流を遮
断しかつその出力端を高位側電源電位に接続する第３の
制御回路とをそれぞれ備え、この第３の制御回路は前記
電流制御信号の一方極性の信号で、前記第１および第２
の制御回路は前記電流制御信号の他方極性の信号で、そ
れぞれ所定の制御動作をすることができる。
２つの信号入力端にそれぞれ供給される信号の電圧差分
を増幅する差動増幅部とその定電流源のバイアス電圧を
供給する基準電圧回路部と前記差動増幅部の出力をさら
に増幅して出力する出力回路部とからなる演算増幅器で
あって、前記基準電圧回路部の貫通電流を遮断する第１
の制御回路と、前記差動増幅部の定電流源の電流を遮断
する第２の制御回路と、前記出力回路部の貫通電流を遮
断しかつその出力端を高位側電源電位に接続する第３の
制御回路とをそれぞれ備え、この第３の制御回路は前記
電流制御信号の一方極性の信号で、前記第１および第２
の制御回路は前記電流制御信号の他方極性の信号で、そ
れぞれ所定の制御動作をすることができる。
【００１６】さらに、前記第１、第２および第３の制御
回路を有する前記演算増幅器は、高位側源電位にソース
電極がそれぞれ接続されてミラー回路を形成する第１お
よび第２の第１導電型トランジスタからなるトランジス
タ対のうち、ダイオード接続された前記第１の第１導電
型トランジスタのドレイン電極と低位側電源電位にダイ
オード接続された第１の第２導電型トランジスタのドレ
イン電極との間に第２の第２導電型トランジスタからな
る前記第１の制御回路が挿入され、かつ前記トランジス
タ対の共通接続されたゲート電極と高位側電源電位との
間に第３の第１導電型トランジスタのからなる前記第２
の制御回路が挿入された前記基準電圧回路部と、低位側
源電位にソース電極がそれぞれ接続されてミラー回路を
形成する前記第３および第４の第２導電型トランジスタ
のそれぞれのドレイン電極と前記第２の第１導電型トラ
ンジスタのドレイン電極との間に第４および第５の第１
導電型トランジスタがそれぞれ接続され、かつ前記第４
および前記第５の第１導電型トランジスタにはそれぞれ
第１および第２の入力信号が供給される前記差動増幅器
と、高位側電源電位および低位側電源電位間に第６の第
１導電型トランジスタおよび第５の第２導電型トランジ
スタが直列接続で挿入されてその直列接続点を出力端と
し、かつこの第５の第２導電型トランジスタのゲート電
極と前記第５の第１導電型トランジスタのドレイン電極
との接続点と低位側電源電位との間に第６の第２導電型
トランジスタが挿入されるとともに前記第６の第１導電
型トランジスタと並列に第７の第１導電型トランジスタ
からなる第３の制御回路が挿入された前記出力回路部と
からなり、前記電流制御信号が前記第６の第２導電型ト
ランジスタのゲート電極に供給され、前記電流制御信号
が第８の第１導電型トランジスタおよび第７の第２導電
型トランジスタからなるインバータにより反転されて前
記第３および第７の第１導電型トランジスタと第６の第
２導電型トランジスタのゲート電極とにそれぞれ供給さ
れる構成からなる。
回路を有する前記演算増幅器は、高位側源電位にソース
電極がそれぞれ接続されてミラー回路を形成する第１お
よび第２の第１導電型トランジスタからなるトランジス
タ対のうち、ダイオード接続された前記第１の第１導電
型トランジスタのドレイン電極と低位側電源電位にダイ
オード接続された第１の第２導電型トランジスタのドレ
イン電極との間に第２の第２導電型トランジスタからな
る前記第１の制御回路が挿入され、かつ前記トランジス
タ対の共通接続されたゲート電極と高位側電源電位との
間に第３の第１導電型トランジスタのからなる前記第２
の制御回路が挿入された前記基準電圧回路部と、低位側
源電位にソース電極がそれぞれ接続されてミラー回路を
形成する前記第３および第４の第２導電型トランジスタ
のそれぞれのドレイン電極と前記第２の第１導電型トラ
ンジスタのドレイン電極との間に第４および第５の第１
導電型トランジスタがそれぞれ接続され、かつ前記第４
および前記第５の第１導電型トランジスタにはそれぞれ
第１および第２の入力信号が供給される前記差動増幅器
と、高位側電源電位および低位側電源電位間に第６の第
１導電型トランジスタおよび第５の第２導電型トランジ
スタが直列接続で挿入されてその直列接続点を出力端と
し、かつこの第５の第２導電型トランジスタのゲート電
極と前記第５の第１導電型トランジスタのドレイン電極
との接続点と低位側電源電位との間に第６の第２導電型
トランジスタが挿入されるとともに前記第６の第１導電
型トランジスタと並列に第７の第１導電型トランジスタ
からなる第３の制御回路が挿入された前記出力回路部と
からなり、前記電流制御信号が前記第６の第２導電型ト
ランジスタのゲート電極に供給され、前記電流制御信号
が第８の第１導電型トランジスタおよび第７の第２導電
型トランジスタからなるインバータにより反転されて前
記第３および第７の第１導電型トランジスタと第６の第
２導電型トランジスタのゲート電極とにそれぞれ供給さ
れる構成からなる。
【００１７】さらにまた、前記複数のデジタル信号のう
ち前記他方極性の信号に換えて所定の定電圧回路の出力
電圧がそれぞれ供給され、この電圧回路は高位側電源電
位および低位側電源電位間に複数の抵抗素子を直列接続
した抵抗分圧回路と第４の制御回路とが直列接続で挿入
されてなり、前記第４の制御回路は前記電流制御信号に
応答して前記抵抗分圧回路の電流遮断動作をすることが
できる。
ち前記他方極性の信号に換えて所定の定電圧回路の出力
電圧がそれぞれ供給され、この電圧回路は高位側電源電
位および低位側電源電位間に複数の抵抗素子を直列接続
した抵抗分圧回路と第４の制御回路とが直列接続で挿入
されてなり、前記第４の制御回路は前記電流制御信号に
応答して前記抵抗分圧回路の電流遮断動作をすることが
できる。
【００１８】また、所定のクロック信号および前記複数
のデジタル信号のそれぞれが、前記電流制御信号との論
理和回路を介してデコーダ回路にそれぞれ供給されると
ともに、デコーダ回路で前記クロック信号に同期して変
換出力された信号が前記一方極性の信号として前記単位
電流セル回路に供給される。
のデジタル信号のそれぞれが、前記電流制御信号との論
理和回路を介してデコーダ回路にそれぞれ供給されると
ともに、デコーダ回路で前記クロック信号に同期して変
換出力された信号が前記一方極性の信号として前記単位
電流セル回路に供給される。
【００１９】さらに、高位側電源電位および低位側電源
電が互に入れ換えて供給され、かつ前記第１の単位電流
セル回路に換えて第２の単位電流セル回路が用いられ、
この第２の単位電流セル回路は低位側電源電位に接続さ
れる第２導電型の定電流源素子とこの素子の電流入力端
子に並列接続される複数の電流切り換え素子とからな
り、これら複数の電流切り換え素子の電流出力端にそれ
ぞれ供給される電流を前記複数のデジタル信号を用いて
選択することによってそれぞれ前記デジタル信号に対応
する電流出力とし、この電流出力を前記定電流源素子に
供給する第２の電流切り換え手段を有する前記第２の単
位電流セル回路からなり、さらに、前記演算増幅器の前
記第１および前記第２導電型トランジスタを互に他方の
導電型トランジスタに置き換えることもできる。
電が互に入れ換えて供給され、かつ前記第１の単位電流
セル回路に換えて第２の単位電流セル回路が用いられ、
この第２の単位電流セル回路は低位側電源電位に接続さ
れる第２導電型の定電流源素子とこの素子の電流入力端
子に並列接続される複数の電流切り換え素子とからな
り、これら複数の電流切り換え素子の電流出力端にそれ
ぞれ供給される電流を前記複数のデジタル信号を用いて
選択することによってそれぞれ前記デジタル信号に対応
する電流出力とし、この電流出力を前記定電流源素子に
供給する第２の電流切り換え手段を有する前記第２の単
位電流セル回路からなり、さらに、前記演算増幅器の前
記第１および前記第２導電型トランジスタを互に他方の
導電型トランジスタに置き換えることもできる。
【００２０】さらにまた、前記第３の制御回路は、出力
負荷条件により前記出力回路の出力端子を低位電源電位
にプルダウンすることもできる。
負荷条件により前記出力回路の出力端子を低位電源電位
にプルダウンすることもできる。
【００２１】
【実施例】まず、本発明の第１の実施例を図面を参照し
ながら説明する。
ながら説明する。
【００２２】図１は第１の実施例の回路図、図２は図１
で適用する本発明の演算増幅器である。図１を参照する
と、このデジタル・アナログ変換装置は、外部から供給
される電流制御信号に応答して貫通電流を遮断する制御
回路を内蔵しかつ外部から入力端子ＩＮ１およびＩＮ２
に供給される２つの入力信号の差電圧を増幅した出力信
号により定電流源素子Ｐ９の電流を制御する演算増幅器
１と、電源電位ＶＤＤに接続されるＰＭＯＳトランジス
タの定電流源素子Ｐ９、この素子の電流出力端子となる
ドレイン電極に並列接続される電流切り換え素子Ｐ１０
およびＰ１１、およびこれらの電流切り換え素子にデジ
タル信号入力端子ＤＩＮ１〜３を介して供給される複数
のデジタル信号を用いて、定電流源素子Ｐ９から供給さ
れる電流を選択的に切り換えてそれぞれ複数のデジタル
信号に対応する電流出力としてアナログ出力端子ＯＵＴ
１およびアナログ相補出力端子ＯＵＴ２に出力する単位
定電流セル回路２１ａ〜２１ｃからなる電流切り換え回
路部２とを備え、複数のデジタル信号が単位定電流セル
回路２１ａ〜２１ｃごとにそれぞれ正転およびインバー
タ２２ａ〜２２ｃで反転された両極性で供給されてい
る。
で適用する本発明の演算増幅器である。図１を参照する
と、このデジタル・アナログ変換装置は、外部から供給
される電流制御信号に応答して貫通電流を遮断する制御
回路を内蔵しかつ外部から入力端子ＩＮ１およびＩＮ２
に供給される２つの入力信号の差電圧を増幅した出力信
号により定電流源素子Ｐ９の電流を制御する演算増幅器
１と、電源電位ＶＤＤに接続されるＰＭＯＳトランジス
タの定電流源素子Ｐ９、この素子の電流出力端子となる
ドレイン電極に並列接続される電流切り換え素子Ｐ１０
およびＰ１１、およびこれらの電流切り換え素子にデジ
タル信号入力端子ＤＩＮ１〜３を介して供給される複数
のデジタル信号を用いて、定電流源素子Ｐ９から供給さ
れる電流を選択的に切り換えてそれぞれ複数のデジタル
信号に対応する電流出力としてアナログ出力端子ＯＵＴ
１およびアナログ相補出力端子ＯＵＴ２に出力する単位
定電流セル回路２１ａ〜２１ｃからなる電流切り換え回
路部２とを備え、複数のデジタル信号が単位定電流セル
回路２１ａ〜２１ｃごとにそれぞれ正転およびインバー
タ２２ａ〜２２ｃで反転された両極性で供給されてい
る。
【００２３】なお、ここでは説明を容易にするため単位
定電流セル回路は３個とし、これらに接続される構成要
素も３個に準じて配置してあるが、この数に限定される
ものではない。
定電流セル回路は３個とし、これらに接続される構成要
素も３個に準じて配置してあるが、この数に限定される
ものではない。
【００２４】図２を参照すると、演算増幅器１は基準電
圧回路部、差動増幅部および出力回路部を備え、基準電
圧回路部は、電源電位ＶＤＤにソース電極がそれぞれ接
続されてミラー回路を形成するＰＭＯＳトランジスタか
らなるトランジスタ対Ｐ１およびＰ２のうち、ダイオー
ド接続されたトランジスタＰ１のドレイン電極と接地電
位にソース電極が接続されダイオード接続されたＮＭＯ
ＳトランジスタＮ１のドレイン電極との間にＮＭＯＳト
ランジスタＮ２からなる制御回路１０が挿入され、かつ
トランジスタ対Ｐ１およびＰ２の共通接続されたゲート
電極と電源電位ＶＤＤとの間にＰＭＯＳトランジスタＰ
３のからなる制御回路１１が挿入されている。
圧回路部、差動増幅部および出力回路部を備え、基準電
圧回路部は、電源電位ＶＤＤにソース電極がそれぞれ接
続されてミラー回路を形成するＰＭＯＳトランジスタか
らなるトランジスタ対Ｐ１およびＰ２のうち、ダイオー
ド接続されたトランジスタＰ１のドレイン電極と接地電
位にソース電極が接続されダイオード接続されたＮＭＯ
ＳトランジスタＮ１のドレイン電極との間にＮＭＯＳト
ランジスタＮ２からなる制御回路１０が挿入され、かつ
トランジスタ対Ｐ１およびＰ２の共通接続されたゲート
電極と電源電位ＶＤＤとの間にＰＭＯＳトランジスタＰ
３のからなる制御回路１１が挿入されている。
【００２５】差動増幅部は、接地源電位ＧＮＤにソース
電極がそれぞれ接続されてミラー回路を形成するＮＭＯ
ＳトランジスタＮ３およびＮ４のそれぞれのドレイン電
極とＰＭＯＳトランジスタＰ２のドレイン電極との間に
ＰＭＯＳトランジスタＰ４およびＰ５がそれぞれ接続さ
れ、かつＰＭＯＳトランジスタＰ４には第１の入力信号
ＩＮ１が、ＰＭＯＳトランジスタＰ５にはび第２の入力
信号がそれぞれ供給される。
電極がそれぞれ接続されてミラー回路を形成するＮＭＯ
ＳトランジスタＮ３およびＮ４のそれぞれのドレイン電
極とＰＭＯＳトランジスタＰ２のドレイン電極との間に
ＰＭＯＳトランジスタＰ４およびＰ５がそれぞれ接続さ
れ、かつＰＭＯＳトランジスタＰ４には第１の入力信号
ＩＮ１が、ＰＭＯＳトランジスタＰ５にはび第２の入力
信号がそれぞれ供給される。
【００２６】出力回路部は、電源電位ＶＤＤおよび接地
電位ＧＮＤ間にＰＭＯＳトランジスタＰ６およびＮＭＯ
ＳトランジスタＮ５が直列接続で挿入されてその直列接
続点を出力端ＯＵＴとし、かつこのＮＭＯＳトランジス
タＮ５のゲート電極とＰＭＯＳトランジスタＰ５のドレ
イン電極との接続点と接地電位ＧＮＤとの間にＮＭＯＳ
トランジスタＮ６が挿入されるとともに、ＰＭＯＳトラ
ンジスタＰ６と並列にＰＭＯＳトランジスタＰ７からな
る制御回路１２が挿入されている。
電位ＧＮＤ間にＰＭＯＳトランジスタＰ６およびＮＭＯ
ＳトランジスタＮ５が直列接続で挿入されてその直列接
続点を出力端ＯＵＴとし、かつこのＮＭＯＳトランジス
タＮ５のゲート電極とＰＭＯＳトランジスタＰ５のドレ
イン電極との接続点と接地電位ＧＮＤとの間にＮＭＯＳ
トランジスタＮ６が挿入されるとともに、ＰＭＯＳトラ
ンジスタＰ６と並列にＰＭＯＳトランジスタＰ７からな
る制御回路１２が挿入されている。
【００２７】電流制御端子ＰＤに供給される電流制御信
号はＮＭＯＳトランジスタＮ６のゲート電極に供給さ
れ、かつＰＭＯＳトランジスタＰ８およびＮＭＯＳトラ
ンジスタＮ７からなるインバータにより反転されてＮＭ
ＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ３とＰ
７とのゲート電極にそれぞれ供給される構成からなる。
号はＮＭＯＳトランジスタＮ６のゲート電極に供給さ
れ、かつＰＭＯＳトランジスタＰ８およびＮＭＯＳトラ
ンジスタＮ７からなるインバータにより反転されてＮＭ
ＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ３とＰ
７とのゲート電極にそれぞれ供給される構成からなる。
【００２８】上述した第１の実施例の構成によれば、電
流切り換え回路部２は、入力端子ＤＩＮ１〜３からのデ
ジタル信号がＬレベルのとき、電流切り換え素子Ｐ１０
が導通状態になって定電流源素子Ｐ９からの定電流が加
算されてアナログ相補出力端子ＯＵＴ２に出力される。
一方、デジタル信号がＨレベルのときはインバータ２２
ａ〜２２ｂにより反転されて電流切り換え素子Ｐ１１が
導通状態になり、加算された電流がアナログ出力端子Ｏ
ＵＴ１に出力され。
流切り換え回路部２は、入力端子ＤＩＮ１〜３からのデ
ジタル信号がＬレベルのとき、電流切り換え素子Ｐ１０
が導通状態になって定電流源素子Ｐ９からの定電流が加
算されてアナログ相補出力端子ＯＵＴ２に出力される。
一方、デジタル信号がＨレベルのときはインバータ２２
ａ〜２２ｂにより反転されて電流切り換え素子Ｐ１１が
導通状態になり、加算された電流がアナログ出力端子Ｏ
ＵＴ１に出力され。
【００２９】このようにデジタル信号の制御によってア
ナログ出力端子ＯＵＴ１に出力するか、もしくは相補関
係にあるアナログ出力端子ＯＵＴ２に出力するかを切り
換えている。
ナログ出力端子ＯＵＴ１に出力するか、もしくは相補関
係にあるアナログ出力端子ＯＵＴ２に出力するかを切り
換えている。
【００３０】すなわち、電流切り換え回路部２の電流切
り換え素子Ｐ１０およびＰ１１により、必要とするアナ
ログ量の電流を切り換えてアナログ出力端子ＯＵＴ１ま
たはアナログ相補出力端子ＯＵＴ２に加算された電流値
として出力し、デジタル信号量をアナログの電流量へと
変換することができる。
り換え素子Ｐ１０およびＰ１１により、必要とするアナ
ログ量の電流を切り換えてアナログ出力端子ＯＵＴ１ま
たはアナログ相補出力端子ＯＵＴ２に加算された電流値
として出力し、デジタル信号量をアナログの電流量へと
変換することができる。
【００３１】アナログ出力端子ＯＵＴ１またはアナログ
相補出力端子ＯＵＴ２に出力負荷抵抗を設けることによ
り簡単に電圧値としても出力することが出来る。
相補出力端子ＯＵＴ２に出力負荷抵抗を設けることによ
り簡単に電圧値としても出力することが出来る。
【００３２】ここで、演算増幅器１の出力信号を単位定
電流セル回路２１ａ〜２１ｃに供給することにより、定
電流源素子Ｐ９の制御信号として用いている。すなわ
ち、演算増幅器１の出力を制御することにより定電流源
素子９は任意の所望する電流を流すことができ、定電流
値を決定する。
電流セル回路２１ａ〜２１ｃに供給することにより、定
電流源素子Ｐ９の制御信号として用いている。すなわ
ち、演算増幅器１の出力を制御することにより定電流源
素子９は任意の所望する電流を流すことができ、定電流
値を決定する。
【００３３】これら全ての単位定電流セル回路２１ａ〜
２１ｃは演算増幅器１が動作している間は定電流を流し
続ける。したがって、消費電流は演算増幅器１と全ての
単位定電流セル回路２１ａ〜２１ｃとの電流値となる。
２１ｃは演算増幅器１が動作している間は定電流を流し
続ける。したがって、消費電流は演算増幅器１と全ての
単位定電流セル回路２１ａ〜２１ｃとの電流値となる。
【００３４】この演算増幅器１は本発明による消費電流
を低減する制御回路が付加されており、以下にその動作
を説明する。
を低減する制御回路が付加されており、以下にその動作
を説明する。
【００３５】すなわち、演算増幅器１は、電流制御端子
ＰＤにＰＭＯＳトランジスタＰ８およびＮＭＯＳトラン
ジスタＮ７のインバータのしきい値を越える論理レベル
のハイレベル（以下、Ｈレベルと称す）が与えられると
低消費電流状態となる。逆に、しきい値に満たない論理
レベルのロウレベル（以下、Ｌレベルと称す）が与えら
れると通常動作状態となる。
ＰＤにＰＭＯＳトランジスタＰ８およびＮＭＯＳトラン
ジスタＮ７のインバータのしきい値を越える論理レベル
のハイレベル（以下、Ｈレベルと称す）が与えられると
低消費電流状態となる。逆に、しきい値に満たない論理
レベルのロウレベル（以下、Ｌレベルと称す）が与えら
れると通常動作状態となる。
【００３６】まず、通常動作状態での動作を説明する
と、電流制御端子ＰＤがＬレベルであるからインバータ
で反転されたＨレベルが供給されるＮＭＯＳトランジス
タＮ２は動作状態となる。すなわちソース・ドレイン間
は導通状態でＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１で決定される基準電圧回路として動作し、
ＰＭＯＳトランジスタＰ１のドレイン電極から出力され
る基準電圧ＶＳＴは差動増幅回路部のＰＭＯＳトランジ
スタＰ２のゲート電極および出力回路部のＰＭＯＳトラ
ンジスタＰ６のゲート電極に接続される。
と、電流制御端子ＰＤがＬレベルであるからインバータ
で反転されたＨレベルが供給されるＮＭＯＳトランジス
タＮ２は動作状態となる。すなわちソース・ドレイン間
は導通状態でＰＭＯＳトランジスタＰ１とＮＭＯＳトラ
ンジスタＮ１で決定される基準電圧回路として動作し、
ＰＭＯＳトランジスタＰ１のドレイン電極から出力され
る基準電圧ＶＳＴは差動増幅回路部のＰＭＯＳトランジ
スタＰ２のゲート電極および出力回路部のＰＭＯＳトラ
ンジスタＰ６のゲート電極に接続される。
【００３７】基準電圧ＶＳＴによりＰＭＯＳトランジス
タＰ２は定電流源として動作し、差動増幅回路部は入力
端子ＩＮ１およびＩＮ２の差電圧を増幅して、ＮＭＯＳ
トランジスタＮ４のドレイン電極から出力回路部のＮＯ
ＭＳトランジスタＮ５のゲート電極に伝達する。出力回
路部は伝達された電圧をさらに増幅して出力端子ＯＵＴ
に出力する。
タＰ２は定電流源として動作し、差動増幅回路部は入力
端子ＩＮ１およびＩＮ２の差電圧を増幅して、ＮＭＯＳ
トランジスタＮ４のドレイン電極から出力回路部のＮＯ
ＭＳトランジスタＮ５のゲート電極に伝達する。出力回
路部は伝達された電圧をさらに増幅して出力端子ＯＵＴ
に出力する。
【００３８】この時、制御回路１２のＰＭＯＳトランジ
スタＰ７は非動作状態、ＮＭＯＳトランジスタＮ６も非
動作状態であるから、差動増幅回路における動作に対し
て従来と同様の動作が行われる。
スタＰ７は非動作状態、ＮＭＯＳトランジスタＮ６も非
動作状態であるから、差動増幅回路における動作に対し
て従来と同様の動作が行われる。
【００３９】次に、消費電流が低減される状態を説明す
る。
る。
【００４０】電流制御端子ＰＤをＨレベルにすると、Ｎ
ＭＯＳトランジスタＮ２のゲート電極はＬレベルとなり
ＮＭＯＳトランジスタＮ２は非動作状態のため、そのソ
ース・ドレイン電極間は非導通状態でＰＭＯＳトランジ
スタＰ１とＮＭＯＳトランジスタＮ１で決定される基準
電圧回路部は動作せず、ＰＭＯＳトランジスタＰ１から
の定電流は流れず消費電流が低減される。
ＭＯＳトランジスタＮ２のゲート電極はＬレベルとなり
ＮＭＯＳトランジスタＮ２は非動作状態のため、そのソ
ース・ドレイン電極間は非導通状態でＰＭＯＳトランジ
スタＰ１とＮＭＯＳトランジスタＮ１で決定される基準
電圧回路部は動作せず、ＰＭＯＳトランジスタＰ１から
の定電流は流れず消費電流が低減される。
【００４１】ＰＭＯＳトランジスタＰ３は動作状態のた
め、基準電圧ＶＳＴが電源電位ＶＤＤの電位にプルアッ
プされるので、接続されている差動増幅回路部の定電流
源であるＰＭＯＳトランジスタＰ２が非動作状態になり
定電流が流れず差動増幅回路部は動作しない。
め、基準電圧ＶＳＴが電源電位ＶＤＤの電位にプルアッ
プされるので、接続されている差動増幅回路部の定電流
源であるＰＭＯＳトランジスタＰ２が非動作状態になり
定電流が流れず差動増幅回路部は動作しない。
【００４２】同様に、出力回路部の定電流源であるＰＭ
ＯＳトランジスタＰ６が非動作状態になり定電流が流れ
ず消費電流が低減される。
ＯＳトランジスタＰ６が非動作状態になり定電流が流れ
ず消費電流が低減される。
【００４３】上述したように、演算増幅器１の動作を必
要としない時は、演算増幅器１の消費電流は電流制御端
子ＰＤに供給される電流制御信号によって制御され低減
できることになる。しかし、この状態では出力端子ＯＵ
Ｔはハイ・インピーダンス状態であり次段である出力負
荷条件に左右されやすく不安定である。
要としない時は、演算増幅器１の消費電流は電流制御端
子ＰＤに供給される電流制御信号によって制御され低減
できることになる。しかし、この状態では出力端子ＯＵ
Ｔはハイ・インピーダンス状態であり次段である出力負
荷条件に左右されやすく不安定である。
【００４４】そこで、ＰＭＯＳトランジスタＰ７を電源
電位ＶＤＤおよび出力端子ＯＵＴ間に付加することによ
り、このトランジスタＰ７が電流制御信号のＬレベルに
よって導通状態になるので、出力端子ＯＵＴがプルアッ
プされ電源電位ＶＤＤの電位に固定される。
電位ＶＤＤおよび出力端子ＯＵＴ間に付加することによ
り、このトランジスタＰ７が電流制御信号のＬレベルに
よって導通状態になるので、出力端子ＯＵＴがプルアッ
プされ電源電位ＶＤＤの電位に固定される。
【００４５】一方、出力端子ＯＵＴからＮＭＯＳトラン
ジスタＮ５を通して接地電位ＧＮＤへリーク電流が流れ
るのを防ぐために、ＮＭＯＳトランジスタＮ６を付加
し、このトランジスタＮ６を電流制御信号のＨレベルに
より導通状態にすることによって、ＮＭＯＳトランジス
タＮ５のゲート電圧がＬレベルとなりＮＭＯＳトランジ
スタＮ５が非導通状態になる。よって出力回路部のリー
ク電流を防ぎ出力端子をＨレベルに固定して安定した出
力端子状態とする。
ジスタＮ５を通して接地電位ＧＮＤへリーク電流が流れ
るのを防ぐために、ＮＭＯＳトランジスタＮ６を付加
し、このトランジスタＮ６を電流制御信号のＨレベルに
より導通状態にすることによって、ＮＭＯＳトランジス
タＮ５のゲート電圧がＬレベルとなりＮＭＯＳトランジ
スタＮ５が非導通状態になる。よって出力回路部のリー
ク電流を防ぎ出力端子をＨレベルに固定して安定した出
力端子状態とする。
【００４６】上述したように、制御回路１０、１１およ
び１２と電流制御端子ＰＤを備えることにより、制御端
子ＰＤの入力信号条件を設定することによって通常動作
状態と消費電流低減状態を切り換えることが出来、消費
電流低減状態での出力端子ＯＵＴの電位も安定にするこ
とが出来る。
び１２と電流制御端子ＰＤを備えることにより、制御端
子ＰＤの入力信号条件を設定することによって通常動作
状態と消費電流低減状態を切り換えることが出来、消費
電流低減状態での出力端子ＯＵＴの電位も安定にするこ
とが出来る。
【００４７】次に、上述した演算増幅器１の動作を参照
しながら第１の実施例の消費電流を低減した状態につい
て説明する。
しながら第１の実施例の消費電流を低減した状態につい
て説明する。
【００４８】消費電流を低減するのであるから制御端子
ＰＤにＨレベルの信号供給されているので、演算増幅器
１の出力端子ＯＵＴがプルアップ状態になることは上述
した演算増幅器の説明で述べた通りである。したがっ
て、このプルアップされたＨレベルが単位電流セル回路
２１ａ〜２１ｃの定電流源素子Ｐ９に供給されると、そ
のゲート電極が同じくプルアップ状態となるが、この定
電流源素子Ｐ９はＰＭＯＳトランジスタであるから非導
通状態になる。
ＰＤにＨレベルの信号供給されているので、演算増幅器
１の出力端子ＯＵＴがプルアップ状態になることは上述
した演算増幅器の説明で述べた通りである。したがっ
て、このプルアップされたＨレベルが単位電流セル回路
２１ａ〜２１ｃの定電流源素子Ｐ９に供給されると、そ
のゲート電極が同じくプルアップ状態となるが、この定
電流源素子Ｐ９はＰＭＯＳトランジスタであるから非導
通状態になる。
【００４９】すなわち定電流源素子Ｐ９の定電流は全て
において遮断されるので、電流が低減されることにな
る。
において遮断されるので、電流が低減されることにな
る。
【００５０】したがって、本発明の演算増幅器１を含む
デジタル・アナログ変換装置は、制御端子ＰＤからの電
流制御信号により演算増幅器１と全ての単位定電流セル
回路２１ａ〜２１ｃの消費電流を低減することができ
る。
デジタル・アナログ変換装置は、制御端子ＰＤからの電
流制御信号により演算増幅器１と全ての単位定電流セル
回路２１ａ〜２１ｃの消費電流を低減することができ
る。
【００５１】本発明の第２の実施例の回路図を示した図
３を参照すると、第１の実施例との相違点は、電流切り
換え素子の一方のＰＭＯＳトランジスタＰ１１に供給し
ていたデジタル信号の反転信号に換えて、別に設けた定
電圧回路２３の出力電圧がそれぞれ供給され、この電圧
回路２３は、電源電位ＶＤＤおよび接地電位ＧＮＤ間に
直列接続で挿入された抵抗素子Ｒ１およびＲ２による分
圧回路と、この分圧回路の接地電位間にさらに制御回路
２４が直列接続で接続され、そのＮＭＯＳトランジスタ
Ｎ８のゲート電極にインバータ２５を介して端子ＰＤか
ら電流制御信号が供給され、制御回路２４が電流制御信
号に応答して抵抗分圧回路の電流遮断動作をすることで
ある。それ以外の構成は第１の実施例と同様であるか
ら、ここでの構成の説明は省略する。
３を参照すると、第１の実施例との相違点は、電流切り
換え素子の一方のＰＭＯＳトランジスタＰ１１に供給し
ていたデジタル信号の反転信号に換えて、別に設けた定
電圧回路２３の出力電圧がそれぞれ供給され、この電圧
回路２３は、電源電位ＶＤＤおよび接地電位ＧＮＤ間に
直列接続で挿入された抵抗素子Ｒ１およびＲ２による分
圧回路と、この分圧回路の接地電位間にさらに制御回路
２４が直列接続で接続され、そのＮＭＯＳトランジスタ
Ｎ８のゲート電極にインバータ２５を介して端子ＰＤか
ら電流制御信号が供給され、制御回路２４が電流制御信
号に応答して抵抗分圧回路の電流遮断動作をすることで
ある。それ以外の構成は第１の実施例と同様であるか
ら、ここでの構成の説明は省略する。
【００５２】上述の第２の実施例の構成によれば、デジ
タル信号で電流切り換えが制御される切り換え制御素子
Ｐ１０に対し、他方の電流切り換え素子Ｐ１１は定電圧
回路２３から与えられた定電圧をゲート電圧とする。し
たがって、定電圧を与えられたＰＭＯＳトランジスタＰ
１１は常時ある状態にて導通動作を行い、その出力はア
ナログ出力端子ＯＵＴ１に接続される。
タル信号で電流切り換えが制御される切り換え制御素子
Ｐ１０に対し、他方の電流切り換え素子Ｐ１１は定電圧
回路２３から与えられた定電圧をゲート電圧とする。し
たがって、定電圧を与えられたＰＭＯＳトランジスタＰ
１１は常時ある状態にて導通動作を行い、その出力はア
ナログ出力端子ＯＵＴ１に接続される。
【００５３】スイッチング動作を行う側の電流切り換え
素子Ｐ１０が導通状態の時は、相対するＰＭＯＳトラン
ジスタＰ１１のオン抵抗の差でほとんどの定電流がアナ
ログ相補出力端子ＯＵＴ２へ流れる。この端子は接地電
位ＧＮＤに接続して使用するのが一般的であるが、その
ときはほとんどの定電流が接地電位ＧＮＤへ流れること
になる。
素子Ｐ１０が導通状態の時は、相対するＰＭＯＳトラン
ジスタＰ１１のオン抵抗の差でほとんどの定電流がアナ
ログ相補出力端子ＯＵＴ２へ流れる。この端子は接地電
位ＧＮＤに接続して使用するのが一般的であるが、その
ときはほとんどの定電流が接地電位ＧＮＤへ流れること
になる。
【００５４】したがって、本実施例においても電流切り
変え素子Ｐ１０およびＰ１１は正常に動作する。ただ
し、電流の出力先を切り換える時にアナログ出力端子Ｏ
ＵＴ１に現われる切り換え雑音は図１の場合よりも低減
することができる。
変え素子Ｐ１０およびＰ１１は正常に動作する。ただ
し、電流の出力先を切り換える時にアナログ出力端子Ｏ
ＵＴ１に現われる切り換え雑音は図１の場合よりも低減
することができる。
【００５５】ここで、定電圧回路２３は、電源電位ＶＤ
Ｄと接地電位ＧＮＤとの抵抗分割によって定電圧を出力
している。よって定電圧回路２３には常時貫通電流が流
れるため、その対策として制御回路２４を付加し、制御
回路２４は電流制御端子ＰＤに供給される電流制御信号
よって定電圧回路２３の貫通電流を遮断制御する。
Ｄと接地電位ＧＮＤとの抵抗分割によって定電圧を出力
している。よって定電圧回路２３には常時貫通電流が流
れるため、その対策として制御回路２４を付加し、制御
回路２４は電流制御端子ＰＤに供給される電流制御信号
よって定電圧回路２３の貫通電流を遮断制御する。
【００５６】次に、本実施例の消費電流の低減状態につ
いて説明する。電流制御端子ＰＤがＨレベルであるか
ら、制御回路２４では制御素子としてＮＭＯＳトランジ
スタＮ８を使用しているのでインバータ回路２５を介し
て反転出力されＬレベル状態でゲート電極に供給される
と、制御回路２４のＮＭＯＳトランジスタＮ８が非導通
状態となり、定電圧回路２３の貫通電流が遮断され消費
電流が低減される。通常動作状態においては制御回路２
４は導通状態であり、定電圧回路２３は必要とする定電
圧を出力することができる。
いて説明する。電流制御端子ＰＤがＨレベルであるか
ら、制御回路２４では制御素子としてＮＭＯＳトランジ
スタＮ８を使用しているのでインバータ回路２５を介し
て反転出力されＬレベル状態でゲート電極に供給される
と、制御回路２４のＮＭＯＳトランジスタＮ８が非導通
状態となり、定電圧回路２３の貫通電流が遮断され消費
電流が低減される。通常動作状態においては制御回路２
４は導通状態であり、定電圧回路２３は必要とする定電
圧を出力することができる。
【００５７】本発明の第３の実施例の回路図を示した図
４を参照すると、第２の実施例との相違点は、切換え素
子Ｐ１０およびＰ１１の導通非導通を制御するデジタル
信号が、デジタル信号デコード回路３を介して供給され
ており、この回路は、デジタル信号が供給される入力端
子ＤＩＮ１〜ＤＩＮ２が論理和回路３１ａ〜３１ｃの一
方の入力端に接続され、他方の入力端子は電流制御端子
ＰＤに共通接続されるとともに、クロック信号が供給さ
れるクロック信号端子ＣＬＫが論理和回路３１ｍの一方
の入力端子に接続され、かつ他方の入力端子には端子Ｐ
Ｄが接続されている。これらの論理和回路３１ａ〜３１
ｃ、３１ｍの出力端がデコーダ回路３２に接続され、そ
の出力端はそれぞれ対応する単位電流セル回路２１ａ〜
２１ｃに接続されていることである。それ以外の構成は
第２の実施例と同様であるからここでの構成の説明は省
略する。
４を参照すると、第２の実施例との相違点は、切換え素
子Ｐ１０およびＰ１１の導通非導通を制御するデジタル
信号が、デジタル信号デコード回路３を介して供給され
ており、この回路は、デジタル信号が供給される入力端
子ＤＩＮ１〜ＤＩＮ２が論理和回路３１ａ〜３１ｃの一
方の入力端に接続され、他方の入力端子は電流制御端子
ＰＤに共通接続されるとともに、クロック信号が供給さ
れるクロック信号端子ＣＬＫが論理和回路３１ｍの一方
の入力端子に接続され、かつ他方の入力端子には端子Ｐ
Ｄが接続されている。これらの論理和回路３１ａ〜３１
ｃ、３１ｍの出力端がデコーダ回路３２に接続され、そ
の出力端はそれぞれ対応する単位電流セル回路２１ａ〜
２１ｃに接続されていることである。それ以外の構成は
第２の実施例と同様であるからここでの構成の説明は省
略する。
【００５８】前述した第１および第２の実施例において
は、デジタル・アナログ変換装置の特にアナログ的要素
の回路ブロックについて消費電流の低減を計った。しか
しながらデジタル信号の入力回路部分であるデジタル回
路ブロックについてはクロック信号、データ信号等が停
止もしくは固定されなければ、デジタル回路ブロックに
入力し続けられることになるので、デジタル回路ブロッ
クの貫通電流は常時流れ続けるため消費電流だ多く、第
３の実施例においてはこのデジタル回路ブロックでの消
費電流について低減を図ったものである。
は、デジタル・アナログ変換装置の特にアナログ的要素
の回路ブロックについて消費電流の低減を計った。しか
しながらデジタル信号の入力回路部分であるデジタル回
路ブロックについてはクロック信号、データ信号等が停
止もしくは固定されなければ、デジタル回路ブロックに
入力し続けられることになるので、デジタル回路ブロッ
クの貫通電流は常時流れ続けるため消費電流だ多く、第
３の実施例においてはこのデジタル回路ブロックでの消
費電流について低減を図ったものである。
【００５９】すなわち、本実施例のデジタル・アナログ
変換装置は、単位定電流セル回路２１ａ〜２１ｃの電流
切り換え素子Ｐ１０が、デジタル信号デコード部３でク
ロック信号に同期化されたデジタル信号によってスイッ
チング動作し、制御されている。
変換装置は、単位定電流セル回路２１ａ〜２１ｃの電流
切り換え素子Ｐ１０が、デジタル信号デコード部３でク
ロック信号に同期化されたデジタル信号によってスイッ
チング動作し、制御されている。
【００６０】このデコーダ回路３２は、データ信号入力
端子ＤＩＮ１〜ＤＩＮ３からの制御により、所望の数が
配置された単位定電流セル回路２１ａ〜２１ｃの選択信
号としてデコーダ出力端子に出力する。デコーダ出力端
子は電流切り換え素子Ｐ１０のデジタル入力信号となり
アナログ出力電流を制御する。クロック信号入力端子Ｃ
ＬＫにおいても、デコーダ回路３２に入力されデコーダ
のタイミング等に使用される。
端子ＤＩＮ１〜ＤＩＮ３からの制御により、所望の数が
配置された単位定電流セル回路２１ａ〜２１ｃの選択信
号としてデコーダ出力端子に出力する。デコーダ出力端
子は電流切り換え素子Ｐ１０のデジタル入力信号となり
アナログ出力電流を制御する。クロック信号入力端子Ｃ
ＬＫにおいても、デコーダ回路３２に入力されデコーダ
のタイミング等に使用される。
【００６１】次に、デジタル信号デコード部３における
消費電流低減時の動作を説明する。。
消費電流低減時の動作を説明する。。
【００６２】デジタル信号入力端子ＤＩＮ１〜ＤＩＮ３
とデコーダ回路３２との間に制御回路として論理和回路
３１ａ〜３１ｃを備え、デジタル信号と電流制御端子Ｐ
Ｄからの電流制御信号との論理和をとり、論理和回路３
１ａ〜３１ｃの出力信号をデコーダ回路３２の入力信号
とする。
とデコーダ回路３２との間に制御回路として論理和回路
３１ａ〜３１ｃを備え、デジタル信号と電流制御端子Ｐ
Ｄからの電流制御信号との論理和をとり、論理和回路３
１ａ〜３１ｃの出力信号をデコーダ回路３２の入力信号
とする。
【００６３】電流制御端子ＰＤがＨレベルであるので、
論理和回路３１ａ〜３１ｃの出力信号は、データ信号の
条件に関わらずＨレベルが出力されてデコーダ回路３２
に入力され、電流制御端子ＰＤの電位がＬレベルに変化
するまで固定データ信号となる。
論理和回路３１ａ〜３１ｃの出力信号は、データ信号の
条件に関わらずＨレベルが出力されてデコーダ回路３２
に入力され、電流制御端子ＰＤの電位がＬレベルに変化
するまで固定データ信号となる。
【００６４】クロック信号においても同様の動作が行わ
れる。よって、デジタル信号デコード部３においてデジ
タル信号およびクロック信号の変化に対する貫通電流等
の消費電流の低減を図ることが出来る。
れる。よって、デジタル信号デコード部３においてデジ
タル信号およびクロック信号の変化に対する貫通電流等
の消費電流の低減を図ることが出来る。
【００６５】上述したように、デジタル・アナログ変換
装置において、アナログ的動作部はもとよりデジタル動
作部に至るまで電流制御端子ＰＤの入力条件により、デ
ジタル・アナログ変換装置が非動作状態のときに消費電
流の低減の制御をすることが出来る。
装置において、アナログ的動作部はもとよりデジタル動
作部に至るまで電流制御端子ＰＤの入力条件により、デ
ジタル・アナログ変換装置が非動作状態のときに消費電
流の低減の制御をすることが出来る。
【００６６】また、このデジタル・アナログ変換装置を
高密度集積回路上に他のデジタル回路を含めたメモリ等
と共に１チップ内に納めた場合、従来はこれら混在する
回路ごとのスタンバイ電流、リーク電流等の測定、選別
を確認するのに多大な工数を要したが、電流制御端子に
電流制御信号を与えてデジタル・アナログ変換装置の消
費電流をカットすることにより、他のデジタル回路のみ
のこれらの特性確認を従来よりもより正確にしかも簡単
に行うことも出来る。
高密度集積回路上に他のデジタル回路を含めたメモリ等
と共に１チップ内に納めた場合、従来はこれら混在する
回路ごとのスタンバイ電流、リーク電流等の測定、選別
を確認するのに多大な工数を要したが、電流制御端子に
電流制御信号を与えてデジタル・アナログ変換装置の消
費電流をカットすることにより、他のデジタル回路のみ
のこれらの特性確認を従来よりもより正確にしかも簡単
に行うことも出来る。
【００６７】なお、上述した各実施例は、電源電位ＶＤ
Ｄおよび接地電位ＧＮＤの極性を入れ換え、かつＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとを互に入れ換
えても同様に実現出来る。
Ｄおよび接地電位ＧＮＤの極性を入れ換え、かつＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとを互に入れ換
えても同様に実現出来る。
【００６８】
【発明の効果】以上説明したように本発明の電流マトリ
クス方式におけるデジタル・アナログ変換装置は、外部
から供給される電流制御信号に応答して貫通電流を遮断
する電流遮手段を含み定電流切り換え回路部における定
電流源素子の電流量を制御する演算増幅器を有し、デジ
タル・アナログ変換装置が非動作時に電流制御信号をア
クティブにして演算増幅器の貫通電流を遮断し、かつそ
のプルアップ出力で電流切り換え回路部の貫通電流をも
遮断するので、非動作時における消費電流を大幅に低減
することが出来る。
クス方式におけるデジタル・アナログ変換装置は、外部
から供給される電流制御信号に応答して貫通電流を遮断
する電流遮手段を含み定電流切り換え回路部における定
電流源素子の電流量を制御する演算増幅器を有し、デジ
タル・アナログ変換装置が非動作時に電流制御信号をア
クティブにして演算増幅器の貫通電流を遮断し、かつそ
のプルアップ出力で電流切り換え回路部の貫通電流をも
遮断するので、非動作時における消費電流を大幅に低減
することが出来る。
【００６９】また、低消費電力化を実現するために追加
される素子も、単位定電流セル回路の数には関係がない
ため、従来よりもはるかに少ない素子数で実現できる。
される素子も、単位定電流セル回路の数には関係がない
ため、従来よりもはるかに少ない素子数で実現できる。
【００７０】さらに、このデジタル・アナログ変換装置
を高密度集積回路上に他のデジタル回路を含めたメモリ
等と共に１チップ内に納めた場合においても、電流制御
端子に電流制御信号を与えてデジタル・アナログ変換装
置の消費電流をカットすることにより、他のデジタル回
路のみのスタンバイ電流、リーク電流等の測定、選別の
確認を従来よりもより正確にしかも簡単に行うことも出
来る。
を高密度集積回路上に他のデジタル回路を含めたメモリ
等と共に１チップ内に納めた場合においても、電流制御
端子に電流制御信号を与えてデジタル・アナログ変換装
置の消費電流をカットすることにより、他のデジタル回
路のみのスタンバイ電流、リーク電流等の測定、選別の
確認を従来よりもより正確にしかも簡単に行うことも出
来る。
【図１】本発明のデジタル・アナログ変換装置の第１の
実施例の回路図である。
実施例の回路図である。
【図２】本発明のデジタル・アナログ変換装置に用いる
演算増幅器の回路図である。
演算増幅器の回路図である。
【図３】本発明のデジタル・アナログ変換装置の第２の
実施例の回路図である。
実施例の回路図である。
【図４】本発明のデジタル・アナログ変換装置の第３の
実施例の回路図である。
実施例の回路図である。
【図５】従来技術による電流マトリクス方式のデジタル
・アナログ変換装置の一例の回路図である。
・アナログ変換装置の一例の回路図である。
【図６】従来技術による電流マトリクス方式のデジタル
・アナログ変換装置の他の例の回路図である。
・アナログ変換装置の他の例の回路図である。
１ 演算増幅器 ２ 電流切り換え回路部 ３ デジタル信号デコード回路部 １０，１１，１２，２４ 制御回路 ２１ 単位定電流セル回路 ２３ 定電圧回路 ２２ａ〜２２ｃ，２５ インバータ ３１ａ〜３１ｃ，３１ｍ，５１ａ〜５１ｆ 論理和回
路 ３２ デコーダ回路 ４１ａ〜４１ｃ 相補信号発生回路 Ｐ１〜Ｐ８ ＰＭＯＳトランジスタ Ｐ９ ＰＭＯＳトランジスタによる定電流源素子 Ｐ１０，Ｐ１１ ＰＭＯＳトランジスタによる電流切
り換え素子 Ｐ１２，Ｐ１３ ＰＭＯＳトランジスタによる電流制
御ゲート Ｎ１〜Ｎ８ ＮＭＯＳトランジスタ ＣＬＫ クロック信号入力端子 ＤＩＮ１〜ＤＩＮ３ デジタル信号入力端子 ＩＮ１，ＩＮ２ 信号入力端子 ＯＵＴ 出力端子 ＯＵＴ１ アナログ出力端子 ＯＵＴ２ アナログ相補出力端子 ＰＤ 電流制御端子（消費電流低減切り換え端子） Ｖｒｅｆ 参照電圧端子
路 ３２ デコーダ回路 ４１ａ〜４１ｃ 相補信号発生回路 Ｐ１〜Ｐ８ ＰＭＯＳトランジスタ Ｐ９ ＰＭＯＳトランジスタによる定電流源素子 Ｐ１０，Ｐ１１ ＰＭＯＳトランジスタによる電流切
り換え素子 Ｐ１２，Ｐ１３ ＰＭＯＳトランジスタによる電流制
御ゲート Ｎ１〜Ｎ８ ＮＭＯＳトランジスタ ＣＬＫ クロック信号入力端子 ＤＩＮ１〜ＤＩＮ３ デジタル信号入力端子 ＩＮ１，ＩＮ２ 信号入力端子 ＯＵＴ 出力端子 ＯＵＴ１ アナログ出力端子 ＯＵＴ２ アナログ相補出力端子 ＰＤ 電流制御端子（消費電流低減切り換え端子） Ｖｒｅｆ 参照電圧端子
Claims (7)
- 【請求項１】 高位側電源電位に接続される第１導電型
の定電流源素子とこの素子の出力端子に並列接続される
複数の電流切り換え素子とからなり、これらの電流切り
換え素子のゲート電極に供給される複数のデジタル信号
を用いて前記第１導電型の定電流源素子から供給される
電流を選択することにより、それぞれ前記デジタル信号
に対応した電流出力とする第１の電流切り換え手段から
なる第１の単位電流セル回路を備え、前記第１の単位電
流セル回路が複数個並列接続された電流マトリクス方式
によるデジタル・アナログ変換装置において、前記第１
導電型の定電流源素子の電流量を制御する演算増幅器を
備えるとともに、この演算増幅器が外部から供給される
電流制御信号に応答して貫通電流を遮断する電流遮断手
段を有し、前記複数のデジタル信号の一方極性とインバ
ータで反転された他方極性の信号がそれぞれ前記複数の
第１の単位電流セル回路ごとに供給されることを特徴と
するデジタル・アナログ変換装置。 - 【請求項２】 前記演算増幅器の電流遮断手段は、２つ
の信号入力端にそれぞれ供給される信号の電圧差分を増
幅する差動増幅部とその定電流源のバイアス電圧を供給
する基準電圧回路部と前記差動増幅部の出力をさらに増
幅して出力する出力回路部とからなる演算増幅器であっ
て、前記基準電圧回路部の貫通電流を遮断する第１の制
御回路と、前記差動増幅部の定電流源の電流を遮断する
第２の制御回路と、前記出力回路部の貫通電流を遮断し
かつその出力端を高位側電源電位に接続する第３の制御
回路とをそれぞれ備え、この第３の制御回路は前記電流
制御信号の一方極性の信号で、前記第１および第２の制
御回路は前記電流制御信号の他方極性の信号で、それぞ
れ所定の制御動作をする請求項１記載のデジタル・アナ
ログ変換装置。 - 【請求項３】 前記第１、第２および第３の制御回路
を有する前記演算増幅器は、高位側源電位にソース電極
がそれぞれ接続されてミラー回路を形成する第１および
第２の第１導電型トランジスタからなるトランジスタ対
のうち、ダイオード接続された前記第１の第１導電型ト
ランジスタのドレイン電極と低位側電源電位にダイオー
ド接続された第１の第２導電型トランジスタのドレイン
電極との間に第２の第２導電型トランジスタからなる前
記第１の制御回路が挿入され、かつ前記トランジスタ対
の共通接続されたゲート電極と高位側電源電位との間に
第３の第１導電型トランジスタのからなる前記第２の制
御回路が挿入された前記基準電圧回路部と、低位側電源
電位にソース電極がそれぞれ接続されてミラー回路を形
成する前記第３および第４の第２導電型トランジスタの
それぞれのドレイン電極と前記第２の第１導電型トラン
ジスタのドレイン電極との間に第４および第５の第１導
電型トランジスタがそれぞれ接続され、かつ前記第４お
よび前記第５の第１導電型トランジスタにはそれぞれ第
１および第２の入力信号が供給される前記差動増幅器
と、高位側電源電位および低位側電源電位間に第６の第
１導電型トランジスタおよび第５の第２導電型トランジ
スタが直列接続で挿入されてその直列接続点を出力端と
し、かつこの第５の第２導電型トランジスタのゲート電
極と前記第５の第１導電型トランジスタのドレイン電極
との接続点と低位側電源電位との間に第６の第２導電型
トランジスタが挿入されるとともに前記第６の第１導電
型トランジスタと並列に第７の第１導電型トランジスタ
からなる第３の制御回路が挿入された前記出力回路部と
からなり、前記電流制御信号が前記第６の第２導電型ト
ランジスタのゲート電極に供給され、前記電流制御信号
が第８の第１導電型トランジスタおよび第７の第２導電
型トランジスタからなるインバータにより反転されて前
記第３および第７の第１導電型トランジスタと第６の第
２導電型トランジスタのゲート電極とにそれぞれ供給さ
れる構成からなる請求項２記載のデジタル・アナログ変
換装置。 - 【請求項４】 前記複数のデジタル信号のうち前記他方
極性の信号に換えて所定の定電圧回路の出力電圧がそれ
ぞれ供給され、この電圧回路は高位側電源電位および低
位側電源電位間に複数の抵抗素子を直列接続した抵抗分
圧回路と第４の制御回路とが直列接続で挿入されてな
り、前記第４の制御回路は前記電流制御信号に応答して
前記抵抗分圧回路の電流遮断動作をする請求項１記載の
デジタル・アナログ変換装置。 - 【請求項５】 所定のクロック信号および前記複数のデ
ジタル信号のそれぞれが、前記電流制御信号との論理和
回路を介してデコーダ回路にそれぞれ供給されるととも
に、デコーダ回路で前記クロック信号に同期して変換出
力された信号が前記一方極性の信号として前記単位電流
セル回路に供給される請求項４記載のデジタル・アナロ
グ変換装置。 - 【請求項６】 高位側電源電位および低位側電源電が互
に入れ換えて供給され、かつ前記第１の単位電流セル回
路に換えて第２の単位電流セル回路が用いられ、この第
２の単位電流セル回路は低位側電源電位に接続される第
２導電型の定電流源素子とこの素子の電流入力端子に並
列接続される複数の電流切り換え素子とからなり、これ
ら複数の電流切り換え素子の電流出力端に外部からそれ
ぞれ供給される電流を前記複数のデジタル信号を用いて
選択することによってそれぞれ前記デジタル信号に対応
する電流出力とし、この電流出力を前記定電流源素子に
供給する第２の電流切り換え手段を有する前記第２の単
位電流セル回路からなり、さらに、前記演算増幅器の前
記第１および前記第２導電型トランジスタを互に他方の
導電型トランジスタに置き換えた請求項１，２，３，４
または５記載のデジタル・アナログ変換装置。 - 【請求項７】 前記第３の制御回路は、出力負荷条件に
より前記出力回路の出力端子を低位電源電位にプルダウ
ンする請求項６記載のデジタル・アナログ変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096463A JP2872074B2 (ja) | 1995-04-21 | 1995-04-21 | デジタル・アナログ変換装置 |
| EP96106211A EP0739098B1 (en) | 1995-04-21 | 1996-04-19 | Current matrix type digital-to-analog converter incorporating an operational amplifier |
| EP01108084A EP1133061A1 (en) | 1995-04-21 | 1996-04-19 | Current matrix type digital-to-analog converter incorporating operational amplifier |
| DE69622624T DE69622624T2 (de) | 1995-04-21 | 1996-04-19 | Mit einem Operationsverstärker versehener Digital-Analog-Wandler vom Stromquellenmatrizentyp |
| US08/636,189 US5706006A (en) | 1995-04-21 | 1996-04-22 | Operational amplifier incorporating current matrix type digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096463A JP2872074B2 (ja) | 1995-04-21 | 1995-04-21 | デジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293796A true JPH08293796A (ja) | 1996-11-05 |
| JP2872074B2 JP2872074B2 (ja) | 1999-03-17 |
Family
ID=14165731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096463A Expired - Lifetime JP2872074B2 (ja) | 1995-04-21 | 1995-04-21 | デジタル・アナログ変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5706006A (ja) |
| EP (2) | EP0739098B1 (ja) |
| JP (1) | JP2872074B2 (ja) |
| DE (1) | DE69622624T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509854B1 (en) * | 1997-03-16 | 2003-01-21 | Hitachi, Ltd. | DA conversion circuit |
| US6140860A (en) * | 1997-12-31 | 2000-10-31 | Intel Corporation | Thermal sensing circuit |
| JP3494366B2 (ja) * | 2000-08-04 | 2004-02-09 | 松下電器産業株式会社 | Ｄａ変換器 |
| KR100459695B1 (ko) * | 2001-01-19 | 2004-12-03 | 삼성전자주식회사 | 소비전력이 적은 디지털 아날로그 변환기. |
| JPWO2004054114A1 (ja) * | 2002-12-10 | 2006-04-13 | 株式会社半導体エネルギー研究所 | 半導体装置、デジタル・アナログ変換回路及びそれらを用いた表示装置 |
| US6992608B2 (en) * | 2004-04-13 | 2006-01-31 | Texas Instruments Incorporated | Current-steering digital-to-analog converter having a minimum charge injection latch |
| JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| JP2007227990A (ja) * | 2006-02-21 | 2007-09-06 | Oki Electric Ind Co Ltd | タイミング生成回路及びそれを用いたデジタル／アナログ変換器 |
| JP5418073B2 (ja) * | 2009-08-28 | 2014-02-19 | ソニー株式会社 | Ｄａ変換器及び固体撮像装置 |
| US8537040B2 (en) * | 2011-11-15 | 2013-09-17 | Integrated Device Technology, Inc. | Data converter current sources using thin-oxide core devices |
| KR20160041638A (ko) * | 2014-10-08 | 2016-04-18 | 에스케이하이닉스 주식회사 | 디지털 아날로그 컨버터 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672507A (en) * | 1979-11-19 | 1981-06-16 | Nec Corp | Current source circuit |
| JPS58194425A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | Ｄ／ａ変換回路 |
| JPH02311027A (ja) * | 1989-05-26 | 1990-12-26 | Seiko Epson Corp | デジタル―アナログ変換回路 |
| JPH03109822A (ja) * | 1989-09-13 | 1991-05-09 | Advanced Micro Devices Inc | Ｄａｃを選択的にスイッチングするための装置と方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4381497A (en) * | 1981-04-03 | 1983-04-26 | Burr-Brown Research Corporation | Digital-to-analog converter having open-loop voltage reference for regulating bit switch currents |
| US4814688A (en) * | 1988-03-03 | 1989-03-21 | Brooktree Corporation | Reference generator |
| JPH02311025A (ja) * | 1989-05-26 | 1990-12-26 | Seiko Epson Corp | デジタル―アナログ変換回路 |
| JPH02311026A (ja) * | 1989-05-26 | 1990-12-26 | Seiko Epson Corp | デジタル―アナログ変換回路 |
| US5294928A (en) * | 1992-08-31 | 1994-03-15 | Microchip Technology Incorporated | A/D converter with zero power mode |
-
1995
- 1995-04-21 JP JP7096463A patent/JP2872074B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-19 EP EP96106211A patent/EP0739098B1/en not_active Expired - Lifetime
- 1996-04-19 DE DE69622624T patent/DE69622624T2/de not_active Expired - Lifetime
- 1996-04-19 EP EP01108084A patent/EP1133061A1/en not_active Withdrawn
- 1996-04-22 US US08/636,189 patent/US5706006A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5672507A (en) * | 1979-11-19 | 1981-06-16 | Nec Corp | Current source circuit |
| JPS58194425A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | Ｄ／ａ変換回路 |
| JPH02311027A (ja) * | 1989-05-26 | 1990-12-26 | Seiko Epson Corp | デジタル―アナログ変換回路 |
| JPH03109822A (ja) * | 1989-09-13 | 1991-05-09 | Advanced Micro Devices Inc | Ｄａｃを選択的にスイッチングするための装置と方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69622624T2 (de) | 2003-03-27 |
| US5706006A (en) | 1998-01-06 |
| JP2872074B2 (ja) | 1999-03-17 |
| EP1133061A1 (en) | 2001-09-12 |
| EP0739098A2 (en) | 1996-10-23 |
| DE69622624D1 (de) | 2002-09-05 |
| EP0739098A3 (en) | 1997-12-03 |
| EP0739098B1 (en) | 2002-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0434090B1 (en) | C-MOS differential sense amplifier | |
| JP2000306382A5 (ja) | ||
| US5909187A (en) | Current steering circuit for a digital-to-analog converter | |
| JPH08293796A (ja) | デジタル・アナログ変換装置 | |
| JPH11176945A (ja) | ヒュージング装置 | |
| US6028458A (en) | Differential amplifier with input signal determined standby state | |
| US20070024367A1 (en) | Operational amplifier and constant-current generation circuit using the same | |
| US6081138A (en) | High-speed sense amplifier | |
| KR20010029249A (ko) | 반도체 메모리 장치의 감지 증폭기 회로 | |
| JP4002147B2 (ja) | ディジタル／アナログ変換回路 | |
| JPH09246885A (ja) | 入力回路及びオペアンプ回路並びに半導体集積回路装置 | |
| JPH0794969A (ja) | 高速電流感知増幅器 | |
| US6177847B1 (en) | Oscillating circuit | |
| JP2912158B2 (ja) | 信号線切替回路 | |
| US7015731B2 (en) | CMOS output buffer circuit | |
| JPH08139531A (ja) | 差動アンプ | |
| JPH1079659A (ja) | 半導体集積回路装置 | |
| JP3811300B2 (ja) | Ｃｍｏｓバッファ回路 | |
| JP3325707B2 (ja) | 演算増幅器 | |
| JPH08279296A (ja) | センスアンプ | |
| JPH09232931A (ja) | 差動スイッチング回路 | |
| JPH0529840A (ja) | 半導体集積回路装置 | |
| JPH10290165A (ja) | Ｄ／ａ変換器 | |
| JP2919401B2 (ja) | 出力回路 | |
| JPH08130463A (ja) | 三値論理入力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981201 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080108 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090108 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100108 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110108 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120108 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140108 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term |