JPH03109822A - Ｄａｃを選択的にスイッチングするための装置と方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は、−船釣にはデジタル−アナログ変換機（Ｄ
ＡＣｓ）に関し、かつ特定的には、たとえあるとしても
ほとんどそれから結果としてサージ電流を生じないパイ
プラインアーキテクチャを使用する高速度、たとえば１
００メガヘルツのビデオグラフィックシステムにおいて
、スリープモードおよび通常の動作モードの間にスイッ
チングされることができるＤＡＣｓに関するものである
。

先行技術の説明 従来のカラービデオグラフィックシステム、たとえばカ
ラーパレットは、典型的なカラーモニタの赤、緑および
青のアナログ入力を駆動するため２ に、３つのＤＡＣｓを含む。ＤＡＣｓの各々は、ＤＡＣ
の所望の分解能に依存する４００はどの段を含む。従来
のＣＭＯＳ技術を使用して、各段は典型的には３つのＣ
ＭＯ８電界効果（ＦＥＴ）　トランジスタ、たとえばバ
イアストランジスタ、基準電圧トランジスタおよびデジ
タル入力トランジスタを含む。

通常の動作において、ＤＡＣが使用されていないときで
さえ、常に従来のＣＭＯＳＤＡＣの段の各々において電
流が流れる。こうして消費される電力は、ラップトツブ
コンピュータのような電池で電力を与えられるビデオグ
ラフィックシステムにおけるそのようなりＡＣｓの使用
への重大な妨害である。

発明の概要 前述に鑑み、この発明の主要な目的は、ＤＡＣ８が使用
されていないときに電力の利用を最小にするように、段
において感知できる電流サージがない、ＣＭＯＳＤＡＣ
の各段をスリーブおよび通常の動作モードの間に選択的
にスイッチングす３ るための方法および装置である。

上の目的に従って、通常使用されるトランジスタの伝導
を制御するために、付加的なＣＭＯＳｈランジスタ回路
が、ＤＡＣの各段において通常使用されるＣＭＯＳトラ
ンジスタのゲートに結合される。

動作において、付加的なトランジスタすなわち制御トラ
ンジスタの制御は、スリープモードの間に、すなわちＤ
ＡＣの段における電流が終端とされるときに、基準電圧
トランジスタおよび通常のデジタル入力電圧トランジス
タは逆バイアスをかけられる、すなわち、基準電圧トラ
ンジスタにおける電流の変化の速度を５ミリアンペア／
ナノセカンドより少なく制限する速度で非伝導状態に駆
動されるようにされる。これは、通常のバイアストラン
ジスタのゲートの上の電位が段において電流が流れるこ
とを引き起こすことなしに広く変化することを、許容す
る。ＤＡＣの通常の動作が復元されるべきときは、制御
トランジスタは、バイアストランジスタのゲートの上の
電位が、最初に４ バイアストランジスタのゲートに与えられた通常のバイ
アス電位またはその近くのレベルに駆動されるような方
法において、動作される。その後は、またバイアストラ
ンジスタの上のバイアスがその通常の動作電圧に戻る間
は、基準電圧トランジスタにバイアスをかけるために通
常の基準電圧が与えられ、かつスリープモードにおいて
デジタル入力トランジスタに与えられた逆バイアスは除
去される。この態様において、ＤＡＣの段がそれらの通
常の動作モードにスイッチングされるときにもしバイア
ストランジスタが重く順バイアスをかけられれば生じ得
る高いサージ電流は、妨げられる。

これまでデスクトップのカラーパレットその他に限定さ
れた高速度ＤＡＣ回路の使用は、ここに述べられるよう
にＣＭＯＳＤＡＣｓの選択的な動作のために与えること
により、電池で電力を与えられるラップトツブコンピュ
ータその他に延ばされる。

この発明の上記および他の目的、特徴および利点は、以
下の添付の図面の簡単な説明から明らか５ になるであろう。

発明の詳細な説明 第１図を参照すると、−船釣に１として示される従来の
多段ＤＡＣの１個の段が、示される。段１は、ＣＭＯＳ
バイアストランジスタＭ１、ＣＭ○Ｓ基準電圧トランジ
スタＭ２およびＣＭＯＳデジタル入力電圧トランジスタ
Ｍ３を含む。トランジスタＭ１は、並列に結合されたト
ランジスタＭ２およびＭ３と直列に結合される。３７．
５オームの抵抗器Ｒは、トランジスタＭ２および接地の
間に結合される。バイアストランジスタＭ１のゲートは
、電流バイアス発生器２に結合され、かつ０．１マイク
ロフアラツドのコンデンサＣ１を介して接地に結合され
る。基準電圧トランジスタＭ２のゲートは、基準電圧の
源へ結合される。デジタル入力電圧トランジスタＭ３の
ゲートは、インバータ３によってデジタル入力信号の源
に結合される。

従来のＤＡＣは、第１図において示された型式の４００
はどの段を含んでもよい。段の各々は、６ 電流バイアス発生器２およびＭ２のゲートに与えられた
基準電圧の源に並列に結合され、さらに抵抗器Ｒを介し
て個々の段においてトランジスタＭ３に与えられたデジ
タル入力信号に依存する電位を発生するために、抵抗器
Ｒに並列に結合される。

通常の動作において、バイアストランジスタＭ１はたと
えば＋５ボルトの電源電圧Ｖｃｃの源に結合され、かつ
電流バイアス発生器２により順バイアスをかけられる。

たとえば＋１．２ボルトの基準電圧は、基準電圧トラン
ジスタＭ２のゲートに与えられる。Ｍ３が、インバータ
３の入力に与えられたデジタル入力信号の結果としてそ
のゲートに与えられた高電位、たとえばｖＣＣにより逆
バイアスをかけられるときは、トランジスタＭ２は、電
流Ｉが抵抗器Ｒにかかるあらかじめ決定された電圧降下
を引き起こしてトランジスタＭ２および抵抗器Ｒを介し
て流れることを許容して、順バイアスをかけられるであ
ろう。他方では、トランジスタＭ３のゲートに与えられ
たデジタル入力信号がバイアストランジスタＭ３に順バ
イアスを７ かけるようなときは、トランジスタＭ２は逆バイアスを
かけられ、かつＭｌを介して流れる電流■はトランジス
タＭ３を介して切換えられ、したがって抵抗器Ｒにかか
る電圧降下を減じる。ＤＡＣの段の全ては抵抗器Ｒに並
列に結合されるので、抵抗器Ｒを介する電流の大きさお
よび抵抗器Ｒにかかる結果として生ずる電圧降下はそこ
においてトランジスタＭ２およびＭ３が通電する段の数
の直接の尺度であり、したがってＤＡＣにおける段に与
えられたデジタル信号の大きさに対応するアナログ信号
を与える。典型的なカラーパレットにおいて、ＤＡＣｓ
は、グラフィック制御装置およびビデオモニタをインタ
ーフェイスする標準のＥＩＡ　　Ｒ８３４３Ａビデオイ
ンターフエイスを駆動するために使用される。典型的に
は、各カラーパレットにおいて３つのＤＡＣｓが含まれ
、各ＤＡＣは上に述べられたように約４００の段を含む
。

したがって、典型的なカラーパレットは、約１００ミリ
アンペアの電流を必要とする合計１２００のＤＡＣの段
を含む。そのような高電流の必要性８ は、従来の電池で電力を与えられるラップトツブコンピ
ュータにおける重大な不利益である。したがって、電池
の電力を保存するために、使用されていないときはスリ
ープモードに、かつ必要とされているときには通常の動
作モードにスイッチングされることができるラップトツ
ブコンピュータにおけるＤＡＣｓを与えることが、非常
に有利である。

第２図を参照すると、この発明に従って、一般的に１０
として示される１つの段が与えられ、その段は、トラン
ジスタＭ１、Ｍ２ならびにＭ３、コンデンサＣ１および
第１図の装置に関して上に述べられた抵抗器Ｒを含み、
さらに一般的に１１として示され以下にさらに述べられ
るであろうように段をスリープモードおよび通常の動作
モードの間にスイッチングするためにＤＡＣにおける全
ての段に結合される制御回路を含む。

段１０において、バイアストランジスタＭ１のゲートは
、コンデンサＣ１を介して接地に結合され、制御トラン
ジスタＭ４を介して電源Ｖｃｃに９ 結合され、かつ電流バイアス発生器２に結合される。ト
ランジスタＭ４のゲートは、制御信号制御１の源に結合
される。基準電圧トランジスタＭ２のゲートは、制御ト
ランジスタＭ５によって電源電圧Ｖｃｃの源に結合され
、かつ制御トランジスタＭ６によって基準電圧の源に結
合される。制御トランジスタＭ５およびＭ６のゲートは
、インバータ１２を介して第２の制御信号制御２の源に
結合される。インバータ１２の出力は、また以下に述べ
られるであろうように電流バイアス発生器２を選択的に
オンおよびオフにするために、電流バイアス発生器２に
結合される。

トランジスタＭ５およびＭ６は、電源電位ＶｃＣおよび
基準電圧がＭ２のゲートに与えられる速度を制御するた
めに、特に構成される。たとえば、この発明の典型的な
実施例において、トランジスタＭ５はそれぞれに約１０
ミクロンを含む長さおよび幅を有する。トランジスタＭ
６は、それぞれに２．０および３７２ミクロンを含む長
さおよび幅を有する。ＣＭＯＳトランジスタの製作にお
い０ てよく知られているように、所与のバイアス電圧のため
の電流のフローは、トランジスタの幅に正比例し、かつ
トランジスタの長さに反比例し、そのため、所与のバイ
アス電位および幅のために電流のフローは増加する長さ
によって減じ、かつ所与のバイアス電位および長さのた
めに電流のフローは増加する幅によって増える。このよ
うにトランジスタＭ５およびＭ６を介して電流のフロー
を制御することにより、トランジスタＭ２のゲート上で
電位が変化する速度は、制御されることができる。この
発明において、トランジスタＭ５の特徴は、Ｍ５がトラ
ンジスタＭ２に逆バイアスをかけるときはＭ２における
減少する電流の変化の速度は予め決定された、たとえば
５ミリアンペア／ナノセカンドより小さい大きさに限定
されるようなものであり、またトランジスタＭ６の特徴
は、Ｍ６に順バイアスがかけられるときはＭ２のゲート
に完全な基準電圧が迅速に与えられるようなものである
。もちろん、ゲートＭ２を充電するためにかかる事実上
の時間は、それとともに並列に結３↑ 合された他の段のためのそれに結合された容量性負荷に
依存する。

Ｍ３のゲートは、２人力のＮＡＮＤゲート１３の出力に
結合される。ＮＡＮＤゲート１３の第１の入力は、第３
の制御信号、制御３の源に結合される。第１図の装置に
関連して上に述べられたように、ＮＡＮＤゲート１３の
第２の入力は、デジタル入力信号の源に結合される。

第３図を参照すると、この発明に従って、−船釣に１５
として示される、制御信号、制御１、制御２および制御
３を発生するためのシーケンス制御回路が、さらに与え
られる。回路１５においては、フリップフロップ１６、
複数個のインバータ１７．１８および１９、ＮＯＲゲー
ト２０．ＮＡＮＤゲート２１および電圧比較器２２が与
えられる。フリップフロップ１６においては、リセット
人力Ｒ１クロック人力ＣＬＫ、Ｄ人力りおよび真の出力
Ｑが与えられる。入力りは、電源電圧ＶｃＣに結合され
る。制御信号５ＬＰＨの源は、クロック人力ＣＬＫ、イ
ンバータ１７の入力およびＮ２ ＡＮＤゲート２１の第１の入力に、結合される。

インバータ１７の出力は、ＮＯＲゲート２０の第１の入
力に、結合される。フリップフロップコ、６のａ力Ｑは
、ＮＯＲゲート２０の第２の入力に、結合される。フリ
ップフロップ１．６のリセット入力は、変換器２２の出
力に結合される。変換器２２の第１の入力は、基準電圧
■ｃｃ−■ｔｐの源に結合される。比較器２２の第２の
入力は、トランジスタＭ１のゲートに結合される。ＮＯ
Ｒゲート２０の出力は、インバータエ８の入力に結合さ
れる。インバータ１８の出力は、ＮＡＮＤゲート２１の
第２の入力およびインバータ１９の入力に、結合される
。制御信号、制御１、制御２および制御３は、ＮＡＮＤ
ゲート２↑、インバータ１８およびインバータ１．９の
出力上に、それぞれに与えられる。

この発明に従ってつくられるＤＡＣの段の各々は、動作
の２つのモードを有し、それはスリープモードおよび通
常の動作モードである。

第２図、第３図および第４図を参照すると、動３ 作において、ＤＡＣの段の各々をその通常の動作モード
からそのスリープモードに変化させるために、制御信号
ＳＬＰＢはローに駆動される。ＳＬＰＢがローに駆動さ
れるときは、ＮＡＮＤゲート２１の出力、すなわち制御
１はそれの通常の動作モードのハイの状態にとどまり、
ＮＯＲゲート２０の出力は低くなり、インバータ１８の
出力、すなわち制御２をハイにさせ、かつインバータ１
９の出力、すなわち制御３をローにさせる。制御１がハ
イのとき、Ｍ４は逆バイアスをかけられ、かつ発生器２
からの通常のバイアスはＭｌのゲートに与えられる。制
御２がハイになるときは、電流バイアス発生器２は不活
性化され、Ｍ５は順バイアスをかけられ、Ｍ６は逆バイ
アスをかけられ、かつＭ２のゲートは遅い速度でＶｃｃ
へ引かれ、Ｍ２に逆バイアスをかける。上に述べられた
Ｍ５の設計は、そのようなものなので、Ｍ２が逆バイア
スをかけられる速度、すなわちＭ２のゲートがＶｃｃへ
引かれる速度は、Ｍ２における電流の変化の速度が５ミ
リアンペア／ナノセカンドより少４ ないようなものである。制御３がローになるときは、Ｎ
ＡＮＤゲート１３の出力はハイになり、Ｍ３に逆バイア
スをかける。Ｍ２およびＭ３が逆バイアスをかけられる
ときは、Ｍｌのゲート上の電位にかかわらずＤＡＣの段
において電流が流れず、したがってＤＡＣの段はそれら
のスリープモードにおかれる。

ＤＡＣの段の各々がその通常の動作モードに入るように
させるために、信号ＳＬＰＢはハイに駆動される。ＳＬ
ＰＢがハイに駆動されるときは、フリップフロップのＱ
出力はノ＼イになり、制御１はローになり、制御２はハ
イにとどまり、かつ制御３はローにとどまる。制御１が
ローになるときは、Ｍ４は順バイアスをかけられ、ｖＣ
ＣをＭｌのゲートに結合されたコンデンサＣ２に与え、
したがってコンデンサＣ２を充電し、かつＭｌのゲート
をＶｃｃへ引く。Ｍｌのゲート上の電位すなわちバイア
スが、ＶｔｐがＰチャネルしきい値電位たとえば０．７
ボルトである比較器２２の上の基準電位Ｖｃｃ−Ｖｔｐ
を越えるときは、比較器５ ２２の出力ＲＦはローになり、フリップフロップ１６を
リセットし、そのＱ出力がローになる。ようにさせる。

Ｑ出力がローになるときは、制御２はローになり、かつ
制御３はハイになる。制御２がローになるときは、電流
バイアス発生器２が起動され、Ｍｌのゲートに通常の動
作バイアス電圧を与え、Ｍ５は逆バイアスをかけられか
つＭ６は順バイアスをかけられ、Ｍ２のゲートに基準電
圧を与える。制御３がハイになるときは、ＮＡＮＤゲー
トはデジタル入力信号をＭ３に通過させることが可能に
させられる。Ｍ２およびＭ３が可能にされるとき、すな
わちＤＡＣの段がオンにされるときは、Ｍｌのゲート上
のバイアス電位はほぼ通常の動作レベルにあるので、サ
ージ電流はたとえあるとしてもほとんど発生されないで
あろう。

この発明の好ましい実施例が上に述べられたが、この発
明の精神および範囲から逸脱することなしにそこへ様々
な修正が行われてもよいことが、企図される。たとえば
、トランジスタＭ１ないしＭ５はＰチャネル装置を含む
として述べられ、かつ６ Ｍ６はＮチャネル装置を含むとして述べられる。

適当な応用において、これらの装置の導電性は、装置を
制御する制御信号に行なわれる適当な変更により、逆に
されることができる。したがって、述べられた実施例は
ただこの発明の例示としてだけ考慮され、かつそれの範
囲はそれに制限されないが前掲の特許請求の範囲および
それらの均等物を参照することにより決定されることが
、意図される。

【図面の簡単な説明】

第１図は、多数の段の前に知られているＤＡＣの１つの
段の概略図である。 第２図は、この発明に従って段をスリープモードおよび
通常の動作モードの間にスイッチングするためのスイッ
チング回路を有する多段ＤＡＣの１つの段の概略図であ
る 第３図は、第２図のスイッチング回路を制御するために
使用される制御信号を発生するための回路のブロック図
である。 第４図は、第３図の装置により発生された制御７ 信号のタイミングを示す、タイミング図である。 図において、１は段、２は電流バイアス発生器、３はイ
ンバータ、１０は段、１２はインバータ、１３はＮＡＮ
Ｄゲート、１５はシーケンス制御回路、１６はフリップ
フロップ、１７．１８および１９はインバータ、２０は
ＮＯＲゲート、２１はＮＡＮＤゲート、２２は電圧比較
器、Ｃ１はコンデンサ、■は電流、Ｍｌはバイアストラ
ンジスタ。 Ｍ２は基準電圧トランジスタ、Ｍ３はデジタル入力電圧
トランジスタ、Ｍ４、Ｍ５およびＭ６は制御トランジス
タ、Ｒは抵抗器である。

Claims (18)

【特許請求の範囲】
1. （１）複数個の段を有し、前記段の各々は、並列に接続
   された基準電圧トランジスタおよびデジタル入力トラン
   ジスタと直列に結合されたバイアストランジスタを有す
   るＤＡＣにおいて、サージ電流をたとえあるとしてもほ
   とんどそこから結果として生ずることなしに、前記ＤＡ
   Ｃをスリープモードおよび通常の動作モードの間に選択
   的にスイッチングするための装置であって、 前記ＤＡＣがそのスリープモードにスイッチングされる
   ときは、前記基準電圧トランジスタおよび前記デジタル
   入力トランジスタに、前記基準電圧トランジスタにおけ
   る電流の変化の速度があらかじめ定められた大きさより
   少ないような速度で、逆バイアスをかける電位を与える
   ための手段と、前記ＤＡＣがその通常の動作モードにス
   イッチングされるときは、第１に前記バイアストランジ
   スタにあらかじめ定められた順バイアスをかける電位を
   与え、かつその後で、前記基準電圧トランジスタに与え
   られた前記逆バイアス電位をあらかじめ定められた基準
   電圧に変化させ、かつ前記デジタル入力トランジスタか
   ら前記逆バイアス電位を除去するための手段とを含む、
   装置。
2. （２）複数個の段を有し、前記段の各々は並列に接続さ
   れたＣＭＯＳ基準電圧トランジスタおよびデジタル入力
   トランジスタと直列に結合されたＣＭＯＳバイアストラ
   ンジスタを有するＤＡＣにおいて、サージ電流をたとえ
   あるとしてもほとんどそこから結果として生ずることな
   しに、前記ＤＡＣをスリープモードおよび通常の動作モ
   ードの間に選択的にスイッチングするための装置であっ
   て、 前記ＤＡＣがそのスリープモードにスイッチングされる
   ときは、前記基準電圧およびデジタル入力トランジスタ
   に電流がそこに流れるのを妨げるように逆バイアスをか
   けるように、前記基準電圧およびデジタル入力トランジ
   スタのゲート上の電位を変化させるための手段を含み、
   前記ＤＡＣがそのスリープモードにスイッチングされる
   ときの前記電位の変化は、そこの電流の減少における変
   化の速度の大きさがあらかじめ定められた大きさより少
   ないようなものであり、さらに、 前記ＤＡＣがその通常の動作モードにスイッチングされ
   るときは、前記バイアス、基準電圧およびデジタル入力
   トランジスタのゲート上の電位を、そこに通常の動作電
   流が流れることを許容するように、変化させるための手
   段を含み、前記ＤＡＣがその通常の動作モードにスイッ
   チングされるときの前記電位の変化は、前記バイアスト
   ランジスタのゲートに与えられた電位はあらかじめ定め
   られた順バイアス電位に変えられ、前記基準電圧トラン
   ジスタのゲートに与えられた電位は逆バイアス電位から
   あらかじめ定められた基準電圧に変えられ、かつ前記ス
   リープモードの間に前記デジタル入力トランジスタに与
   えられた逆バイアス電位はそこから除去され、前記あら
   かじめ定められた基準電圧は前記基準電圧トランジスタ
   のゲートに与えられ、かつ前記あらかじめ定められた順
   バイアス電位の後で前記デジタル入力トランジスタから
   除去される前記逆バイアス電位は、前記バイアストラン
   ジスタのゲートに与えられるようにされた、装置。
3. （３）前記ＤＡＣがそのスリープモードにスイッチング
   されるときは、前記ＤＡＣにおける電流の変化の前記速
   度の前記あらかじめ定められた大きさは５ミリアンペア
   ／７セカンドである、請求項２に記載の装置。
4. （４）前記ＤＡＣがそのスリープモードにスイッチング
   されるときに前記基準電圧トランジスタのゲート上の電
   位を変化させるための前記手段は、電源電圧の源を前記
   基準電圧トランジスタの前記ゲートに結合するための第
   １のＣＭＯＳトランジスタを含み、前記第１のトランジ
   スタは、前記基準電圧トランジスタにおける電流の変化
   の速度が５ミリアンペア／７セカンドより少ないように
   前記基準電圧トランジスタの前記ゲート上の電位の変化
   の速度を制限する長さおよび幅を有し、かつ前記ＤＡＣ
   がその通常の動作モードにスイッチングされるときに前
   記基準電圧トランジスタのゲート上の電位を変化させる
   ための前記手段は、基準電圧の源を前記基準電圧トラン
   ジスタの前記ゲートに結合するための第２のＣＭＯＳト
   ランジスタを含み、前記第２のトランジスタは、前記第
   １のトランジスタの速度に相関して、前記基準電圧トラ
   ンジスタの前記ゲート上の電位を前記あらかじめ定めら
   れた基準電位に迅速に変化させることを考慮する長さお
   よび幅を有する、請求項２に記載の装置。
5. （５）前記第１のトランジスタはそれぞれに約１０ミク
   ロンの長さおよび幅からなり、かつ前記第２のトランジ
   スタはそれぞれに約２．０および３７２ミクロンの長さ
   および幅からなる、請求項４に記載の装置。
6. （６）前記基準電圧トランジスタの前記ゲート上の電位
   を変化させるための前記手段は、前記基準電圧トランジ
   スタのゲートに結合された第１および第２のＣＭＯＳト
   ランジスタと、前記第１および第２のトランジスタのゲ
   ートを制御信号制御２の源に結合するための手段とを含
   み、前記制御２は第１および第２のレベルを有し、さら
   に、前記第１のトランジスタを電源電圧の源に結合する
   ための手段および前記第２のトランジスタを前記基準電
   圧の源に結合するための手段と、前記制御２がその第２
   のレベルにあるときは前記電源電圧を前記基準電圧トラ
   ンジスタの前記ゲートに与えるために前記第１のトラン
   ジスタに順バイアスをかけるためのおよび前記基準電圧
   トランジスタの前記ゲートから前記基準電圧を除去する
   ために前記第２のトランジスタに逆バイアスをかけるた
   めのおよび前記制御２がその第１のレベルにあるときは
   前記基準電圧トランジスタの前記ゲートから前記電源電
   圧を除去するために前記第１のトランジスタに逆バイア
   スをかけるためのおよび前記基準電圧トランジスタの前
   記ゲートに前記基準電圧を与えるために前記第２のトラ
   ンジスタに順バイアスをかけるための手段とを含み、 前記デジタル入力トランジスタの前記ゲート上の電位を
   変化させるための前記手段は、前記デジタル入力トラン
   ジスタのゲートを制御信号制御３の源に結合するための
   手段を含み、前記制御３は第１ならびに第２のレベルお
   よび前記制御３がその第１のレベルにあるときは前記デ
   ジタル入力トランジスタに逆バイアスをかけるための手
   段を有し、かつそこにおいて前記バイアストランジスタ
   の前記ゲート上の前記電位を変化させるための前記手段
   は第３のＣＭＯＳトランジスタおよび前記バイアストラ
   ンジスタの前記ゲートに結合されたコンデンサを含み、
   さらに、前記第３のトランジスタを前記電源電圧の源に
   結合しかつ前記第３のトランジスタのゲートを制御信号
   制御１の源に結合するための手段を含み、前記制御１は
   第１および第２のレベルを有し、さらに、前記制御１が
   その第１のレベルにあるときは前記バイアストランジス
   タの前記ゲート上の電位を前記あらかじめ定められた順
   バイアス電位に変化させるために前記コンデンサに前記
   電源電圧を与えるように前記第３のトランジスタに順バ
   イアスをかけるための手段とを含む、請求項２に記載の
   装置。
7. （７）前記制御信号、制御１、制御２および制御３の前
   記源は、 第１および第２のレベルを有する制御信号ＳＬＰＢに応
   答し、前記ＳＬＰＢがその第２のレベルからその第１の
   レベルに変化するときは前記制御２がその第１のレベル
   から第２のレベルに変化しかつ前記制御３がその第２の
   レベルからその第１のレベルに変化することを引き起こ
   すための、かつ前記ＳＬＰＢがその第１のレベルからそ
   の第２のレベルに変化するときは前記制御１がその第２
   のレベルからその第１のレベルに変化することを引き起
   こすための手段と、 第１のレベルおよび第２のレベルの間に変化する出力を
   有するフリップフロップと、 基準電圧の源に結合された入力および前記バイアストラ
   ンジスタの前記ゲートに結合された入力を有し、前記バ
   イアストランジスタの前記ゲート上の前記電位が前記比
   較器に与えられた前記基準電圧の大きさに相関したあら
   かじめ定められた大きさを有するときは、第２のレベル
   から第１のレベルに変化する出力を与えるための比較器
   を含み、前記フリップフロップは、前記ＳＬＰＢおよび
   前記比較器の前記出力に応答し、前記ＳＬＰＢがその第
   １のレベルからその第２のレベルに変化するときはその
   出力を前記第１のレベルから前記第２のレベルに変化さ
   せるための、かつ前記比較器の前記出力がその第２のレ
   ベルからその第１のレベルに変化するときはその出力を
   前記第２のレベルから前記第１のレベルに変化させるた
   めのものであり、さらに、 前記フリップフロップの前記出力に応答し、前記ＳＬＰ
   Ｂがその第２のレベルにありかつ前記フリップフロップ
   の前記出力がその第２のレベルからその第１のレベルに
   変化するときは、前記制御１をその第１のレベルからそ
   の第２のレベルに変化させ、前記制御２をその第２のレ
   ベルからその第１のレベルに変化させ、かつ前記制御３
   をその第１のレベルからその第２のレベルに変化させる
   ための手段とを含む、請求項６に記載の装置。
8. （８）前記第１のレベルの各々は論理ローのレベルを含
   み、かつ前記第２のレベルの各々は論理ハイのレベルを
   含む、請求項７に記載の装置。
9. （９）前記制御信号、制御１、制御２および制御３の前
   記源は、 Ｄ入力、クロック入力、リセット入力およびＱ出力を有
   するフリップフロップと、 第１、第２および第３のインバータと、 ＮＯＲゲートと、 ＮＡＮＤゲートと、 比較器と、 前記クロック入力、前記第１のインバータの入力および
   前記ＮＡＮＤゲートの第１の入力を制御信号ＳＬＰＢの
   源に結合するための手段と、前記第１のインバータの出
   力および前記フリップフロップの前記Ｑ出力を前記ＮＯ
   Ｒゲートの第１および第２の入力に結合するための手段
   と、前記ＮＯＲゲートの出力を前記第２のインバータの
   入力に結合するための手段と、 前記第２のインバータの出力を前記ＮＡＮＤゲートの第
   ２の入力および前記第３のインバータの入力に結合する
   ための手段と、 前記比較器の第１の入力を基準電圧の源に結合し、前記
   比較器の第２の入力を前記バイアストランジスタの前記
   ゲートに結合し、かつ前記比較器の出力を前記フリップ
   フロップの前記リセット入力に結合するための手段とを
   含み、前記ＮＡＮＤゲートの出力、前記第２のインバー
   タの前記出力および前記第３のインバータの出力は、前
   記制御信号ＳＬＰＢおよび前記フリップフロップの前記
   Ｑ出力における変化に応答して、前記制御信号、制御１
   、制御２および制御３をそれぞれに与える、請求項６に
   記載の装置。
10. （１０）複数個の段を有し、前記段の各々は並列に接続
    された基準電圧トランジスタおよびデジタル入力トラン
    ジスタと直列に結合されたバイアストランジスタを有す
    るＤＡＣにおいて、前記ＤＡＣを、サージ電流をたとえ
    あるとしてもほとんどそこから結果として生ずることな
    しに、スリープモードおよび通常の動作モードの間に選
    択的にスイッチングする方法であって、 前記ＤＡＣがそのスリープモードにスイッチングされる
    ときは、前記基準電圧トランジスタにおける電流の変化
    の速度はあらかじめ定められた大きさより少ないような
    速度で、前記基準電圧トランジスタおよび前記デジタル
    入力トランジスタに逆バイアスをかける電位を与えるス
    テップと、前記ＤＡＣがその通常の動作モードにスイッ
    チングされるときは、第１に前記バイアストランジスタ
    にあらかじめ定められた順バイアスをかける電位を与え
    、かつその後で、前記基準電圧トランジスタに与えられ
    た前記逆バイアス電位をあらかじめ定められた基準電圧
    に変化させかつ前記デジタル入力トランジスタから前記
    逆バイアス電位を除去するステップとを含む、方法。
11. （１１）複数個の段を有し、前記段の各々は並列に接続
    されたＣＭＯＳ基準電圧トランジスタおよびディジタル
    入力トランジスタと直列に結合されたＣＭＯＳバイアス
    トランジスタを有するＤＡＣにおいて、前記ＤＡＣをサ
    ージ電流をたとえあるとしてもほとんどそこから結果と
    して生ずることなしに、スリープモードおよび通常の動
    作モードの間に選択的にスイッチングする方法であって
    、 前記ＤＡＣがそのスリープモードにスイッチングされる
    ときは前記基準電圧およびデジタル入力トランジスタに
    、そこに電流が流れるのを妨げるために逆バイアスをか
    けるように、前記基準電圧およびデジタル入力トランジ
    スタのゲート上の電位を変化させるステップを含み、前
    記ＤＡＣがそのスリープモードにスイッチングされると
    きの前記電位の変化は、そこの電流の減少における変化
    の速度の大きさがあらかじめ定められた大きさより少な
    いようにされており、さらに、 前記ＤＡＣがその通常の動作モードにスイッチングされ
    るときは、前記バイアス、基準電圧およびデジタル入力
    トランジスタのゲート上の電位を、そこに通常の動作電
    流が流れることを許容するように、変化させるステップ
    を含み、前記ＤＡＣがその通常の動作モードにスイッチ
    ングされるときの前記電位の変化は、前記バイアストラ
    ンジスタのゲートに与えられた電位があらかじめ決定さ
    れた順バイアス電位に変化され、前記基準電圧トランジ
    スタのゲートに与えられた電位は逆バイアス電圧からあ
    らかじめ定められた基準電圧に変化され、かつ前記スリ
    ープモードの間に前記デジタル入力トランジスタに与え
    られた逆バイアス電位はそこから除去され、前記あらか
    じめ定められた順バイアス電位が前記バイアストランジ
    スタのゲートに与えられた後で、前記あらかじめ定めら
    れた基準電圧は前記基準電圧トランジスタのゲートに与
    えられ、かつ前記逆バイアス電位は前記デジタル入力ト
    ランジスタから除去されるようにされた、方法。
12. （１２）前記ＤＡＣがそのスリープモードにスイッチン
    グされるときの前記ＤＡＣにおける電流の変化の前記速
    度の前記あらかじめ定められた大きさは５ミリアンペア
    ／ナノセカンドである、請求項１１に記載の方法。
13. （１３）前記ＤＡＣがそのスリープモードにスイッチン
    グされるときに前記基準電圧トランジスタのゲート上の
    電位を変化させる前記ステップは、電源電圧の源を、前
    記基準電圧トランジスタにおける電流の変化の速度が５
    ミリアンペア／ナノセカンドより少ないように前記基準
    電圧トランジスタの前記ゲート上の電位の変化の速度を
    制限する長さおよび幅を有する第１のトランジスタを使
    用して、前記基準電圧トランジスタの前記ゲートに結合
    するためのステップを含み、かつ前記ＤＡＣがその通常
    の動作モードにスイッチングされるときに前記基準電圧
    トランジスタのゲート上の電位を変化させる前記ステッ
    プは、基準電圧の源を、前記第１のトランジスタの速度
    に関連して、前記基準電圧トランジスタの前記ゲート上
    の電位を前記あらかじめ定められた基準電位に迅速に変
    化させることを許容する長さおよび幅を有する第２のト
    ランジスタを使用して、前記基準電圧トランジスタの前
    記ゲートに結合するステップを含む、請求項１１に記載
    の方法。
14. （１４）前記第１のトランジスタはそれぞれに約１０ミ
    クロンの長さおよび幅からなり、かつ前記第２のトラン
    ジスタはそれぞれに約２．０および３７２ミクロンの長
    さおよび幅からなる、請求項１３に記載の方法。
15. （１５）前記基準電圧トランジスタの前記ゲート上の電
    位を変化させる前記ステップは、第１および第２のＣＭ
    ＯＳトランジスタを前記基準電圧トランジスタのゲート
    に結合するステップと、複数個の制御信号、制御１、制
    御２および制御３を発生するステップとを含み、前記制
    御信号の各々は第１および第２のレベルを有し、さらに
    、前記第１および前記第２のトランジスタのゲートを前
    記制御信号制御２に結合するステップと、前記第１のト
    ランジスタを電源電圧の源に結合しかつ前記第２のトラ
    ンジスタを前記基準電圧の源に結合するステップと、前
    記制御２がその第２のレベルにあるときは前記基準電圧
    トランジスタの前記ゲートに前記電源電圧を与えるため
    に前記第１のトランジスタに順バイアスをかけ、かつ前
    記基準電圧トランジスタの前記ゲートから前記基準電圧
    を除去するために前記第２のトランジスタに逆バイアス
    をかけるステップと、前記制御２がその第１のレベルに
    あるときは前記基準電圧トランジスタの前記ゲートから
    前記電源電圧を除去するために前記第１のトランジスタ
    に逆バイアスをかけ、かつ前記基準電圧トランジスタの
    前記ゲートに前記基準電圧を与えるために前記第２のト
    ランジスタに順バイアスをかけるステップとを含み、前
    記デジタル入力トランジスタの前記ゲート上の電位を変
    化させる前記ステップは、前記デジタル入力トランジス
    タのゲートを前記制御信号制御３に結合するステップと
    、前記制御３がその第１のレベルにあるときは前記デジ
    タル入力トランジスタに逆バイアスをかけるステップと
    を含み、前記バイアストランジスタの前記ゲート上の前
    記電位を変化させる前記ステップは、第３のＣＭＯＳト
    ランジスタおよびコンデンサを前記バイアストランジス
    タの前記ゲートに結合するステップと、前記第３のトラ
    ンジスタを前記電源電圧の源に結合しかつ前記第３のト
    ランジスタの前記ゲートを前記制御信号制御１に結合す
    るステップと、前記制御１がその第１のレベルにあると
    きは前記バイアストランジスタの前記ゲート上の電位を
    前記あらかじめ決定された順バイアス電位に変化させる
    ために前記コンデンサに前記電源電圧を与えるように前
    記第３のトランジスタに順バイアスをかけるステップと
    を含む、請求項１１に記載の方法。
16. （１６）前記制御信号、制御１、制御２および制御３を
    発生する前記ステップは、 第１および第２のレベルを有する制御信号ＳＬＰＢを与
    えるステップを含み、それは前記ＳＬＰＢがその第２の
    レベルからその第１のレベルに変化するときは前記制御
    ２がその第１のレベルからその第２のレベルに変化しか
    つ前記制御３がその第２のレベルからその第１のレベル
    に変化することを引き起こし、かつ前記ＳＬＰＢがその
    第１のレベルからその第２のレベルに変化するときは前
    記制御１がその第２のレベルからその第１のレベルに変
    化することを引き起こし、 さらに、第１のレベルおよび第２のレベルの間に変化す
    る出力を有するフリップフロップを設けるステップと、 基準電圧の源に結合された入力および前記バイアストラ
    ンジスタの前記ゲートに結合された入力を有し、前記バ
    イアストランジスタの前記ゲート上の前記電位が前記比
    較器に与えられた前記基準電圧の大きさに関連したあら
    かじめ定められた大きさを有するときは、第２のレベル
    から第１のレベルに変化する出力を与えるための、比較
    器を設けるステップとを含み、前記フリップフロップは
    、前記ＳＬＰＢおよび前記比較器の前記出力に応答し、
    前記ＳＬＰＢがその第１のレベルからその第２のレベル
    に変化するときはその出力を前記第１のレベルから前記
    第２のレベルに変化させるための、かつ前記比較器の前
    記出力がその第２のレベルからその第１のレベルに変化
    するときはその出力を前記第２のレベルから前記第１の
    レベルに変化させるためのものであり、さらに、 前記フリップフロップの前記出力に応答し、前記ＳＬＰ
    Ｂがその第２のレベルにあり、かつ前記フリップフロッ
    プの前記出力がその第２のレベルからその第１のレベル
    に変化するときは、前記制御１をその第１のレベルから
    その第２のレベルへ、前記制御２をその第２のレベルか
    らその第１のレベルへ、かつ前記制御３をその第１のレ
    ベルからその第２のレベルへ変化させるステップとを含
    む、請求項１５に記載の装置。
17. （１７）前記第１のレベルの各々は論理ローのレベルを
    含み、かつ前記第２のレベルの各々は論理ハイのレベル
    を含む、請求項１６に記載の方法。
18. （１８）前記制御信号、制御１、制御２および制御３を
    発生する前記ステップは、 Ｄ入力、クロック入力、リセット入力およびＱ出力を有
    するフリップフロップを設けるステップと、 第１、第２および第３のインバータを与えるステップと
    、 ＮＯＲゲートを設けるステップと、 ＮＡＮＤゲートを設けるステップと、 比較器を与えるステップと、 前記クロック入力、前記第１のインバータの入力および
    前記ＮＡＮＤゲートの第１の入力を制御信号ＳＬＰＢの
    源に結合するステップと、 前記第１のインバータの出力および前記フリップフロッ
    プの前記Ｑ出力を前記ＮＯＲゲートの第１および第２の
    入力に結合するステップと、前記ＮＯＲゲートの出力を
    前記第２のインバータの入力に結合するステップと、 前記第２のインバータの出力を前記ＮＡＮＤゲートの第
    ２の入力および前記第３のインバータの入力に結合する
    ステップと、 前記比較器の第１の入力を基準電圧の源に、前記比較器
    の第２の入力を前記バイアストランジスタの前記ゲート
    に、かつ前記比較器の出力を前記フリップフロップの前
    記リセット入力に結合するための手段とを含み、前記Ｎ
    ＡＮＤゲートの出力、前記第２のインバータの前記出力
    および前記第３のインバータの出力は、前記制御信号Ｓ
    ＬＰＢおよび前記フリップフロップの前記Ｑ出力におけ
    る変化に応答して、前記制御信号、制御１、制御２およ
    び制御３をそれぞれに与える、請求項１５に記載の方法
    。