JPH08130463A - 三値論理入力回路 - Google Patents
三値論理入力回路Info
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- JPH08130463A JPH08130463A JP6265566A JP26556694A JPH08130463A JP H08130463 A JPH08130463 A JP H08130463A JP 6265566 A JP6265566 A JP 6265566A JP 26556694 A JP26556694 A JP 26556694A JP H08130463 A JPH08130463 A JP H08130463A
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Abstract
(57)【要約】
【目的】トライステートタイプの出力バッファと他の回
路に影響を与えることなく接続でき、さらに単電源で使
用でき、非動作時の消費電流を実質的に無くする三値論
理入力回路を提供する。 【構成】入力を固定するスイッチと、出力状態を保持す
るラッチ回路とを備え、これらのスイッチとラッチ回路
を時間差を付けて制御することにより、非動作時の消費
電流を実質的に無くする。また、入力を固定するスイッ
チを備えたことにより、消費電流について他の回路に影
響を与えることなくトライステートタイプの出力バッフ
ァと直接接続でき、また、単電源で使用できる。
路に影響を与えることなく接続でき、さらに単電源で使
用でき、非動作時の消費電流を実質的に無くする三値論
理入力回路を提供する。 【構成】入力を固定するスイッチと、出力状態を保持す
るラッチ回路とを備え、これらのスイッチとラッチ回路
を時間差を付けて制御することにより、非動作時の消費
電流を実質的に無くする。また、入力を固定するスイッ
チを備えたことにより、消費電流について他の回路に影
響を与えることなくトライステートタイプの出力バッフ
ァと直接接続でき、また、単電源で使用できる。
Description
【０００１】
【産業上の利用分野】本発明は三値論理入力回路に関
し、特に三値論理入力回路における消費電流を低減した
三値論理入力回路に関する。
し、特に三値論理入力回路における消費電流を低減した
三値論理入力回路に関する。
【０００２】
【従来の技術】図５を参照すると、第１の従来の三値論
理回路は、しきい値が異なる２つのバッファ６およびバ
ッファ７を有し、さらに、入力端子３の入力電圧がハイ
ーインピーダンスであってもバッファ６およびバッファ
７の入力が不定にならないようにするためのプルアップ
抵抗Ｒ１とプルダウン抵抗２とを有している。
理回路は、しきい値が異なる２つのバッファ６およびバ
ッファ７を有し、さらに、入力端子３の入力電圧がハイ
ーインピーダンスであってもバッファ６およびバッファ
７の入力が不定にならないようにするためのプルアップ
抵抗Ｒ１とプルダウン抵抗２とを有している。
【０００３】また、図６を参照すると、第２の従来の三
値論理回路は、ミラー比を所定値に調整したＰ−ｃｈ
ＭＯＳカレントミラー回路１２およびカレントミラー回
路１２と同様にミラー比を所望値に調整したＮ−ｃｈ
ＭＯＳカレントミラー回路１３を有し、さらに電流制限
用の抵抗Ｒ１，Ｒ２を有している。
値論理回路は、ミラー比を所定値に調整したＰ−ｃｈ
ＭＯＳカレントミラー回路１２およびカレントミラー回
路１２と同様にミラー比を所望値に調整したＮ−ｃｈ
ＭＯＳカレントミラー回路１３を有し、さらに電流制限
用の抵抗Ｒ１，Ｒ２を有している。
【０００４】また、この種の技術は、例えば特開昭６１
−１８１２２０号公報に開示されている。
−１８１２２０号公報に開示されている。
【０００５】図７を参照すると、この第３の従来の三値
論理回路は、正電源２２と負電源２３との間に入力部イ
ンバータ２１に直列にスイッチング用Ｐ−ｃｈ ＭＯＳ
トランジスタＰ４を接続する構成で、出力レベル保持の
ための論理回路を有している。
論理回路は、正電源２２と負電源２３との間に入力部イ
ンバータ２１に直列にスイッチング用Ｐ−ｃｈ ＭＯＳ
トランジスタＰ４を接続する構成で、出力レベル保持の
ための論理回路を有している。
【０００６】次に動作について説明する。
【０００７】図５に示す第１の従来の三値論理回路は、
２つのバッファ６およびバッファ７の論理しきい値ＶＴ
１およびＶＴ２が、それぞれ異なるためプルアップ抵抗
Ｒ１、プルダウン抵抗Ｒ２の抵抗値を適切に設定する
と、出力端子４および出力端子５の出力電圧は、入力端
子３の入力電圧が高電位ＶＤＤの場合は双方とも高電位
ＶＤＤとなり、入力端子３の入力電圧が高電位ＶＤＤと
接地電位ＶＮＤ間の中間電位またはハイーインピーダン
スの場合は、一方の出力端子が高電位ＶＤＤ、他方の出
力端子が接地電位ＧＮＤとなり、入力端子３の入力電圧
が接地電位ＧＮＤの場合は双方とも接地電位ＧＮＤとな
る。以上の結果より入力端子３に印加される入力電圧に
より３通りの出力電圧の組み合せを出力出来る。
２つのバッファ６およびバッファ７の論理しきい値ＶＴ
１およびＶＴ２が、それぞれ異なるためプルアップ抵抗
Ｒ１、プルダウン抵抗Ｒ２の抵抗値を適切に設定する
と、出力端子４および出力端子５の出力電圧は、入力端
子３の入力電圧が高電位ＶＤＤの場合は双方とも高電位
ＶＤＤとなり、入力端子３の入力電圧が高電位ＶＤＤと
接地電位ＶＮＤ間の中間電位またはハイーインピーダン
スの場合は、一方の出力端子が高電位ＶＤＤ、他方の出
力端子が接地電位ＧＮＤとなり、入力端子３の入力電圧
が接地電位ＧＮＤの場合は双方とも接地電位ＧＮＤとな
る。以上の結果より入力端子３に印加される入力電圧に
より３通りの出力電圧の組み合せを出力出来る。
【０００８】図６の第２の従来例はＰ−ｃｈ ＭＯＳト
ランジスタ（Ｐ１，Ｐ２，Ｐ３）およびＮ−ｃｈ ＭＯ
Ｓトランジスタ（Ｎ１，Ｎ２，Ｎ３）のそれぞれの電流
駆動能力をＰ−ｃｈ ＭＯＳトランジスタＰ１とＮ−ｃ
ｈ ＭＯＳトランジスタＮ１とを等しく設定し、Ｐ−ｃ
ｈ ＭＯＳトランジスタＰ２、Ｐ−ｃｈ ＭＯＳトラン
ジスタＰ１、Ｐ−ｃｈ ＭＯＳトランジスタＰ３の順に
設定し、さらにＮ−ｃｈ ＭＯＳトランジスタをトラン
ジスタＮ３，トランジスタＮ１，トランジスタＮ２の順
に設定すると、出力端子４、出力端子５の出力電圧は、
入力端子３の入力電圧が高電位ＶＤＤの場合は双方とも
高電位ＶＤＤとなり、入力端子３の入力電圧が高電位Ｖ
ＤＤと接地電位ＧＮＤ間の中間電位またはハイーインピ
ーダンスの場合は出力端子５がＶＤＤ、出力端子４がＧ
ＮＤとなり、入力端子３の入力電圧がＧＮＤの場合は双
方ともＧＮＤとなる。以上の結果より入力端子３に印加
される入力電圧により３通りの出力電圧を出力出来る。
ランジスタ（Ｐ１，Ｐ２，Ｐ３）およびＮ−ｃｈ ＭＯ
Ｓトランジスタ（Ｎ１，Ｎ２，Ｎ３）のそれぞれの電流
駆動能力をＰ−ｃｈ ＭＯＳトランジスタＰ１とＮ−ｃ
ｈ ＭＯＳトランジスタＮ１とを等しく設定し、Ｐ−ｃ
ｈ ＭＯＳトランジスタＰ２、Ｐ−ｃｈ ＭＯＳトラン
ジスタＰ１、Ｐ−ｃｈ ＭＯＳトランジスタＰ３の順に
設定し、さらにＮ−ｃｈ ＭＯＳトランジスタをトラン
ジスタＮ３，トランジスタＮ１，トランジスタＮ２の順
に設定すると、出力端子４、出力端子５の出力電圧は、
入力端子３の入力電圧が高電位ＶＤＤの場合は双方とも
高電位ＶＤＤとなり、入力端子３の入力電圧が高電位Ｖ
ＤＤと接地電位ＧＮＤ間の中間電位またはハイーインピ
ーダンスの場合は出力端子５がＶＤＤ、出力端子４がＧ
ＮＤとなり、入力端子３の入力電圧がＧＮＤの場合は双
方ともＧＮＤとなる。以上の結果より入力端子３に印加
される入力電圧により３通りの出力電圧を出力出来る。
【０００９】図７の第３の従来例は、入力部インバータ
２１とＮＯＲゲート１８、インバータ１９、ＡＮＤゲー
ト２０からなる論理回路により出力端子４、出力端子５
の出力電圧は、入力端子３の入力電圧が高電位ＶＤＤの
場合は出力端子４が接地電位ＧＮＤ、出力端子５が高電
位ＶＤＤを出力し、入力端子３の入力電圧が接地電位Ｇ
ＮＤの場合は双方とも高電位を出力し、入力端子３の入
力電圧が低電位（−ＶＤＤ）の場合は出力端子４が高電
位ＶＤＤ、出力端子５が接地電位ＧＮＤを出力する。以
上の結果より、入力端子３に印加される入力電圧により
３通りの出力電圧を出力することが出来る。
２１とＮＯＲゲート１８、インバータ１９、ＡＮＤゲー
ト２０からなる論理回路により出力端子４、出力端子５
の出力電圧は、入力端子３の入力電圧が高電位ＶＤＤの
場合は出力端子４が接地電位ＧＮＤ、出力端子５が高電
位ＶＤＤを出力し、入力端子３の入力電圧が接地電位Ｇ
ＮＤの場合は双方とも高電位を出力し、入力端子３の入
力電圧が低電位（−ＶＤＤ）の場合は出力端子４が高電
位ＶＤＤ、出力端子５が接地電位ＧＮＤを出力する。以
上の結果より、入力端子３に印加される入力電圧により
３通りの出力電圧を出力することが出来る。
【００１０】
【発明が解決しようとする課題】しかしながら、図５に
示す第１の従来の三値論理入力回路は、入力端子３の入
力電圧が高電位ＶＤＤと接地電位ＧＮＤ間の中間電位も
しくは、ハイーインピーダンスの場合、バッファ６およ
びバッファ７のそれぞれの入力電圧は、入力端子３に印
加された中間電位または、プルアップ抵抗Ｒ１，プルダ
ウン抵抗Ｒ２により高電位ＶＤＤと接地電位ＧＮＤ間の
電圧を分圧した電圧が加わる。
示す第１の従来の三値論理入力回路は、入力端子３の入
力電圧が高電位ＶＤＤと接地電位ＧＮＤ間の中間電位も
しくは、ハイーインピーダンスの場合、バッファ６およ
びバッファ７のそれぞれの入力電圧は、入力端子３に印
加された中間電位または、プルアップ抵抗Ｒ１，プルダ
ウン抵抗Ｒ２により高電位ＶＤＤと接地電位ＧＮＤ間の
電圧を分圧した電圧が加わる。
【００１１】通常、プルアップ抵抗Ｒ１とプルダウン抵
抗Ｒ２の抵抗値は等しい値にするため、バッファ６およ
びバッファ７の入力電圧は、どちらの場合でも高電位Ｖ
ＤＤと接地電位ＧＮＤ間の中間電圧となり、そのためバ
ッファ６およびバッファ７に貫通電流が発生し、消費電
流が増えるという問題点があった。
抗Ｒ２の抵抗値は等しい値にするため、バッファ６およ
びバッファ７の入力電圧は、どちらの場合でも高電位Ｖ
ＤＤと接地電位ＧＮＤ間の中間電圧となり、そのためバ
ッファ６およびバッファ７に貫通電流が発生し、消費電
流が増えるという問題点があった。
【００１２】また、常時プルアップ抵抗Ｒ１およびプル
ダウン抵抗Ｒ２のそれぞれを通して電流が流れ、この点
からも消費電流が増えるという問題点があった。
ダウン抵抗Ｒ２のそれぞれを通して電流が流れ、この点
からも消費電流が増えるという問題点があった。
【００１３】さらに、第２の従来の三値論理入力回路
は、入力端子３の入力電圧が高電位ＶＤＤと接地電位Ｇ
ＮＤ間の中間電位もしくは、ハイーインピーダンスの場
合、Ｐ−ｃｈ ＭＯＳトランジスタＰ１とＮ−ｃｈ Ｍ
ＯＳトランジスタＮ１とが同時にオンする。そのため、
トランジスタＰ１→抵抗Ｒ１→抵抗Ｒ２→トランジスタ
Ｎ１の経路で貫通電流が発生し、かつＰ−ｃｈ ＭＯＳ
カレントミラー回路１２およびＮ−ｃｈ ＭＯＳカレン
トミラー回路１３により、この貫通電流がさらに増幅さ
れ消費電流が増えるという問題点があった。
は、入力端子３の入力電圧が高電位ＶＤＤと接地電位Ｇ
ＮＤ間の中間電位もしくは、ハイーインピーダンスの場
合、Ｐ−ｃｈ ＭＯＳトランジスタＰ１とＮ−ｃｈ Ｍ
ＯＳトランジスタＮ１とが同時にオンする。そのため、
トランジスタＰ１→抵抗Ｒ１→抵抗Ｒ２→トランジスタ
Ｎ１の経路で貫通電流が発生し、かつＰ−ｃｈ ＭＯＳ
カレントミラー回路１２およびＮ−ｃｈ ＭＯＳカレン
トミラー回路１３により、この貫通電流がさらに増幅さ
れ消費電流が増えるという問題点があった。
【００１４】また、入力端子３の入力電圧が高電位ＶＤ
Ｄのときも、入力端子３→抵抗Ｒ２→トランジスタＮ１
の経路で電流が流れ、入力端子３の入力電圧が接地電位
ＧＮＤのときも、トランジスタＰ１→抵抗Ｒ１→入力端
子３の経路で電流が流れ、この点からも消費電流が増え
るという問題点もあった。
Ｄのときも、入力端子３→抵抗Ｒ２→トランジスタＮ１
の経路で電流が流れ、入力端子３の入力電圧が接地電位
ＧＮＤのときも、トランジスタＰ１→抵抗Ｒ１→入力端
子３の経路で電流が流れ、この点からも消費電流が増え
るという問題点もあった。
【００１５】またさらに、第３の従来の三値論理回路
は、動作中に貫通電流は発生しないが、入力端子３の入
力電圧がハイーインピーダンスの場合、入力部インバー
タ２１とＮＯＲゲート１８の入力電圧が不定となるた
め、常に入力端子３に所定の電圧を印加しなければなら
ない。そのためトライステートタイプの出力バッファか
ら直接信号を受け取ることが不可能であった。
は、動作中に貫通電流は発生しないが、入力端子３の入
力電圧がハイーインピーダンスの場合、入力部インバー
タ２１とＮＯＲゲート１８の入力電圧が不定となるた
め、常に入力端子３に所定の電圧を印加しなければなら
ない。そのためトライステートタイプの出力バッファか
ら直接信号を受け取ることが不可能であった。
【００１６】さらに、単電源で使用する場合、高電位Ｖ
ＤＤと接地電位ＧＮＤの中点電位を安定して出力できる
出力バッファを必要とし、この出力バッファでの消費電
流が増加してしまう問題点があった。
ＤＤと接地電位ＧＮＤの中点電位を安定して出力できる
出力バッファを必要とし、この出力バッファでの消費電
流が増加してしまう問題点があった。
【００１７】
【課題を解決するための手段】本発明の三値論理入力回
路は、高電位レベル、低電位レベルおよび前記高電位レ
ベルと前記低電位レベルとの中間電位レベルのそれぞれ
の入力信号を受ける入力端子と、異るしきい値を有し前
記入力信号に対応して出力信号を出力する入力信号電圧
判定手段と、第１の制御信号により制御され前記入力信
号電圧判定手段の出力状態を保持するラッチ回路と、前
記入力端子と前記入力信号電圧判定手段との間に設けら
れ第２の制御信号でオン／オフを制御され前記入力信号
のオン／オフをするスイッチとを備え、前記スイッチに
より前記入力信号をオン状態にするとき前記入力信号電
圧判定手段の前記出力状態を前記ラッチ回路に書込み、
前記スイッチにより前記入力信号をオフ状態にするとき
前記出力状態を前記ラッチ回路に保持するよう前記スイ
ッチと前記ラッチ回路とを時間差を付けて制御する構成
である。
路は、高電位レベル、低電位レベルおよび前記高電位レ
ベルと前記低電位レベルとの中間電位レベルのそれぞれ
の入力信号を受ける入力端子と、異るしきい値を有し前
記入力信号に対応して出力信号を出力する入力信号電圧
判定手段と、第１の制御信号により制御され前記入力信
号電圧判定手段の出力状態を保持するラッチ回路と、前
記入力端子と前記入力信号電圧判定手段との間に設けら
れ第２の制御信号でオン／オフを制御され前記入力信号
のオン／オフをするスイッチとを備え、前記スイッチに
より前記入力信号をオン状態にするとき前記入力信号電
圧判定手段の前記出力状態を前記ラッチ回路に書込み、
前記スイッチにより前記入力信号をオフ状態にするとき
前記出力状態を前記ラッチ回路に保持するよう前記スイ
ッチと前記ラッチ回路とを時間差を付けて制御する構成
である。
【００１８】また本発明の三値論理回路は、前記入力端
子にプルアップ抵抗の一端およびプルダウン抵抗の一端
を接続し、前記スイッチは前記プルアップ抵抗の他端と
高電位電源との間に挿入される第１のスイッチと前記プ
ルダウン抵抗の他端と低電位電源との間に挿入される第
２のスイッチと前記入力信号電圧判定手段と前記入力端
子との間に挿入される第３のスイッチと前記高電位電源
または前記低電位電源と前記入力信号電圧判定手段との
間に挿入される第４のスイッチとから成り前記第２の制
御信号で前記第１乃至第３のスイッチがオン状態のとき
前記第４のスイッチがオフし前記第１乃至第３のスイッ
チがオフ状態のとき前記第４のスイッチがオンする構成
とすることもできる。
子にプルアップ抵抗の一端およびプルダウン抵抗の一端
を接続し、前記スイッチは前記プルアップ抵抗の他端と
高電位電源との間に挿入される第１のスイッチと前記プ
ルダウン抵抗の他端と低電位電源との間に挿入される第
２のスイッチと前記入力信号電圧判定手段と前記入力端
子との間に挿入される第３のスイッチと前記高電位電源
または前記低電位電源と前記入力信号電圧判定手段との
間に挿入される第４のスイッチとから成り前記第２の制
御信号で前記第１乃至第３のスイッチがオン状態のとき
前記第４のスイッチがオフし前記第１乃至第３のスイッ
チがオフ状態のとき前記第４のスイッチがオンする構成
とすることもできる。
【００１９】さらにまた、本発明の三値論理入力回路は
前記入力端子に一端を接続するプルアップ抵抗と、前記
入力端子に一端を接続するプルダウン抵抗とを備え、前
記スイッチは、高電位電源から電源の供給を受ける第１
のカレントミラー回路とこの第１のカレントミラーの入
力側と前記プルアップ抵抗との間に挿入される第１のス
イッチと、低電位電源から電源の供給を受ける第２のカ
レントミラー回路とこの第２のカレントミラーの入力側
と前記プルダウン抵抗との間に挿入される第２のスイッ
チと、前記高電位電源と前記第１のカレントミラー回路
の入力側との間に並列挿入される第３のスイッチと、前
記低電位電源と前記第２のカレントミラー回路の入力側
との間に並列挿入される第４のスイッチとから成り、前
記第２の制御信号で前記第１および前記第のスイッチの
それぞれがオン状態のとき前記第３および前記第４のス
イッチのそれぞれがオフし前記第１および前記第２のス
イッチのそれぞれがオフ状態のとき前記第３および前記
第４のスイッチのそれぞれがオンする構成とすることも
できる。
前記入力端子に一端を接続するプルアップ抵抗と、前記
入力端子に一端を接続するプルダウン抵抗とを備え、前
記スイッチは、高電位電源から電源の供給を受ける第１
のカレントミラー回路とこの第１のカレントミラーの入
力側と前記プルアップ抵抗との間に挿入される第１のス
イッチと、低電位電源から電源の供給を受ける第２のカ
レントミラー回路とこの第２のカレントミラーの入力側
と前記プルダウン抵抗との間に挿入される第２のスイッ
チと、前記高電位電源と前記第１のカレントミラー回路
の入力側との間に並列挿入される第３のスイッチと、前
記低電位電源と前記第２のカレントミラー回路の入力側
との間に並列挿入される第４のスイッチとから成り、前
記第２の制御信号で前記第１および前記第のスイッチの
それぞれがオン状態のとき前記第３および前記第４のス
イッチのそれぞれがオフし前記第１および前記第２のス
イッチのそれぞれがオフ状態のとき前記第３および前記
第４のスイッチのそれぞれがオンする構成とすることも
できる。
【００２０】また、本発明の三値論理入力回路の前記第
１のスイッチはゲートに前記第２の制御信号を受ける第
１のＰチャネル型ＭＯＳトランジスタで構成され、前記
第２のスイッチはゲートに前記第２の制御信号を受ける
第２のＰチャネル型ＭＯＳトランジスタで構成され、前
記第３のスイッチはゲートに前記第２の制御信号の反転
信号を受ける第３のＰチャネル型ＭＯＳトランジスタで
構成され、前記第４のスイッチはゲートに前記第２の制
御信号を受けるＮチャネル型ＭＯＳトランジスタで構成
することもできる。
１のスイッチはゲートに前記第２の制御信号を受ける第
１のＰチャネル型ＭＯＳトランジスタで構成され、前記
第２のスイッチはゲートに前記第２の制御信号を受ける
第２のＰチャネル型ＭＯＳトランジスタで構成され、前
記第３のスイッチはゲートに前記第２の制御信号の反転
信号を受ける第３のＰチャネル型ＭＯＳトランジスタで
構成され、前記第４のスイッチはゲートに前記第２の制
御信号を受けるＮチャネル型ＭＯＳトランジスタで構成
することもできる。
【００２１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２２】図１は本発明の第１の実施例の三値論理入
力回路のブロック図である。
力回路のブロック図である。
【００２３】この第１の実施例の三値論理入力回路は、
動作時にオンするスイッチＳＷ１を高電位電源１とプル
アップ抵抗Ｒ１の一端との間に接続しプルアップ抵抗Ｒ
１の他方の端子を入力端子３、プルアウン抵抗Ｒ２の一
端および動作時にオンするスイッチＳＷ３に接続する構
成である。さらに、動作時にオンするスイッチＳＷ２を
プルダウン抵抗Ｒ２の他方の端子と接地電位２との間に
接続し、動作時にオフするスイッチＳＷ４の一方の端子
を高電位電源１に接続し、スイッチＳＷ４の他方の端子
をスイッチＳＷ３の他方の端子、バッファ６の入力およ
びバッファ７の入力のそれぞれに接続する構成である。
さらにまた、バッファ６の出力をラッチ回路８を介して
出力端子４に接続し、バッファ７の出力をラッチ回路９
を介して、出力端子５に接続する構成である。
動作時にオンするスイッチＳＷ１を高電位電源１とプル
アップ抵抗Ｒ１の一端との間に接続しプルアップ抵抗Ｒ
１の他方の端子を入力端子３、プルアウン抵抗Ｒ２の一
端および動作時にオンするスイッチＳＷ３に接続する構
成である。さらに、動作時にオンするスイッチＳＷ２を
プルダウン抵抗Ｒ２の他方の端子と接地電位２との間に
接続し、動作時にオフするスイッチＳＷ４の一方の端子
を高電位電源１に接続し、スイッチＳＷ４の他方の端子
をスイッチＳＷ３の他方の端子、バッファ６の入力およ
びバッファ７の入力のそれぞれに接続する構成である。
さらにまた、バッファ６の出力をラッチ回路８を介して
出力端子４に接続し、バッファ７の出力をラッチ回路９
を介して、出力端子５に接続する構成である。
【００２４】スイッチＳＷ１，ＳＷ２、ＳＷ３およびＳ
Ｗ４のそれぞれのオン／オフ動作は制御信号ＰＳ２によ
り制御され、ラッチ回路８およびラッチ回路９のスルー
／ラッチ動作は制御信号ＰＳ１により制御される。
Ｗ４のそれぞれのオン／オフ動作は制御信号ＰＳ２によ
り制御され、ラッチ回路８およびラッチ回路９のスルー
／ラッチ動作は制御信号ＰＳ１により制御される。
【００２５】次に、この第１の実施例の三値論理入力回
路の動作について説明する。
路の動作について説明する。
【００２６】この第１の実施例の三値論理入力回路は、
動作時ではスイッチＳＷ１、ＳＷ２およびＳＷ３のそれ
ぞれがオンし、ＳＷ４がオフしており、また、ラッチ回
路８および９のそれぞれもスルー状態となっている。
動作時ではスイッチＳＷ１、ＳＷ２およびＳＷ３のそれ
ぞれがオンし、ＳＷ４がオフしており、また、ラッチ回
路８および９のそれぞれもスルー状態となっている。
【００２７】この状態において、出力端子４および出力
端子５の出力電圧のそれぞれは、入力端子３の入力電圧
がＨｉｇｈレベルの場合には双方ともＨｉｇｈレベルが
出力される。入力端子３の入力電圧がＬｏｗレベルの場
合には、双方ともＬｏｗレベルが出力される。入力端子
３の入力電圧が高電位ＶＤＤと接地電位ＧＮＤ間の中間
電位またはハイーインピーダンスの場合には、一方の出
力端子にＨｉｇｈレベルが、他方の出力端子にＬｏｗレ
ベルが出力される。以上により、入力端子に印加される
入力電圧により３通りの出力電圧を出力出来る。
端子５の出力電圧のそれぞれは、入力端子３の入力電圧
がＨｉｇｈレベルの場合には双方ともＨｉｇｈレベルが
出力される。入力端子３の入力電圧がＬｏｗレベルの場
合には、双方ともＬｏｗレベルが出力される。入力端子
３の入力電圧が高電位ＶＤＤと接地電位ＧＮＤ間の中間
電位またはハイーインピーダンスの場合には、一方の出
力端子にＨｉｇｈレベルが、他方の出力端子にＬｏｗレ
ベルが出力される。以上により、入力端子に印加される
入力電圧により３通りの出力電圧を出力出来る。
【００２８】次に、出力設定が終了した後、制御信号Ｐ
Ｓ１を切り替えて出力端子４、出力端子５の出力レベル
をラッチする。その後、図３に示すように本発明の第１
の実施例の三値論理入力回路全体の入出力間遅延時間以
上の時間経過後に制御信号ＰＳ２を切り替えてスイッチ
ＳＷ１，ＳＷ２およびＳＷ３のそれぞれをオフしスイッ
チＳＷ４をオンしてバッファ６およびバッファ７の入力
をＨｉｇｈレベルにする非動作状態に入る。
Ｓ１を切り替えて出力端子４、出力端子５の出力レベル
をラッチする。その後、図３に示すように本発明の第１
の実施例の三値論理入力回路全体の入出力間遅延時間以
上の時間経過後に制御信号ＰＳ２を切り替えてスイッチ
ＳＷ１，ＳＷ２およびＳＷ３のそれぞれをオフしスイッ
チＳＷ４をオンしてバッファ６およびバッファ７の入力
をＨｉｇｈレベルにする非動作状態に入る。
【００２９】これらの制御信号ＰＳ１および制御信号Ｐ
Ｓ２の切替信号を行うことにより貫通電流を皆無にする
ことが出来る。この結果、出力端子４、出力端子５の出
力レベルを設定するとき以外は入力端子３の入力電圧に
かかわらず、消費電流を皆無にすることが出来る。
Ｓ２の切替信号を行うことにより貫通電流を皆無にする
ことが出来る。この結果、出力端子４、出力端子５の出
力レベルを設定するとき以外は入力端子３の入力電圧に
かかわらず、消費電流を皆無にすることが出来る。
【００３０】スイッチＳＷ１、ＳＷ２、ＳＷ３およびＳ
Ｗ４のそれぞれとラッチ回路８およびラッチ回路９のそ
れぞれの切替タイミングに時間差を付ける理由は、バッ
ファ６およびバッファ７と、ラッチ回路８およびラッチ
回路９とでの遅延時間によりラッチしないうちに非動作
状態になってしまい、設定した出力レベルが変化してし
まうことを防ぐためである。
Ｗ４のそれぞれとラッチ回路８およびラッチ回路９のそ
れぞれの切替タイミングに時間差を付ける理由は、バッ
ファ６およびバッファ７と、ラッチ回路８およびラッチ
回路９とでの遅延時間によりラッチしないうちに非動作
状態になってしまい、設定した出力レベルが変化してし
まうことを防ぐためである。
【００３１】図２は本発明の第２の実施例の三値論理入
力回路のブロック図である。
力回路のブロック図である。
【００３２】この第２の実施例の三値論理入力回路は、
高電位電源１に動作時にオフするスイッチＳＷ３の一端
およびＰ−ｃｈ ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ
３）のソースのそれぞれを接続し、Ｐ−ｃｈ ＭＯＳト
ランジスタ（Ｐ１、Ｐ２、Ｐ３）のゲートを全てＰ−ｃ
ｈ ＭＯＳトランジスタＰ１のドレイン、スイッチＳＷ
３の他方の端子および動作時にオンするスイッチＳＷ１
の一方の端子のそれぞれに接続する構成である。また、
Ｐ−ｃｈ ＭＯＳトランジスタＰ２のドレインをＮ−ｃ
ｈ ＭＯＳトランジスタＮ２のドレインとＮＯＲゲート
１４の片方の入力に接続する。さらに、Ｐ−ｃｈ ＭＯ
ＳトランジスタＰ３のドレインをＮ−ｃｈ ＭＯＳトラ
ンジスタＮ３のドレインとＮＯＲゲート１５の片方の入
力に接続する。またさらに、このＰ−ｃｈ ＭＯＳトラ
ンジスタ（Ｐ１、Ｐ２、Ｐ３）でカレントミラー回路１
２を構成する。
高電位電源１に動作時にオフするスイッチＳＷ３の一端
およびＰ−ｃｈ ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ
３）のソースのそれぞれを接続し、Ｐ−ｃｈ ＭＯＳト
ランジスタ（Ｐ１、Ｐ２、Ｐ３）のゲートを全てＰ−ｃ
ｈ ＭＯＳトランジスタＰ１のドレイン、スイッチＳＷ
３の他方の端子および動作時にオンするスイッチＳＷ１
の一方の端子のそれぞれに接続する構成である。また、
Ｐ−ｃｈ ＭＯＳトランジスタＰ２のドレインをＮ−ｃ
ｈ ＭＯＳトランジスタＮ２のドレインとＮＯＲゲート
１４の片方の入力に接続する。さらに、Ｐ−ｃｈ ＭＯ
ＳトランジスタＰ３のドレインをＮ−ｃｈ ＭＯＳトラ
ンジスタＮ３のドレインとＮＯＲゲート１５の片方の入
力に接続する。またさらに、このＰ−ｃｈ ＭＯＳトラ
ンジスタ（Ｐ１、Ｐ２、Ｐ３）でカレントミラー回路１
２を構成する。
【００３３】さらに、この実施例の三値論理入力回路
は、抵抗Ｒ１の一方の端子をスイッチＳＷ１の他方の端
子と接続し、抵抗Ｒ１の他方の端子を入力端子３、抵抗
Ｒの一方の端子と接続し、動作時にオンするスイッチＳ
Ｗ２の一方の端子を抵抗Ｒ２の他方の端子と接続し、他
方の端子を動作時にオフするスイッチＳＷ４の一方の端
子、Ｎ−ｃｈ ＭＯＳトランジスタ（Ｎ１、Ｎ２、Ｎ
３）の全てのゲートおよびＮ−ｃｈトランジスタＮ１の
ドレインに接続する構成である。さらに、スイッチＳＷ
４の他方の端子およびＮ−ｃｈ ＭＯＳトランジスタ
（Ｎ１、Ｎ２、Ｎ３）の全てのソースのそれぞれを接地
電位２に接続する。またさらに、このＮ−ｃｈＭＯＳト
ランジスタ（Ｎ１、Ｎ２、Ｎ３）でカレントミラー回路
１３を構成する。
は、抵抗Ｒ１の一方の端子をスイッチＳＷ１の他方の端
子と接続し、抵抗Ｒ１の他方の端子を入力端子３、抵抗
Ｒの一方の端子と接続し、動作時にオンするスイッチＳ
Ｗ２の一方の端子を抵抗Ｒ２の他方の端子と接続し、他
方の端子を動作時にオフするスイッチＳＷ４の一方の端
子、Ｎ−ｃｈ ＭＯＳトランジスタ（Ｎ１、Ｎ２、Ｎ
３）の全てのゲートおよびＮ−ｃｈトランジスタＮ１の
ドレインに接続する構成である。さらに、スイッチＳＷ
４の他方の端子およびＮ−ｃｈ ＭＯＳトランジスタ
（Ｎ１、Ｎ２、Ｎ３）の全てのソースのそれぞれを接地
電位２に接続する。またさらに、このＮ−ｃｈＭＯＳト
ランジスタ（Ｎ１、Ｎ２、Ｎ３）でカレントミラー回路
１３を構成する。
【００３４】さらに、この実施例の三値論理入力回路は
ＮＯＲゲート１４および、ＮＯＲゲート１５の出力をラ
ッチ回路８およびラッチ回路９を通して、それぞれ出力
端子４、出力端子５に接続する構成である。スイッチＳ
Ｗ１、ＳＷ２、ＳＷ３およびＳＷ４のそれぞれのオフ／
オフならびに、ＮＯＲゲート１４およびＮＯＲゲート１
５のそれぞれの動作は制御信号ＰＳ２により制御され、
ラッチ回路８およびラッチ回路９のスルー／ラッチ動作
は制御信号ＰＳ１により制御される。
ＮＯＲゲート１４および、ＮＯＲゲート１５の出力をラ
ッチ回路８およびラッチ回路９を通して、それぞれ出力
端子４、出力端子５に接続する構成である。スイッチＳ
Ｗ１、ＳＷ２、ＳＷ３およびＳＷ４のそれぞれのオフ／
オフならびに、ＮＯＲゲート１４およびＮＯＲゲート１
５のそれぞれの動作は制御信号ＰＳ２により制御され、
ラッチ回路８およびラッチ回路９のスルー／ラッチ動作
は制御信号ＰＳ１により制御される。
【００３５】次に、この第２の実施例の三値論理入力回
路の動作について説明する。
路の動作について説明する。
【００３６】第２の実施例の三値論理入力回路は、動作
時ではスイッチＳＷ１、ＳＷ２がオンし、ＳＷ３、ＳＷ
４がオフしており、ラッチ回路８およびラッチ回路９の
それぞれもスルー状態となっている。また、ＮＯＲゲー
ト１４およびＮＯＲゲート１５のそれぞれの出力も、カ
レントミラー回路１２およびカレントミラー回路１３の
出力の反転出力となっている。
時ではスイッチＳＷ１、ＳＷ２がオンし、ＳＷ３、ＳＷ
４がオフしており、ラッチ回路８およびラッチ回路９の
それぞれもスルー状態となっている。また、ＮＯＲゲー
ト１４およびＮＯＲゲート１５のそれぞれの出力も、カ
レントミラー回路１２およびカレントミラー回路１３の
出力の反転出力となっている。
【００３７】この状態においてＰ−ｃｈ ＭＯＳトラン
ジスタ（Ｐ１、Ｐ２、Ｐ３）およびＮ−ｃｈ ＭＯＳト
ランジスタ（Ｎ１、Ｎ２、Ｎ３）の電流駆動能力をトラ
ンジスタＰ１とトランジスタＮ１を等しく、トランジス
タＰ２の電流駆動能力をトランジスタＰ１の電流駆動能
力よりも大きく、さらにトランジスタＰ１の電流駆動能
力をトランジスタＰ３の電流駆動能力より大きく設定
し、さらにトランジスタＮ３の電流駆動能力、トランジ
スタＮ１の電流駆動能力、トランジスタＮ２の電流駆動
能力の順に設定すると、出力端子４、出力端子５の出力
電圧は、入力端子３の入力電圧がＨｉｇｈレベルの場合
には双方ともＨｉｇｈレベルが出力される。また、入力
端子３の入力電圧がＬｏｗレベルの場合には双方ともＬ
ｏｗレベルが出力される。さらに、入力端子３の入力電
圧が高電位ＶＤＤと接地電位ＧＮＤ間の中間電位もしく
は、ハイーインピーダンスの場合には出力端子４にＬｏ
ｗレベルが、出力端子５にＨｉｇｈレベルが出力され
る。
ジスタ（Ｐ１、Ｐ２、Ｐ３）およびＮ−ｃｈ ＭＯＳト
ランジスタ（Ｎ１、Ｎ２、Ｎ３）の電流駆動能力をトラ
ンジスタＰ１とトランジスタＮ１を等しく、トランジス
タＰ２の電流駆動能力をトランジスタＰ１の電流駆動能
力よりも大きく、さらにトランジスタＰ１の電流駆動能
力をトランジスタＰ３の電流駆動能力より大きく設定
し、さらにトランジスタＮ３の電流駆動能力、トランジ
スタＮ１の電流駆動能力、トランジスタＮ２の電流駆動
能力の順に設定すると、出力端子４、出力端子５の出力
電圧は、入力端子３の入力電圧がＨｉｇｈレベルの場合
には双方ともＨｉｇｈレベルが出力される。また、入力
端子３の入力電圧がＬｏｗレベルの場合には双方ともＬ
ｏｗレベルが出力される。さらに、入力端子３の入力電
圧が高電位ＶＤＤと接地電位ＧＮＤ間の中間電位もしく
は、ハイーインピーダンスの場合には出力端子４にＬｏ
ｗレベルが、出力端子５にＨｉｇｈレベルが出力され
る。
【００３８】以上により、入力端子３に印加される入力
電圧により３通りの出力電圧を出力が出来る。
電圧により３通りの出力電圧を出力が出来る。
【００３９】次に、出力設定が終了した後、制御信号Ｐ
Ｓ１を切り替えて出力端子４、出力端子５の出力レベル
をラッチする。その後、図３に示すように本発明の第２
の実施例の三値論理入力回路全体の入出力間遅延以上の
時間経過後に制御信号ＰＳ２を切り替えて非動作状態に
入る。
Ｓ１を切り替えて出力端子４、出力端子５の出力レベル
をラッチする。その後、図３に示すように本発明の第２
の実施例の三値論理入力回路全体の入出力間遅延以上の
時間経過後に制御信号ＰＳ２を切り替えて非動作状態に
入る。
【００４０】これらの制御信号の切替作業を行うことに
より、貫通電流を皆無にすることが出来る。この結果、
出力端子４、出力端子５の出力を設定するとき以外は入
力端子３の入力電圧にかかわらず、消費電流を皆無にす
ることが出来る。
より、貫通電流を皆無にすることが出来る。この結果、
出力端子４、出力端子５の出力を設定するとき以外は入
力端子３の入力電圧にかかわらず、消費電流を皆無にす
ることが出来る。
【００４１】スイッチＳＷ１、ＳＷ２、ＳＷ３およびＳ
Ｗ４ならびに、ＮＯＲゲート１４およびＮＯＲゲート１
５ならびにラッチ回路８およびラッチ回路９のそれぞれ
の切替タイミングに時間差を付ける理由は、バッファ６
およびバッファ７とラッチ回路８およびラッチ回路９と
での遅延時間により、ラッチしないうちに非動作状態に
なってしまい、設定した出力レベルの変化を防止するた
めである。
Ｗ４ならびに、ＮＯＲゲート１４およびＮＯＲゲート１
５ならびにラッチ回路８およびラッチ回路９のそれぞれ
の切替タイミングに時間差を付ける理由は、バッファ６
およびバッファ７とラッチ回路８およびラッチ回路９と
での遅延時間により、ラッチしないうちに非動作状態に
なってしまい、設定した出力レベルの変化を防止するた
めである。
【００４２】次に、本発明の第３の実施例の三値論理入
力回路を説明する。
力回路を説明する。
【００４３】図３を参照すると、この実施例の三値論理
入力回路は、スイッチＳＷ１をＰチャネルＭＯＳトラン
ジスタ２６で構成し、スイッチＳＷ２をＰチャネルＭＯ
Ｓトランジスタ２７で構成し、スイッチＳＷ３をインバ
ータ２４とＰチャネルＭＯＳトランジスタ２５で構成
し、スイッチＳＷ４をＮチャネルＭＯＳトランジスタ２
８で構成する以外は第２の実施例の三値論理入力回路と
同じ構成で同一構成要素には同一参照符号を付して図示
するに留め、その構成および動作の詳細な説明のそれぞ
れは省略する。
入力回路は、スイッチＳＷ１をＰチャネルＭＯＳトラン
ジスタ２６で構成し、スイッチＳＷ２をＰチャネルＭＯ
Ｓトランジスタ２７で構成し、スイッチＳＷ３をインバ
ータ２４とＰチャネルＭＯＳトランジスタ２５で構成
し、スイッチＳＷ４をＮチャネルＭＯＳトランジスタ２
８で構成する以外は第２の実施例の三値論理入力回路と
同じ構成で同一構成要素には同一参照符号を付して図示
するに留め、その構成および動作の詳細な説明のそれぞ
れは省略する。
【００４４】
【発明の効果】以上説明したように本発明は、動作、非
動作によって切り替わるスイッチＳＷ１、ＳＷ２、ＳＷ
３およびＳＷ４のそれぞれを付加したことにより、回路
が非動作のときの消費電流を皆無にすることが出来ると
いう効果を有する。かつ、一旦設定した出力レベルを非
動作時にも保持するためのラッチ回路８およびラッチ回
路９を付加したため、トライステートタイプの出力バッ
ファと直接接続することを可能とし、他に影響を与える
こと無く単電源での使用を可能とする効果を有する。
動作によって切り替わるスイッチＳＷ１、ＳＷ２、ＳＷ
３およびＳＷ４のそれぞれを付加したことにより、回路
が非動作のときの消費電流を皆無にすることが出来ると
いう効果を有する。かつ、一旦設定した出力レベルを非
動作時にも保持するためのラッチ回路８およびラッチ回
路９を付加したため、トライステートタイプの出力バッ
ファと直接接続することを可能とし、他に影響を与える
こと無く単電源での使用を可能とする効果を有する。
【図１】本発明の第１の実施例の三値論理入力回路のブ
ロック図である。
ロック図である。
【図２】本発明の第２の実施例の三値論理入力回路のブ
ロック図である。
ロック図である。
【図３】本発明の第３の実施例の三値論理入力回路のブ
ロック図である。
ロック図である。
【図４】本発明の三値論理入力回路の動作、非動作の切
替タイミングチャートである。
替タイミングチャートである。
【図５】第１の従来の三値論理入力回路のブロック図で
ある。
ある。
【図６】第２の従来の三値論理入力回路のブロック図で
ある。
ある。
【図７】第３の従来の三値論理入力回路のブロック図で
ある。
ある。
１ 高電位電源 ２ 接地電位 ３ 入力端子 ４，５ 出力端子 ６，７ バッファ ８，９ ラッチ回路 １０ 制御信号ＰＳ１ １１ 制御信号ＰＳ２ １２ Ｐ−ｃｈ ＭＯＳカレントミラー １３ Ｎ−ｃｈ ＭＯＳカレントミラー １４，１５ ＮＯＲゲート １６，１７，１９，２４ インバータ １８ ＮＯＲゲート ２０ ＡＮＤゲート ２１ 入力部インバータ ２２ 正電源 ２３ 負電源 ２５，２６，２７，Ｐ１，Ｐ２，Ｐ３ Ｐチャネル型
ＭＯＳトランジスタ ２８，Ｎ１，Ｎ２，Ｎ３ Ｎチャネル型ＭＯＳトラン
ジスタ ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ スイッチ
ＭＯＳトランジスタ ２８，Ｎ１，Ｎ２，Ｎ３ Ｎチャネル型ＭＯＳトラン
ジスタ ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ スイッチ
Claims (4)
- 【請求項１】 高電位レベル、低電位レベルおよび前記
高電位レベルと前記低電位レベルとの中間電位レベルの
それぞれの入力信号を受ける入力端子と、異るしきい値
を有し前記入力信号に対応して出力信号を出力する入力
信号電圧判定手段と、第１の制御信号により制御され前
記入力信号電圧判定手段の出力状態を保持するラッチ回
路と、前記入力端子と前記入力信号電圧判定手段との間
に設けられ第２の制御信号でオン／オフを制御され前記
入力信号のオン／オフをするスイッチとを備え、前記ス
イッチにより前記入力信号をオン状態にするとき前記入
力信号電圧判定手段の前記出力状態を前記ラッチ回路に
書込み、前記スイッチにより前記入力信号をオフ状態に
するとき前記出力状態を前記ラッチ回路に保持するよう
前記スイッチと前記ラッチ回路とを時間差を付けて制御
することを特徴とする三値論理入力回路。 - 【請求項２】 前記入力端子にプルアップ抵抗の一端お
よびプルダウン抵抗の一端を接続し、前記スイッチは前
記プルアップ抵抗の他端と高電位電源との間に挿入され
る第１のスイッチと前記プルダウン抵抗の他端と低電位
電源との間に挿入される第２のスイッチと前記入力信号
電圧判定手段と前記入力端子との間に挿入される第３の
スイッチと前記高電位電源または前記低電位電源と前記
入力信号電圧判定手段との間に挿入される第４のスイッ
チとから成り前記第２の制御信号で前記第１乃至第３の
スイッチがオン状態のとき前記第４のスイッチがオフし
前記第１乃至第３のスイッチがオフ状態のとき前記第４
のスイッチがオンすることを特徴とする請求項１記載の
三値論理入力回路。 - 【請求項３】 前記入力端子に一端を接続するプルアッ
プ抵抗と、前記入力端子に一端を接続するプルダウン抵
抗とを備え、前記スイッチは、高電位電源から電源の供
給を受ける第１のカレントミラー回路とこの第１のカレ
ントミラーの入力側と前記プルアップ抵抗との間に挿入
される第１のスイッチと、低電位電源から電源の供給を
受ける第２のカレントミラー回路とこの第２のカレント
ミラーの入力側と前記プルダウン抵抗との間に挿入され
る第２のスイッチと、前記高電位電源と前記第１のカレ
ントミラー回路の入力側との間に並列挿入される第３の
スイッチと、前記低電位電源と前記第２のカレントミラ
ー回路の入力側との間に並列挿入される第４のスイッチ
とから成り、前記第２の制御信号で前記第１および前記
第のスイッチのそれぞれがオン状態のとき前記第３およ
び前記第４のスイッチのそれぞれがオフし前記第１およ
び前記第２のスイッチのそれぞれがオフ状態のとき前記
第３および前記第４のスイッチのそれぞれがオンするこ
とを特徴とする請求項１記載の三値論理入力回路。 - 【請求項４】 前記第１のスイッチはゲートに前記第２
の制御信号を受ける第１のＰチャネル型ＭＯＳトランジ
スタで構成され、前記第２のスイッチはゲートに前記第
２の制御信号を受ける第２のＰチャネル型ＭＯＳトラン
ジスタで構成され、前記第３のスイッチはゲートに前記
第２の制御信号の反転信号を受ける第３のＰチャネル型
ＭＯＳトランジスタで構成され、前記第４のスイッチは
ゲートに前記第２の制御信号を受けるＮチャネル型ＭＯ
Ｓトランジスタで構成されることを特徴とする請求項３
記載の三値論理入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265566A JP2908254B2 (ja) | 1994-10-28 | 1994-10-28 | 三値論理入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265566A JP2908254B2 (ja) | 1994-10-28 | 1994-10-28 | 三値論理入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130463A true JPH08130463A (ja) | 1996-05-21 |
| JP2908254B2 JP2908254B2 (ja) | 1999-06-21 |
Family
ID=17418902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265566A Expired - Lifetime JP2908254B2 (ja) | 1994-10-28 | 1994-10-28 | 三値論理入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908254B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260922A (ja) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | 低消費電力の堅牢なモード選択のための方法と装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153841A (en) * | 1980-04-28 | 1981-11-28 | Oki Electric Ind Co Ltd | Ternary level input circuit |
| JPH04179313A (ja) * | 1990-11-14 | 1992-06-26 | Nec Corp | 多値論理入力回路 |
| JPH0569329A (ja) * | 1991-09-05 | 1993-03-23 | Daikin Ind Ltd | 高圧水噴射ノズル用アブレシブ粒子 |
-
1994
- 1994-10-28 JP JP6265566A patent/JP2908254B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153841A (en) * | 1980-04-28 | 1981-11-28 | Oki Electric Ind Co Ltd | Ternary level input circuit |
| JPH04179313A (ja) * | 1990-11-14 | 1992-06-26 | Nec Corp | 多値論理入力回路 |
| JPH0569329A (ja) * | 1991-09-05 | 1993-03-23 | Daikin Ind Ltd | 高圧水噴射ノズル用アブレシブ粒子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260922A (ja) * | 2004-03-10 | 2005-09-22 | Power Integrations Inc | 低消費電力の堅牢なモード選択のための方法と装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908254B2 (ja) | 1999-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |