JPH04332218A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH04332218A JPH04332218A JP3102276A JP10227691A JPH04332218A JP H04332218 A JPH04332218 A JP H04332218A JP 3102276 A JP3102276 A JP 3102276A JP 10227691 A JP10227691 A JP 10227691A JP H04332218 A JPH04332218 A JP H04332218A
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- 230000000694 effects Effects 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 abstract description 5
- 210000004907 gland Anatomy 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関し
、特にディジタル集積回路の信号を出力するための出力
バッファ回路に関する。
、特にディジタル集積回路の信号を出力するための出力
バッファ回路に関する。
【０００２】
【従来の技術】大規模半導体集積回路、すなわちＬＳＩ
では、ＬＳＩ内部で処理したディジタル信号を出力バッ
ファ回路を介してＬＳＩ外部に出力する。ＬＳＩ内部の
論理ゲートは、回路を構成する素子や配線などが微細化
されているため、論理ゲート１段当たり約０．１ｐＦの
小容量負荷を駆動すれば良い。しかし、出力バッファ回
路は数十ｐＦの大容量負荷を駆動する必要がある。この
ため出力バッファ回路では、ＬＳＩ内部の論理ゲートに
用いるトランジスタより数十倍大きなサイズのトランジ
スタが用いられる。ところが論理ゲートが直接数十倍大
きなサイズのトランジスタを駆動すると低速になる。こ
のため、従来、出力バッファ回路としては与えられた負
荷を高速に駆動するために、図４に示すようにインバー
タを多段に接続した構成をとる。各段のインバータ１の
トランジスタサイズ（ゲート幅Ｗ）として、シー・ミー
ドおよびエル・コンウェイ（Ｃ．Ｍｅａｄ ａｎｄ
Ｌ．Ｃｏｎｗａｙ），イントロダクション・ツー・ブ
イエルエスアイ・システムズ（Ｉｎｔｒｏｄｕｃｔｉｏ
ｎ ｔｏ ＶＬＳＩ Ｓｙｓｔｅｍｓ），第２版
，第１２頁〜第１４頁，アディソン・ウェズレイ（Ａｄ
ｄｉｓｏｎ Ｗｅｓｌｅｙ），１９８０年．に記載さ
れているように、前段のトランジスタのｅ倍に選ぶと出
力バッファ回路の遅延時間を最小にできる。
では、ＬＳＩ内部で処理したディジタル信号を出力バッ
ファ回路を介してＬＳＩ外部に出力する。ＬＳＩ内部の
論理ゲートは、回路を構成する素子や配線などが微細化
されているため、論理ゲート１段当たり約０．１ｐＦの
小容量負荷を駆動すれば良い。しかし、出力バッファ回
路は数十ｐＦの大容量負荷を駆動する必要がある。この
ため出力バッファ回路では、ＬＳＩ内部の論理ゲートに
用いるトランジスタより数十倍大きなサイズのトランジ
スタが用いられる。ところが論理ゲートが直接数十倍大
きなサイズのトランジスタを駆動すると低速になる。こ
のため、従来、出力バッファ回路としては与えられた負
荷を高速に駆動するために、図４に示すようにインバー
タを多段に接続した構成をとる。各段のインバータ１の
トランジスタサイズ（ゲート幅Ｗ）として、シー・ミー
ドおよびエル・コンウェイ（Ｃ．Ｍｅａｄ ａｎｄ
Ｌ．Ｃｏｎｗａｙ），イントロダクション・ツー・ブ
イエルエスアイ・システムズ（Ｉｎｔｒｏｄｕｃｔｉｏ
ｎ ｔｏ ＶＬＳＩ Ｓｙｓｔｅｍｓ），第２版
，第１２頁〜第１４頁，アディソン・ウェズレイ（Ａｄ
ｄｉｓｏｎ Ｗｅｓｌｅｙ），１９８０年．に記載さ
れているように、前段のトランジスタのｅ倍に選ぶと出
力バッファ回路の遅延時間を最小にできる。
【０００３】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、微細化に伴いトランジスタが高速に動作
すると出力信号が急峻に変化するため、信号の変化時に
電源やグランドに過大な電流が流れ、電源ラインやグラ
ンドラインの電位が変動するという欠点がある。
ッファ回路は、微細化に伴いトランジスタが高速に動作
すると出力信号が急峻に変化するため、信号の変化時に
電源やグランドに過大な電流が流れ、電源ラインやグラ
ンドラインの電位が変動するという欠点がある。
【０００４】本発明の目的は、上述のような欠点を解決
し、出力信号の変化時の電源ラインやグランドラインの
電位変動を小さくできる出力バッファ回路を提供するこ
とにある。
し、出力信号の変化時の電源ラインやグランドラインの
電位変動を小さくできる出力バッファ回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】請求項１記載の出力バッ
ファ回路は、電源端子と出力端子との間にソースとドレ
インが接続された第１のＰ型電界効果トランジスタと、
前記出力端子とグランド端子との間にソースとドレイン
が接続された第１のＮ型電界効果トランジスタと、前記
電源端子と前記第１のＰ型電界効果トランジスタのゲー
トとの間にソースとドレインが接続され入力端子にゲー
トが接続された第２のＰ型電界効果トランジスタと、前
記第１のＰ型電界効果トランジスタのゲートと前記グラ
ンド端子との間にソースとドレインが直列に接続された
第２のＮ型電界効果トランジスタおよび第３のＮ型電界
効果トランジスタと、前記電源端子と前記第１のＮ型電
界効果トランジスタのゲートとの間にソースとドレイン
が直列に接続された第３のＰ型電界効果トランジスタお
よび第４のＰ型電界効果トランジスタと、前記第１のＮ
型電界効果トランジスタのゲートと前記グランド端子と
の間にソースとドレインが接続され前記入力端子にゲー
トが接続された第４のＮ型電界効果トランジスタとを含
み、前記第３のＮ型電界効果トランジスタのゲートが前
記電源端子に接続され、前記第３のＰ型電界効果トラン
ジスタのゲートが前記グランド端子に接続されている。
ファ回路は、電源端子と出力端子との間にソースとドレ
インが接続された第１のＰ型電界効果トランジスタと、
前記出力端子とグランド端子との間にソースとドレイン
が接続された第１のＮ型電界効果トランジスタと、前記
電源端子と前記第１のＰ型電界効果トランジスタのゲー
トとの間にソースとドレインが接続され入力端子にゲー
トが接続された第２のＰ型電界効果トランジスタと、前
記第１のＰ型電界効果トランジスタのゲートと前記グラ
ンド端子との間にソースとドレインが直列に接続された
第２のＮ型電界効果トランジスタおよび第３のＮ型電界
効果トランジスタと、前記電源端子と前記第１のＮ型電
界効果トランジスタのゲートとの間にソースとドレイン
が直列に接続された第３のＰ型電界効果トランジスタお
よび第４のＰ型電界効果トランジスタと、前記第１のＮ
型電界効果トランジスタのゲートと前記グランド端子と
の間にソースとドレインが接続され前記入力端子にゲー
トが接続された第４のＮ型電界効果トランジスタとを含
み、前記第３のＮ型電界効果トランジスタのゲートが前
記電源端子に接続され、前記第３のＰ型電界効果トラン
ジスタのゲートが前記グランド端子に接続されている。
【０００６】また請求項２記載の出力バッファ回路は、
電源端子と出力端子との間にソースとドレインが接続さ
れた第１のＰ型電界効果トランジスタと、前記出力端子
とグランド端子との間にソースとドレインが接続された
第１のＮ型電界効果トランジスタと、前記第１のＰ型電
界効果トランジスタのゲートと前記電源端子との間にソ
ースとドレインが接続され入力端子にゲートが接続され
た第２のＰ型電界効果トランジスタと、前記第１のＰ型
電界効果トランジスタのゲートとグランド端子との間に
ソースとドレインが接続されゲートが前記入力端子に接
続された第２のＮ型電界効果トランジスタと、前記第１
のＮ型電界効果トランジスタのゲートと前記電源端子と
の間にソースとドレインが接続されゲートが前記入力端
子に接続された第３のＰ型電界効果トランジスタと、前
記第１のＮ型電界効果トランジスタのゲートと前記グラ
ンド端子との間にソースとドレインが接続され前記入力
端子にゲートが接続された第３のＮ型電界効果トランジ
スタとを含み、前記第２のＮ型電界効果トランジスタの
チャネル抵抗が前記第２のＰ型電界効果トランジスタの
チャネル抵抗より大きく、前記第３のＰ型電界効果トラ
ンジスタのチャネル抵抗が前記第３のＮ型電界効果トラ
ンジスタのチャネル抵抗より大きくなっている。
電源端子と出力端子との間にソースとドレインが接続さ
れた第１のＰ型電界効果トランジスタと、前記出力端子
とグランド端子との間にソースとドレインが接続された
第１のＮ型電界効果トランジスタと、前記第１のＰ型電
界効果トランジスタのゲートと前記電源端子との間にソ
ースとドレインが接続され入力端子にゲートが接続され
た第２のＰ型電界効果トランジスタと、前記第１のＰ型
電界効果トランジスタのゲートとグランド端子との間に
ソースとドレインが接続されゲートが前記入力端子に接
続された第２のＮ型電界効果トランジスタと、前記第１
のＮ型電界効果トランジスタのゲートと前記電源端子と
の間にソースとドレインが接続されゲートが前記入力端
子に接続された第３のＰ型電界効果トランジスタと、前
記第１のＮ型電界効果トランジスタのゲートと前記グラ
ンド端子との間にソースとドレインが接続され前記入力
端子にゲートが接続された第３のＮ型電界効果トランジ
スタとを含み、前記第２のＮ型電界効果トランジスタの
チャネル抵抗が前記第２のＰ型電界効果トランジスタの
チャネル抵抗より大きく、前記第３のＰ型電界効果トラ
ンジスタのチャネル抵抗が前記第３のＮ型電界効果トラ
ンジスタのチャネル抵抗より大きくなっている。
【０００７】
【作用】本発明の出力バッファ回路は、プルアップ側出
力ＭＯＳトランジスタのゲートに緩やかに立下る信号を
印加し、プルダウン側出力ＭＯＳトランジスタのゲート
に緩やかに立上る信号を印加するように構成したので、
出力信号の変化を緩やかにでき、電源ラインやグランド
ラインの電位変動を小さくできる。
力ＭＯＳトランジスタのゲートに緩やかに立下る信号を
印加し、プルダウン側出力ＭＯＳトランジスタのゲート
に緩やかに立上る信号を印加するように構成したので、
出力信号の変化を緩やかにでき、電源ラインやグランド
ラインの電位変動を小さくできる。
【０００８】
【実施例】次に、本発明の実施例について図１および図
２を参照して説明する。図１は、本発明の出力バッファ
回路の第１の実施例を示す回路図である。図２は、図１
に示した第１の実施例の動作を説明するための動作波形
図である。
２を参照して説明する。図１は、本発明の出力バッファ
回路の第１の実施例を示す回路図である。図２は、図１
に示した第１の実施例の動作を説明するための動作波形
図である。
【０００９】図１に示すように、本実施例の出力バッフ
ァ回路は、電源端子と出力端子１０との間にソースとド
レインが接続された第１のＰ型ＭＯＳトランジスタＴＰ
１と、出力端子１０とグランド端子との間にソースとド
レインが接続された第１のＮ型ＭＯＳトランジスタＴＮ
１と、電源端子と第１のＰ型ＭＯＳトランジスタＴＰ１
のゲートとの間にソースとドレインが接続され入力端子
１１にゲートが接続された第２のＰ型ＭＯＳトランジス
タＴＰ２と、第１のＰ型ＭＯＳトランジスタＴＰ１のゲ
ートとグランド端子との間にソースとドレインが直列に
接続された第２のＮ型ＭＯＳトランジスタＴＮ２および
第３のＮ型ＭＯＳトランジスタＴＮ３と、電源端子と第
１のＮ型ＭＯＳトランジスタＴＮ１のゲートとの間にソ
ースとドレインが直列に接続された第３のＰ型ＭＯＳト
ランジスタＴＰ３および第４のＰ型ＭＯＳトランジスタ
ＴＰ４と、第１のＮ型ＭＯＳトランジスタＴＮ１のゲー
トとグランド端子との間にソースとドレインが接続され
入力端子１１にゲートが接続された第４のＮ型ＭＯＳト
ランジスタＴＮ４とを含み、第３のＮ型ＭＯＳトランジ
スタＴＮ３のゲートが電源端子に接続され、第３のＰ型
ＭＯＳトランジスタＴＰ３のゲートがグランド端子に接
続された構成となっている。
ァ回路は、電源端子と出力端子１０との間にソースとド
レインが接続された第１のＰ型ＭＯＳトランジスタＴＰ
１と、出力端子１０とグランド端子との間にソースとド
レインが接続された第１のＮ型ＭＯＳトランジスタＴＮ
１と、電源端子と第１のＰ型ＭＯＳトランジスタＴＰ１
のゲートとの間にソースとドレインが接続され入力端子
１１にゲートが接続された第２のＰ型ＭＯＳトランジス
タＴＰ２と、第１のＰ型ＭＯＳトランジスタＴＰ１のゲ
ートとグランド端子との間にソースとドレインが直列に
接続された第２のＮ型ＭＯＳトランジスタＴＮ２および
第３のＮ型ＭＯＳトランジスタＴＮ３と、電源端子と第
１のＮ型ＭＯＳトランジスタＴＮ１のゲートとの間にソ
ースとドレインが直列に接続された第３のＰ型ＭＯＳト
ランジスタＴＰ３および第４のＰ型ＭＯＳトランジスタ
ＴＰ４と、第１のＮ型ＭＯＳトランジスタＴＮ１のゲー
トとグランド端子との間にソースとドレインが接続され
入力端子１１にゲートが接続された第４のＮ型ＭＯＳト
ランジスタＴＮ４とを含み、第３のＮ型ＭＯＳトランジ
スタＴＮ３のゲートが電源端子に接続され、第３のＰ型
ＭＯＳトランジスタＴＰ３のゲートがグランド端子に接
続された構成となっている。
【００１０】次に、本実施例の動作について図２を併用
して説明する。
して説明する。
【００１１】図１に示すように、本実施例による出力バ
ッファ回路は、入力端子１１に図２の信号ＶＩＮを入力
すると、出力端子１０に立上りと立下りが緩やかに変化
する信号ＶＯＵＴ を発生する。第３のＮ型ＭＯＳトラ
ンジスタＴＮ３は、ゲートに電源電圧ＶＣＣが印加され
、常時導通状態にあるので、抵抗として働く。第３のＰ
型ＭＯＳトランジスタＴＰ３は、ゲートがグランドに接
続され常時導通しているので、同様に抵抗として働く。 このため、第２のＰ型ＭＯＳトランジスタＴＰ２の導通
抵抗は、第２のＮ型ＭＯＳトランジスタＴＮ２と第３の
Ｎ型ＭＯＳトランジスタＴＮ３の導通抵抗の和よりも小
さくなる。同様に、第４のＮ型ＭＯＳトランジスタＴＮ
４の導通抵抗は、第３のＰ型ＭＯＳトランジスタＴＰ３
と第４のＰ型ＭＯＳトランジスタＴＰ４の導通抵抗の和
よりも小さくなる。従って、第２のＰ型ＭＯＳトランジ
スタＴＰ２、第２のＮ型ＭＯＳトランジスタＴＮ２およ
び第３のＮ型ＭＯＳトランジスタＴＮ３からなるインバ
ータは、急峻な立上りと立下りを有する図２の信号ＶＩ
Ｎが入力端子１１に印加されても、その出力信号ＶＰ
は図２に示すように立下りのみ緩やかになる。
ッファ回路は、入力端子１１に図２の信号ＶＩＮを入力
すると、出力端子１０に立上りと立下りが緩やかに変化
する信号ＶＯＵＴ を発生する。第３のＮ型ＭＯＳトラ
ンジスタＴＮ３は、ゲートに電源電圧ＶＣＣが印加され
、常時導通状態にあるので、抵抗として働く。第３のＰ
型ＭＯＳトランジスタＴＰ３は、ゲートがグランドに接
続され常時導通しているので、同様に抵抗として働く。 このため、第２のＰ型ＭＯＳトランジスタＴＰ２の導通
抵抗は、第２のＮ型ＭＯＳトランジスタＴＮ２と第３の
Ｎ型ＭＯＳトランジスタＴＮ３の導通抵抗の和よりも小
さくなる。同様に、第４のＮ型ＭＯＳトランジスタＴＮ
４の導通抵抗は、第３のＰ型ＭＯＳトランジスタＴＰ３
と第４のＰ型ＭＯＳトランジスタＴＰ４の導通抵抗の和
よりも小さくなる。従って、第２のＰ型ＭＯＳトランジ
スタＴＰ２、第２のＮ型ＭＯＳトランジスタＴＮ２およ
び第３のＮ型ＭＯＳトランジスタＴＮ３からなるインバ
ータは、急峻な立上りと立下りを有する図２の信号ＶＩ
Ｎが入力端子１１に印加されても、その出力信号ＶＰ
は図２に示すように立下りのみ緩やかになる。
【００１２】一方、第３のＰ型ＭＯＳトランジスタＴＰ
３、第４のＰ型ＭＯＳトランジスタＴＰ４および第４の
Ｎ型ＭＯＳトランジスタＴＮ４からなるインバータは、
信号ＶＩＮの入力に対して、立上りが緩やかになった信
号ＶＮ を発生する。
３、第４のＰ型ＭＯＳトランジスタＴＰ４および第４の
Ｎ型ＭＯＳトランジスタＴＮ４からなるインバータは、
信号ＶＩＮの入力に対して、立上りが緩やかになった信
号ＶＮ を発生する。
【００１３】従って、信号ＶＩＮの入力により、第１の
Ｐ型ＭＯＳトランジスタＴＰ１のゲートには、立下りが
緩やかで立上りが急峻な信号ＶＰ が印加され、第１の
Ｎ型ＭＯＳトランジスタＴＮ１のゲートには、立下りが
急峻で立上りが緩やかな信号ＶＮ が印加される。この
ため、出力端子１０には立上りと立下り共に緩やかな信
号ＶＯＵＴ を発生する。
Ｐ型ＭＯＳトランジスタＴＰ１のゲートには、立下りが
緩やかで立上りが急峻な信号ＶＰ が印加され、第１の
Ｎ型ＭＯＳトランジスタＴＮ１のゲートには、立下りが
急峻で立上りが緩やかな信号ＶＮ が印加される。この
ため、出力端子１０には立上りと立下り共に緩やかな信
号ＶＯＵＴ を発生する。
【００１４】出力端子１０には大容量負荷Ｃ（図示せず
）が接続される。電源端子から第１のＰ型ＭＯＳトラン
ジスタＴＰ１を介して負荷Ｃに供給される電流および負
荷Ｃから第１のＮ型ＭＯＳトランジスタＴＮ１を介して
グランドに流れる電流の振幅は、信号ＶＯＵＴ の立上
り時間と立下り時間に反比例する。従って、図４に示し
た従来の出力バッファ回路に比べ、電源電流やグランド
電流は著しく減少し、電源電圧やグランド電位の変動も
著しく減少する。また、第１のＰ型ＭＯＳトランジスタ
ＴＰ１と第１のＮ型ＭＯＳトランジスタＴＮＩは一方の
み緩やかに導通状態になるので、電源端子から両トラン
ジスタＴＰ１，ＴＮＩを介してグランド端子へ流れる貫
通電流は極めて小さくなる。なお、第３のＮ型ＭＯＳト
ランジスタＴＮ３と第３のＰ型ＭＯＳトランジスタＴＰ
３の各々のゲートに、電源電圧ＶＣＣとグランド電位を
それぞれ印加したが、電源電圧より低い電圧とグランド
電位より高い電圧を印加することも可能である。
）が接続される。電源端子から第１のＰ型ＭＯＳトラン
ジスタＴＰ１を介して負荷Ｃに供給される電流および負
荷Ｃから第１のＮ型ＭＯＳトランジスタＴＮ１を介して
グランドに流れる電流の振幅は、信号ＶＯＵＴ の立上
り時間と立下り時間に反比例する。従って、図４に示し
た従来の出力バッファ回路に比べ、電源電流やグランド
電流は著しく減少し、電源電圧やグランド電位の変動も
著しく減少する。また、第１のＰ型ＭＯＳトランジスタ
ＴＰ１と第１のＮ型ＭＯＳトランジスタＴＮＩは一方の
み緩やかに導通状態になるので、電源端子から両トラン
ジスタＴＰ１，ＴＮＩを介してグランド端子へ流れる貫
通電流は極めて小さくなる。なお、第３のＮ型ＭＯＳト
ランジスタＴＮ３と第３のＰ型ＭＯＳトランジスタＴＰ
３の各々のゲートに、電源電圧ＶＣＣとグランド電位を
それぞれ印加したが、電源電圧より低い電圧とグランド
電位より高い電圧を印加することも可能である。
【００１５】次に、本発明の第２の実施例について説明
する。図３は、本発明の出力バッファ回路の第２の実施
例を示す回路図である。図３に示すように、本実施例の
出力バッファ回路は、電源端子と出力端子１０との間に
ソースとドレインが接続された第１のＰ型ＭＯＳトラン
ジスタＴＰ１と、出力端子１０とグランド端子との間に
ソースとドレインが接続された第１のＮ型ＭＯＳトラン
ジスタＴＮ１と、第１のＰ型トランジスタＴＰ１のゲー
トと電源端子との間にソースとドレインが接続され入力
端子１１にゲートが接続された第２のＰ型ＭＯＳトラン
ジスタＴＰ２と、第１のＰ型ＭＯＳトランジスタＴＰ１
のゲートとグランド端子との間にソースとドレインが接
続されゲートを入力端子１１に接続された第２のＮ型Ｍ
ＯＳトランジスタＴＮ２と、第１のＮ型ＭＯＳトランジ
スタＴＮ１のゲートと電源端子との間にソースとドレイ
ンが接続されゲートが入力端子１１に接続された第３の
Ｐ型ＭＯＳトランジスタＴＰ３と、第１のＮ型ＭＯＳト
ランジスタＴＮ１のゲートとグランド端子との間にソー
スとドレインが接続され入力端子１１にゲートが接続さ
れた第３のＮ型ＭＯＳトランジスタＴＮ３とを含み、第
２のＮ型ＭＯＳトランジスタＴＮ２のチャネル抵抗が第
２のＰ型ＭＯＳトランジスタＴＰ２のチャネル抵抗より
大きく、第３のＰ型ＭＯＳトランジスタＴＰ３のチャネ
ル抵抗が第３のＮ型トランジスタＴＮ３のチャネル抵抗
より大きい構成となっている。
する。図３は、本発明の出力バッファ回路の第２の実施
例を示す回路図である。図３に示すように、本実施例の
出力バッファ回路は、電源端子と出力端子１０との間に
ソースとドレインが接続された第１のＰ型ＭＯＳトラン
ジスタＴＰ１と、出力端子１０とグランド端子との間に
ソースとドレインが接続された第１のＮ型ＭＯＳトラン
ジスタＴＮ１と、第１のＰ型トランジスタＴＰ１のゲー
トと電源端子との間にソースとドレインが接続され入力
端子１１にゲートが接続された第２のＰ型ＭＯＳトラン
ジスタＴＰ２と、第１のＰ型ＭＯＳトランジスタＴＰ１
のゲートとグランド端子との間にソースとドレインが接
続されゲートを入力端子１１に接続された第２のＮ型Ｍ
ＯＳトランジスタＴＮ２と、第１のＮ型ＭＯＳトランジ
スタＴＮ１のゲートと電源端子との間にソースとドレイ
ンが接続されゲートが入力端子１１に接続された第３の
Ｐ型ＭＯＳトランジスタＴＰ３と、第１のＮ型ＭＯＳト
ランジスタＴＮ１のゲートとグランド端子との間にソー
スとドレインが接続され入力端子１１にゲートが接続さ
れた第３のＮ型ＭＯＳトランジスタＴＮ３とを含み、第
２のＮ型ＭＯＳトランジスタＴＮ２のチャネル抵抗が第
２のＰ型ＭＯＳトランジスタＴＰ２のチャネル抵抗より
大きく、第３のＰ型ＭＯＳトランジスタＴＰ３のチャネ
ル抵抗が第３のＮ型トランジスタＴＮ３のチャネル抵抗
より大きい構成となっている。
【００１６】以下に、第２の実施例の動作について、図
２を併用して説明する。図３の出力バッファ回路は、図
１に示した出力バッファ回路と同様に動作し、急峻に変
化する信号ＶＩＮの入力に対して、緩やかに変化する信
号ＶＯＵＴ を発生する。但し、図１における第３のＮ
型ＭＯＳトランジスタＴＮ３と第３のＰ型ＭＯＳトラン
ジスタＴＰ３が削減され、第２のＮ型ＭＯＳトランジス
タＴＮ２のチャネル抵抗を第２のＰ型ＭＯＳトランジス
タＴＰ２のチャネル抵抗より充分大きくし、第３のＰ型
ＭＯＳトランジスタＴＰ３のチャネル抵抗を第３のＮ型
ＭＯＳトランジスタＴＮ３のチャネル抵抗より大きくし
ている点が、図１に示した出力バッファ回路と異なる。 ＭＯＳトランジスタのチャネル抵抗ＲＣ は、移動度を
μ，ゲート幅をＷ，ゲート長をＬとすると、（１）式で
表現される。
２を併用して説明する。図３の出力バッファ回路は、図
１に示した出力バッファ回路と同様に動作し、急峻に変
化する信号ＶＩＮの入力に対して、緩やかに変化する信
号ＶＯＵＴ を発生する。但し、図１における第３のＮ
型ＭＯＳトランジスタＴＮ３と第３のＰ型ＭＯＳトラン
ジスタＴＰ３が削減され、第２のＮ型ＭＯＳトランジス
タＴＮ２のチャネル抵抗を第２のＰ型ＭＯＳトランジス
タＴＰ２のチャネル抵抗より充分大きくし、第３のＰ型
ＭＯＳトランジスタＴＰ３のチャネル抵抗を第３のＮ型
ＭＯＳトランジスタＴＮ３のチャネル抵抗より大きくし
ている点が、図１に示した出力バッファ回路と異なる。 ＭＯＳトランジスタのチャネル抵抗ＲＣ は、移動度を
μ，ゲート幅をＷ，ゲート長をＬとすると、（１）式で
表現される。
【００１７】
【００１８】従って、上記チャネル抵抗の条件を満たす
ために、第２のＮ型ＭＯＳトランジスタＴＮ２のゲート
幅ＷＮ２とゲート長ＬＮ２を（２）式の範囲に選ぶ必要
がある。
ために、第２のＮ型ＭＯＳトランジスタＴＮ２のゲート
幅ＷＮ２とゲート長ＬＮ２を（２）式の範囲に選ぶ必要
がある。
【００１９】
（ＷＮ２／ＬＮ２） ＜ （μＰ２／μＮ２）
・（ＷＰ２／ＬＰ２） ……（２）ここ
で、μＮ２は第２のＮ型ＭＯＳトランジスタＴＮ２の移
動度、μＰ２，ＷＰ２，ＬＰ２はそれぞれ第２のＰ型Ｍ
ＯＳトランジスタＴＰ２の移動度、ゲート幅、ゲート長
である。
・（ＷＰ２／ＬＰ２） ……（２）ここ
で、μＮ２は第２のＮ型ＭＯＳトランジスタＴＮ２の移
動度、μＰ２，ＷＰ２，ＬＰ２はそれぞれ第２のＰ型Ｍ
ＯＳトランジスタＴＰ２の移動度、ゲート幅、ゲート長
である。
【００２０】また、同様に、第３のＰ型ＭＯＳトランジ
スタＴＰ３のチャネル抵抗を第３のＮ型ＭＯＳトランジ
スタＴＮ３のチャネル抵抗より大きくするために、第３
のＰ型ＭＯＳトランジスタＴＰ３のゲート幅ＷＰ３とゲ
ート長ＬＰ３を（３）式を満たすように設計する。
スタＴＰ３のチャネル抵抗を第３のＮ型ＭＯＳトランジ
スタＴＮ３のチャネル抵抗より大きくするために、第３
のＰ型ＭＯＳトランジスタＴＰ３のゲート幅ＷＰ３とゲ
ート長ＬＰ３を（３）式を満たすように設計する。
【００２１】
（ＷＰ３／ＬＰ３） ＜（μＮ３／μＰ３）・（
ＷＮ３／ＬＮ３） ……（２）（２）式
と（３）式とを満たすように、各々トランジスタのサイ
ズを選ぶことにより、急峻に変化する図２に示した信号
ＶＩＮの入力端子１１への入力に対して、第１のＰ型Ｍ
ＯＳトランジスタＴＰ１のゲートに立下りのみ緩やかな
信号ＶＰ が印加され、第１のＮ型ＭＯＳトランジスタ
ＴＮ１のゲートに立上りのみ緩やかな信号ＶＮ が印加
される。その結果、信号ＶＩＮの変化時においても、第
１のＰ型ＭＯＳトランジスタＴＰ１と第１のＮ型ＭＯＳ
トランジスタＴＮ１はいずれか一方のみが導通するため
、電源端子からグランド端子へ両トランジスタＴＰ１，
ＴＮ１を介して流れる貫通電流は極めて小さくなる。さ
らに出力端子１０に発生する信号ＶＯＵＴ の立上りと
立下りが緩やかになっているため、電源電流やグランド
電流は従来の出力バッファ回路に比べ著しく削減され、
電源電圧やグランド電位の変動も極めて減少している。
ＷＮ３／ＬＮ３） ……（２）（２）式
と（３）式とを満たすように、各々トランジスタのサイ
ズを選ぶことにより、急峻に変化する図２に示した信号
ＶＩＮの入力端子１１への入力に対して、第１のＰ型Ｍ
ＯＳトランジスタＴＰ１のゲートに立下りのみ緩やかな
信号ＶＰ が印加され、第１のＮ型ＭＯＳトランジスタ
ＴＮ１のゲートに立上りのみ緩やかな信号ＶＮ が印加
される。その結果、信号ＶＩＮの変化時においても、第
１のＰ型ＭＯＳトランジスタＴＰ１と第１のＮ型ＭＯＳ
トランジスタＴＮ１はいずれか一方のみが導通するため
、電源端子からグランド端子へ両トランジスタＴＰ１，
ＴＮ１を介して流れる貫通電流は極めて小さくなる。さ
らに出力端子１０に発生する信号ＶＯＵＴ の立上りと
立下りが緩やかになっているため、電源電流やグランド
電流は従来の出力バッファ回路に比べ著しく削減され、
電源電圧やグランド電位の変動も極めて減少している。
【００２２】
【発明の効果】以上説明したように、本発明は、出力信
号の変化を緩くする構成により、電源電流やグランド電
流を小さくでき、電源電圧やグランド電位の変動並びに
消費電力を削減できる効果を有する。
号の変化を緩くする構成により、電源電流やグランド電
流を小さくでき、電源電圧やグランド電位の変動並びに
消費電力を削減できる効果を有する。
【図１】本発明の第１の実施例の回路構成を示す回路図
である。
である。
【図２】図１に示す実施例の動作を説明するための動作
波形図である。
波形図である。
【図３】本発明の第２の実施例の回路構成を示す回路図
である。
である。
【図４】従来の出力バッファ回路の一例の回路構成を示
す回路図である。
す回路図である。
１ インバータ
１０ 出力端子
１１ 入力端子
Claims (2)
- 【請求項１】 電源端子と出力端子との間にソースと
ドレインが接続された第１のＰ型電界効果トランジスタ
と、前記出力端子とグランド端子との間にソースとドレ
インが接続された第１のＮ型電界効果トランジスタと、
前記電源端子と前記第１のＰ型電界効果トランジスタの
ゲートとの間にソースとドレインが接続され入力端子に
ゲートが接続された第２のＰ型電界効果トランジスタと
、前記第１のＰ型電界効果トランジスタのゲートと前記
グランド端子との間にソースとドレインが直列に接続さ
れた第２のＮ型電界効果トランジスタおよび第３のＮ型
電界効果トランジスタと、前記電源端子と前記第１のＮ
型電界効果トランジスタのゲートとの間にソースとドレ
インが直列に接続された第３のＰ型電界効果トランジス
タおよび第４のＰ型電界効果トランジスタと、前記第１
のＮ型電界効果トランジスタのゲートと前記グランド端
子との間にソースとドレインが接続され前記入力端子に
ゲートが接続された第４のＮ型電界効果トランジスタと
を含み、前記第３のＮ型電界効果トランジスタのゲート
が前記電源端子に接続され、前記第３のＰ型電界効果ト
ランジスタのゲートが前記グランド端子に接続されたこ
とを特徴とする出力バッファ回路。 - 【請求項２】 電源端子と出力端子との間にソースと
ドレインが接続された第１のＰ型電界効果トランジスタ
と、前記出力端子とグランド端子との間にソースとドレ
インが接続された第１のＮ型電界効果トランジスタと、
前記第１のＰ型電界効果トランジスタのゲートと前記電
源端子との間にソースとドレインが接続され入力端子に
ゲートが接続された第２のＰ型電界効果トランジスタと
、前記第１のＰ型電界効果トランジスタのゲートとグラ
ンド端子との間にソースとドレインが接続されゲートが
前記入力端子に接続された第２のＮ型電界効果トランジ
スタと、前記第１のＮ型電界効果トランジスタのゲート
と前記電源端子との間にソースとドレインが接続されゲ
ートが前記入力端子に接続された第３のＰ型電界効果ト
ランジスタと、前記第１のＮ型電界効果トランジスタの
ゲートと前記グランド端子との間にソースとドレインが
接続され前記入力端子にゲートが接続された第３のＮ型
電界効果トランジスタとを含み、前記第２のＮ型電界効
果トランジスタのチャネル抵抗が前記第２のＰ型電界効
果トランジスタのチャネル抵抗より大きく、前記第３の
Ｐ型電界効果トランジスタのチャネル抵抗が前記第３の
Ｎ型電界効果トランジスタのチャネル抵抗より大きいこ
とを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102276A JPH04332218A (ja) | 1991-05-08 | 1991-05-08 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102276A JPH04332218A (ja) | 1991-05-08 | 1991-05-08 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332218A true JPH04332218A (ja) | 1992-11-19 |
Family
ID=14323084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102276A Pending JPH04332218A (ja) | 1991-05-08 | 1991-05-08 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04332218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005083886A1 (ja) * | 2004-02-27 | 2005-09-09 | Rohm Co., Ltd | インバータ駆動回路、及びそれを備えたｃｍｏｓ出力回路並びにスイッチングレギュレータ |
-
1991
- 1991-05-08 JP JP3102276A patent/JPH04332218A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005083886A1 (ja) * | 2004-02-27 | 2005-09-09 | Rohm Co., Ltd | インバータ駆動回路、及びそれを備えたｃｍｏｓ出力回路並びにスイッチングレギュレータ |
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