JPS61267415A - 分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は分周回路に関し、特にその除数が整数部と分
数部とから成る分周回路に関する。

［従来の技術］ 学会誌（“ＥＳＳＣＩＲＣ′８２．５ｏｌｉｄ−８ｔａ
ｔｅ　　Ｃ１ｒｃｕｉｔ　　Ｑｏｎｆｅｒｅｎｃｅ”、
ブリュッセル、１９８２年９月２２日〜２４日、１４５
頁乃至１４８頁）には、レートマルチプライア形式に設
計された回路の構成が記載されている。この回路構成に
は第１のディジタル累算器が使用されており、この第１
のディジタル累算器は、クロック動作されるデータレジ
スタとｍビットの第１の加算器とから成っている。この
ｍビットの第１の加算器の第１の入力には除数の小数部
に対応したｍビットの第１のディジタルワードが供給さ
れ、第２の入力にはデータレジスタからの出力が供給さ
れる。また、このデータレジスタの入力は第１の加算器
の出力に接続されている。

良く知られているように、レートマルチプライアは、分
周されるべき信号のＰ個のパルスから高い均一性で分散
されたｑ個のパルスを除去する特性を有している。例え
ば、もし１００個の入力パルスから６６１１のパルスが
除去されるならば、　・３３個の出力パルスが生じるこ
とになる。このレートマルチプライアは、最初の３２個
のパルスをそれぞれ３人力パルスの間隔をおいて出力し
、次に４人力パルスの間隔をおいて１個のパルスを出力
する。

もし、通常のレートマルチプライアが、周波数および位
相が安定したクロック信号を発生させるために、位相同
期ループ内で使用されるならば、次のような問題が生じ
ることになる。３人力パルスの間隔をそれぞれおいて３
２個の出力パルスが出力される期間では、その回路が適
切な時定数を有しているならば、位相同期ループはその
位相誤りをゼロに調節できるが、入力パルス４個の間隔
をおく期間では、大きな位相誤り（ジッタ）が生じる。

［発明の解決すべき問題点］ この発明の目的は、分周されたパルスをレートマルチプ
ライアのように一様に除去するごとなく、位相同期ルー
プにさらに適切に適用されるように分散されたパルスを
除去する分周回路を提供することである。

［問題点を解決するための手段］ この発明によれば、この目的は、分周されるべき信号の
パルスから可能な限り規則的にパルスを除去するレート
マルチプライアの原理を改良して、分周された信号の低
周波成分を減少してその高周波成分を増加することによ
り達成される。

（発明の実施例） 信号ｆａを得るために、信号ｆｉは、整数部と小数部と
から成る除数により分周される。したがって、この除数
は３以上の有理数である必要があり、しかもこの発明の
目的により小数点表示のものとする。この除数は分周回
路に供給されるディジタルワード２に対応するものであ
り、このディジタルワード２はｍビットのディジタルワ
ードＭ−とｎビットのディジタルワードＮから成ってい
る。

ディジタルワードＭは除数の小数部に対応し、ディジタ
ルワードＮは除数の整数部に対応するものである。この
ため、Ｚ−Ｎ、Ｍと表わすことができる。

第１の加算器ａ１および第１のデータレジスタｒ１によ
って第１のディジタル累算器ａｋｌが形成されており、
このディジタル累算器ａｋ１の入力は加算器ａ１の第１
の入力と共通である。この入力には第１のディジタルワ
ードＭが供給され、このディジタルワードＭは、データ
レジスタｒ１のクロック信号となる分周された信号ｆａ
に同期して累算される。これは、加算器ａ１の出力がデ
ータレジスタｒ１の入力に接続されていることりより、
加算器ａ１の出力信号がパデータレジスタｒ１の入力に
送られ、そしてこの加算器ａ１の出力信号が各クロック
パルス毎に加算器ａ１の第２の入力に供給されるからで
ある。

第２のディジタルワードＮはｎビットの第２の加算器ａ
２め第１の入力に供給され、この第２の加算器ａ２の第
２の入力には第１の加算器ａ１のキャリー（桁上げ）出
力が接続されている。また第２の加算器ａ２の出力は、
（ｎ＋１）ビットの第３の加算器ａ３の第１の入力に接
続されている。

第１の累算器ａｋ１の次段には第２の累算器ａｋ２が接
続されており、この第２Ｑ累算器ａｋ２は、第４の加算
器ａ４と第２のデータレ多スタｒ２とから成っている。

この第２のデータレジスタｒ２は、第１のデータレジス
タｒ１と同様に、分周された信号ｆａをクロック信号と
して使用している。第４の加算器ａ４はｒビットの加算
器であって、このｒは次のような関係、すなわち１≦ｒ
≦ｍの関係に維持されている。この第４の加算器ａ４の
第１の入力には、第１の累算器ａｋ１からの出力信号の
上位ｒビットが供給される。この第４の加算器ａ４のキ
ャリー出力は、第３の加算器ａ３の第２の入力に接続さ
れ、また遅延素子Ｖを介して減算器ｓｂの減数入力にも
接続されている。遅延素子Ｖによる遅延は、分周された
信号ｆａの周期に等しい。減算器ｓｂの被減数入力は、
第３の加算器ａ３の出力に接続されている。

減算器ｓｂの出力は、プリセット可能なカウンタＶＺの
プリセット入力ｅｖに接続されている。

このカウンタＶＺのカウント人力ｅｚには分周されるべ
き信号ｆｉが供給さケれる。分周された信号ｆａはカウ
ンタ出力ａＺから出力されるものであって、このカウン
タ出力ａＺにおいては分周されるべき信号ｆｉのパルス
数がプリセット入力ｅ■に供給された値と等しくなった
後に１つのパルスが発生する。このカウンタ出力ａＺは
、リセット人力ｒｅおよびイネーブル人力ｅｕに接続さ
れている。このカウンタＶＺがアップカウンタである場
合には、カウンタ出力ａＺにパルスが発生する毎に、カ
ウンタＶＺはリセットされて、プリセット入力ｅ■に送
られたディジタルワードはカウンタＶＺに入力される。

このカウンタＶＺがダウンカウンタである場合には、カ
ウンタ出力ａＺはゼロ出力と等しくなるので、リセット
入力との接続、またはリセット入力そのものが不用とな
る。

第２の累算器ａｋ２、加算器ａ２　、　ａ３　、減算器
ｓｂおよびプリセット可能なカウンタＶＺを累算器ａｋ
ｌに付加することによって、分周回路は、レートマルチ
プライアの特性とは異なった所望のパルス除去形式を有
するようになる。これらの付加的なサブ回路を伴うこと
により、ノイズカラーリングされたレートマルチプライ
アが得られる。

この周波数特性のカラーリングはピンクノイズとは逆の
特性のものである。これは、ホワイトノイズから低周波
ノイズ信号の振幅が減少され、その代わりに高周波ノイ
ズ信号の振幅が増加されることを意味している。この発
明のよる分周回路が位相同期ループ内で使用されるなら
ば、この位相同期ループは安定した高周波の低変動（ロ
ージッタ）信号を出力して非常に高い周波数を正確に設
定する。これは、分周された出力信号ｆａの低周波成分
が大幅に減少されるからである。

この発明は、ディジタルサブ回路のみを使用するので、
特に絶縁ゲート型電界効果トランジスタ技術（ＭＯ８技
術）での集積化を適用することができ、モノリシック集
積回路として実現することが容易である。

図において、相互接続線の斜線の数字はこれらの接続線
が有するディジタル信号のビット数を示すものであり、
また並列処理が実行される場合にはバスに対応する伝導
線の数を示すものである。

【図面の簡単な説明】

図はこの発明の一実施例に係る分周回路を示すブロック
図である。 ａ１〜ａ４・・・加算器、■・・・遅延素子、ｓｂ・・
・減算器、ＶＺ・・・カウンタ、ｒｌ　、ｒ２・・・デ
ータレジスタ、ａｋｌ　、ａｋ２・・・累算器。

Claims (7)

【特許請求の範囲】
1. （１）レートマルチプライア形式に設計され、除数が整
   数部と小数部とから成る分周回路において、クロック動
   作されるデータレジスタと、ｍビットの第１の加算器と
   、総和出力とを備え、上記第１の加算器は、除数の小数
   部に対応したｍビットの第１のディジタルワードが供給
   される第１の入力と上記データレジスタの出力が供給さ
   れる第２の入力とを有し、上記データレジスタの入力は
   上記第１の加算器の出力に接続されている第１のディジ
   タル累算器と、 上記除数の整数部に対応したｎビットの第２のディジタ
   ルワードが供給される第１の入力、および上記第１の加
   算器のキャリー出力に接続されている第２の入力を有し
   ているｎビットの第２の加算器と、 上記第２の加算器の出力に接続された第１の入力、第２
   の入力および出力を有しているｎ＋１ビットの第３の加
   算器と、 上記第３の加算器の出力に接続された被減数入力を備え
   、さらに減数入力および出力を有する減算器と、 上記減算器の出力に接続されたプリセット入力と、分周
   すべき信号を受信するカウント入力と、カウンタ出力と
   を有し、カウント入力に入力されたパルスの数が上記プ
   リセット入力に供給された値に等しくなった後に上記カ
   ウンタ出力から１つのパルスを出力し、このカウンタ出
   力は分周された信号であり上記データレジスタのクロッ
   ク信号として使用されるプリセット可能なカウンタと、
   上記第１の累算器の総和出力の上位ｒビットを受信する
   入力と、上記第３の加算器の第２の入力および上記減算
   器の減数入力に接続されたキャリー出力とを有し、１≦
   ｒ≦ｍの関係を有しているｒビットの第２の累算器と、 上記第２の累算器のキャリー出力と上記減算器の減数入
   力との間に接続され、上記分周された信号の周期に等し
   い遅延を発生する遅延手段とを具備することを特徴とす
   る分周回路。
2. （２）上記第２の累算器は、クロック動作される第２の
   データレジスタと、ｒビットの第４の加算器とを具備し
   、この第４の加算器は、上記第１の加算器の上記総和出
   力の上位ｒビットに接続された第１の入力と、上記第２
   のデータレジスタの出力に接続された第２の入力と、上
   記第２のデータレジスタの入力に接続された総和出力と
   、上記第２の累算器のキャリー出力として設けられたキ
   ャリー出力とを有する特許請求の範囲第１項記載の分周
   回路。
3. （３）上記分周された信号は、上記第１および第２のデ
   ータレジスタのクロック信号として使用される特許請求
   の範囲第２項記載の分周回路。
4. （４）除数の小数部に対応したｍビットの第１のディジ
   タルワードを受信する第１の入力と、第１の総和出力と
   、第１のキャリー出力とを有する第１のディジタル累算
   器と、 上記第１の総和出力に接続されこの第１の 総和出力の上位ｒビットを受信する第１の入力と、第２
   の総和出力と、第２のキャリー出力とを有する第２のデ
   ィジタル累算器と、 上記除数の整数部に対応したｎビットの第 ２のディジタルワードを受信する第１の入力と、上記第
   １のキャリー出力に接続された第２の入力とを有するｎ
   ビットの第２の加算器と、 上記第２の加算器の出力を受信する第１の 入力と、上記第２のキャリー出力を受信する第２の入力
   とを有するｎ＋１ビットの第３の加算器と、遅延手段と
   、 上記第３の加算器の出力に接続された被減 数入力と、上記遅延手段を介して上記第２のキャリー出
   力に接続された減数入力とを有する減算器と、 上記減算器の出力に接続されたプリセット 入力と、分周されるべき信号を受信するカウント入力と
   、分周された信号となる信号を出力するカウンタ出力と
   を有するプリセット可能なカウンタとを具備することを
   特徴とする位相周期ループ用の調節可能な分周回路。
5. （５）上記第１の累算器は第１の加算器と第１のレジス
   タとを備え、上記第１のレジスタは、上記第１の加算器
   の出力に接続された入力と、上記第１の加算器の一方の
   入力に接続された出力とを有し、 上記第２の累算器は、第２の加算器と第２ のレジスタとを具備し、上記第２のレジスタは、上記第
   ２の加算器の出力に入力が接続され、上記第２の加算器
   の一方の入力に出力が接続されている特許請求の範囲第
   ４項記載の調節可能な分周回路。
6. （６）上記カウンタはアップカウンタであって、このカ
   ウンタ出力からパルスが発生される毎にこのカウンタが
   リセットされて上記プリセット入力に送られたディジタ
   ルワードがこのカウンタに入力されるように、上記カウ
   ンタ出力に接続されたリセットおよびイネーブル入力を
   具備している特許請求の範囲第４項記載の調節可能な分
   周回路。
7. （７）上記分周された信号は上記第１および第２のレジ
   スタのクロック信号として動作する特許請求の範囲第５
   項記載の調節可能な分周回路。