JPH0247913A - 信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、あらかじめ定められたＮ個の単位区間の内の
任意のＭ個の単位区間がハイレベル（論理″１”）で、
他の（Ｎ−Ｍ）個の単位区間がローレベＡ／（論理“０
”）となる信号を出力する信号発生器に関するものであ
る。

従来の技術 近年、ディジタル信号を処理する機器が多方面にわたっ
て利用されてきておシ、これに伴ってディジタル信号を
処理するための制御信号を発生する信号発生器が利用さ
れるようになってきた。その内、例えば、複写機やスキ
ャナーなどの機器で画像の縮少を行う時に、読み取った
画像データを間引く制御信号として、あらかじめ定めら
れたＮ個の単位区間の内の任意のＭ個の単位区間がハイ
レベル（論理“１″）で、他の（Ｎ−Ｍ）個の単位区間
がローレベル（論理“０”）となる信号を出力する信号
発生器が利用されている。第４図は従来の信号発生器の
回路図であう、１はレジスタ、２は基準信号ＣＬＫ１を
所定の値Ｎまで繰シ返し計数するカウンター、３は前記
レジスタ１とカウンター２の出力を論理演算する論理回
路である。

以上のように構成された信号発生器について、以下その
動作を説明する。まず、レジスタ１に設定値Ｍが書き込
まれているとする。このとき設定値Ｍはレジスタ１の出
力Ｒ０〜Ｒ３によって２進数で表わされる（レジスタ１
が４ビツトの場合Ｍは０から１６までである。）。次に
、カウンター２に基準信号ＣＬＫ１が入力されると、カ
ウンター２は０から１６までを繰返し計数し、Ｃ０〜Ｃ
３によって２進数表示の出力を順次繰り返す。次に、レ
ジスタ１の出力Ｒ０〜Ｒ３と、カウンター２の出力００
〜Ｃ３は論理回路３に入力され論理演算を行う。

この論理演算を論理式を用いて表わすと次のようになる
。

＝Ｒｏ！ｓ＋Ｒ１に２　＋Ｒ２！　１＋Ｒ３！。

（ｘ３＝ＣＯＣ１Ｃ２Ｃ３，！２＝ＣＯＣ１Ｃ２゜ｘ１
＝ＣｏＣ１・８ｏ＝ｃｏ　） ここで、ｘ０〜ｘ３が論理“１”になるのはカウンター
２の出力によってだけ決ｔｂ、！３は前記カウンター２
の計数値が７のとき、！２は前記カウンター２の計数値
が３，１１のとき、ｘｌは前記カウンター２の計数値が
、５，９．１３のとき、Ｉｏは前記カウンター２の計数
値が０．２，４゜６．８，１０，１２．１４のときであ
る。このＩ−ｘ　をレジスタ１のＲ０〜Ｒ３の値によっ
て選択し論理和をとることによって、カウンター２の計
数値が一巡する期間中に、レジスタ１で設定した値Ｍの
区間がハイレベ／Ｌ／（論理″１”）になる信号ｙを出
力する。このタイミングチャートを第６図に示す。上か
ら順に、カウンター２の計数値、カウンター２の出力信
号Ｃ０，Ｃ１，Ｃ２，Ｃ３，論理回路３内部の信号”３
”２”１１”ｏＩ出力信号ｙ（ただし、レジスタ１の設
定値が０から１５までについて順に示しである）、基準
信号ＣＬＫ１゜の各波形を示している。

発明が解決しようとする課題 しかしながら上記の構成では、カウンターの出力とレジ
スタの出力を論理演算するだけなので、設定値Ｍの値に
よっては、例えば、Ｍが５．６゜あるいは１ｏの場合の
ように、出力信号のハイレベ／Ｌ／（論理“１”）また
はローレペ／Ｌ／（論理”ｏ”）の区間が集中するとい
った不均一な信号を発生するという問題点を有していた
。

本発明は上記従来の問題点を解決するもので、あらかじ
め定められたＮ個の単位区間の内の任意のＭ個の単位区
間がハイレペ）ｖ（論理″１″）で、他の（Ｎ−Ｍ）個
の単位区間がローレベ／Ｌ／　（論理″０”）となる信
号を発生させるとともに、その信号の不均一な部分を減
少させることのできる信号発生器を提供することを目的
とする。

課題を解決するための手段 この目的を達成するために本発明の信号発生器は、あら
かじめ定められたＮ個の単位区間の内の任意のＭ個の単
位区間がハイレベル（論理″１”）である信号を、単位
区間の整数倍だけ遅延させ、遅延時間の異なるＰチャン
ネルの信号を作成する遅延手段と、そのＰチャンネルの
遅延信号をそれぞれ加算する第１の加算手段と、その第
１の加算手段の出力とレジスタの出力とを加算する第２
の加算手段と、その第２の加算手段の出力がＰ未満の時
はそのままの値を、２以上の時はＰを減算した値をそれ
ぞれ前記レジスタに入力する手段と、前記第２の加算手
段の出力が２以上の時、単位区間内だけハイレベル（論
理″１”）を出力する手段から構成されている。

作　　用 この構成によって、時間軸上に異なっている単位区間の
間で演算することができ、出力信号のハイレベ）Ｖ　（
論理″１”）またはローレベル（論理″０”）の区間が
集中するといった不均一な信号の発生を減少させること
ができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は、本発明の一実施例における信号発生器のブロ
ック図を示すものである。第１図において、１はレジス
タ、２は基準信号ＣＬＫ１を所定の値Ｎまで繰シ返し計
数するカウンター、３は前記レジスタ１とカウンター２
の出力を論理演算する論理回路、４は前記論理回路３の
出力信号を基準信号ＣＬＫ１によって遅延させるシフト
レジスタ、６は前記シフトレジスタ４から、互いに単位
区間の整数倍だけ遅延時間が異なるＰチャンネルの遅延
信号を入力し、前記Ｐチャンネルの遅延信号をそれぞれ
１ビツトの数値データとして総和演算を行う加算器、７
はレジスタ、６は前記加算器６とレジスタ７の出力を加
算演算する加算器、８は前記加算器６の出力信号を入力
し、その入力した信号の値によって出力信号２と、前記
レジスタ７に入力する値を決定するレジスタである。な
お、１のレジスタ、２のカウンター、３の論理回路は従
来例の構成と同じものである。

以上のように構成された本実施例の信号発生器について
、以下その動作を説明する。

第２図は本発明に用いる４のシフトレジスタ。

６の加算器、６の加算器、７のレジスタ、８のレジスタ
の一実施例を示す回路図である。

まず、レジスタ１に設定値Ｍが書き込まれていると仮定
する。次に、カウンター２に基準信号ＣＬＫ１が入力さ
れると、カウンター２は基準信号ＣＬＫ１のパルスを順
次計数する。次に、レジスタ１とカウンター２の出力は
論理回路３に入力され、論理演算を行った後、信号ｙを
出力する。

次に、信号ｙはシストレジスタ４に入力され、前記基準
信号ＣＬＫ１によって順次遅延される。第２図の回路図
に示すように、６個のＤ型フリップフロップ（以下ＦＦ
と略す）を直列に配置してシフトレジスタ４を構成し、
入力側から１番目、６番目、６番目ＯＦＦの出力信号を
７１　＊　７５　ｍ　１６　ｍとすると、これらの信号
はそれぞれ、前記基準信号ＣＬＫ１の１周期を１単位区
間として、信号ｙを単位区間の整数倍、すなわち１単位
区間、６単位区間、６単位区間遅延した信号となる。次
に、それぞれ前記単位区間の整数倍だけ遅延時間が異な
る４チヤンネルの信号、Ｖ　＃　７１　＃　”１６　＊
　７６は、加算器６に入力され、各々″０′または１″
の数値データとして総和演算が行われる。よって加算器
６の総和演算決果は０，、２，３．４の内のいずれかの
値となり、信号Ｓ０．Ｓ４．Ｓ２の３ビツトによって出
力される。次に、加算器６の出力信号Ｓ０．Ｓｌ、Ｓ２
は、後述するレジスタ７の出力信号Ｒ０，Ｒ１と共に加
算器６に入力される。このときレジスタ７の出力信号Ｒ
０，Ｒ１は、数値０゜、２．３を２ビツトで表わしてい
る信号であり、加算器６はこのＲｏ、Ｒ１と前記加算器
６の出力信号Ｓ０．Ｓｌ、Ｓ２の加算演算を行う。よっ
て、加算器６の演算結果は明らかに、０，１，２，３，
４゜５．６．７の内のいずれかの値となシ、信号Σ。。

Σ、Σ２の３ビツトによって出力される。次に、加算器
６の出力信号Σ。、Σ、Σ２は、前記基準信号ＣＬＫ１
を反転した信号であるＣＬＫ２の立上りのタイミングで
レジスタ８に入力される。レジスタ８は３個ＯＦＦで前
記加算器６の出力信号Σ。。

Σ、Σ２を一時記憶し出力する。この出力信号は入力信
号の下位２ビット信号であるΣ。、Σ、を記憶した信号
ｚＯＩｚ１と、入力信号の最上位ビット信号を記憶した
信号２の２系統に分かれる。信号ｚＯ１ｚ１は、加算器
６の演算結果が４未満のとき（加算器６に入力される互
いに異なる遅延時間を持つチャンネル数未満のとき）は
、そのままの値を、４以上のときは、４を減算した値を
それぞれ記憶している。そこでこの信号”Ｏ’”１は、
前記レジスタ７に入力され、前記基準信号ＣＬＫ１の立
上りのタイミングでレジスタ７に記憶される。

また、前記出力信号２は、前記加算器６の演算結果が４
以上のときだけ１”を記憶しているので、出力信号とし
てハイレベル（論理”１”）を出力する。

第３図は、上記動作のタイミングチャートである。ただ
し、レジスタ１の設定値Ｍは６で、シフトレジスタ４、
レジスタ７、レジスタ８ＯＦＦの初期出力値は０”であ
ると仮定しである。上から、カウンター２の計数値、信
号ｙ、シフトレジスタ４の出力信号７１＋７５，７６−
加算器６の出力信号Ｓ２．Ｓｌ、Ｓｏ及びその値、レジ
スタ７の出力信号Ｒ１，Ｒｏ及びその値、加算器６の出
力信号Σ２．Σ、Σ。及びその値、基準信号ＣＬＫ、レ
ジスタ８の出力信号でレジスタ７の入力信号であるｚｌ
ｌ”Ｏｌ　出力信号２を示しである。

以上のように本実施例によれば、Ｎ個（１６個）の単位
区間の内のＭ個（６個）の単位区間がハイレベ〜（論理
“１”）である信号ｙを、シフトレジスタ４によって遅
延させ、単位区間の整数倍だけ遅延時間が異なるＰチャ
ンネル（４チヤンネル）の遅延信号７＝７１＋７５−７
６　を、それぞれ加算器５によって総和演算し、その加
算器５の出力とレジスタ７の出力を加算器６によって加
算演算し、加算器６の出力信号の最上位１ビツトを除い
た下位２ビツトをレジスタ８によって一時記憶し、前記
レジスタ７の次の単位区間で出力するための値の入力値
として帰還させ、加算器６の出力信号の最上位ビットは
レジスタ８によって一時記憶させ出力することによシ、
信号ｙのハイレベル（論理“１”）またはローレペ／Ｉ
／（論理’１０″）の区間が集中するといった不均一な
信号を簡単に不均一な部分を減少させた信号に変換する
ことができる。

さらに、遅延時間が異なる信号をＰ＝４チャンネルとす
ることによって、加算器６の出力値が２未満のときはそ
のままの値をＰ以上のときはＰを減算した値をそれぞれ
レジスタ７に入力するという演算部分の回路を、レジス
タ８の最上位ビットを切り捨てるというだけで簡単に実
現することが可能となる。

なお、本実施例ではＰ＝ａとし、遅延信号を１単位区間
、５単位区間、６単位区間遅延した信号としたが、Ｐは
２以上の整数であシ、遅延信号は互いに何単位区間異な
っていてもよい。信号ｙの不均一が著しい場合、Ｐの値
を大きくし遅延信号相互の間の単位区間を大きくするこ
とによって、いっそう均一な信号を得ることが可能とな
る。

発明の効果 以上のように本発明は、あらかじめ定められたＮ個の単
位区間の内の、Ｍ個の単位区間がハイレペ／Ｉ／（論理
″１”）である信号を、単位区間の整数倍だけ遅延させ
、遅延時間の異なるＰチャンネルの信号を作成する手段
と、そのＰチャンネルの遅延信号をそれぞれ加算する第
１の加算手段と、その第１の加算手段の出力とレジスタ
の出力とを加算する第２の加算手段と、その第２の加算
手段の出力が２未満のときはそのままの値を、Ｐ以上の
ときはＰを減算した値を、それぞれ前記レジスタに入力
する手段と、前記第２の加算手段の出力がＰ以上のとき
、単位区間内だけハイレベル（論理“１″）を出力する
手段を設けることによシ、出力信号の不均一な部分を減
少することができ、さらに、Ｐ＝２（ｎは自然数）と設
定することにより、第２の加算手段の出力値を、Ｐ以上
、２未満で判断する手段がレジスタだけで簡単に実現す
ることができ、また、単位区間を表わす基準信号を内部
制御信号として用いるだけで他に制御信号を必要としな
い、簡単な構成で優れた効果を得ることのできる信号発
生器を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における信号発生器のブロッ
ク図、第２図は本発明の一実施例における回路図、第３
図は第２図の回路の動作を説明するためのタイムチャー
ト、第４図は従来の信号発生器の回路図、第５図は第４
図の回路の動作を説明するためのタイムチャートである
。 １・・・・・・レジスタ、２・・・・・・カウンター、
３・・・・・・論理回路、４・・・・・・シフトレジス
タ、６・・・・・・加算器、６・・・・・・加算器、７
・・・用しジヌタ、８・・・・・・レジスタ、ＩＮＶ・
・・・・・インバータ、ＣＬＫｌ・・・・・・基準信号
、ＣＬＫ２・・・・・・制御信号、ｙ・・・・・・信号
、２・・・・・・出力信号。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名−に 第 図 第 図 レジスタ１の！２定？−Ｍ

Claims (1)

【特許請求の範囲】
1. あらかじめ定められたＮ個の単位区間の内の、Ｍ個の単
   位区間がハイレベル（論理“１”）となる第１の信号を
   発生する手段と、その第１の信号より、互いに前記単位
   区間の整数倍だけ遅延時間が異なるＰチャンネルの遅延
   信号を作成する遅延手段と、そのＰチャンネルの遅延信
   号をそれぞれ加算する第１の加算手段と、その第１の加
   算手段の出力とレジスタの出力とを加算する第２の加算
   手段と、その第２の加算手段の出力がＰ未満の時はその
   ままの値を、Ｐ以上の時はＰを減算した値をそれぞれ前
   記レジスタに入力する手段と、前記第２の加算手段の出
   力がＰ以上の時、単位区間内だけハイレベルを出力する
   手段よりなる信号発生器。