JPH02277319A - 可変長符号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 可変長符号化回路に関し、 遅延時間を短縮し、且つ、回路規模を小型化することを
目的とし、 所定のビット数間隔の位置に各々の先頭ビットが位置し
、各々符号長の異なる複数の有効データ゛の間をすき間
無く詰めて伝送するための可変長符号化回路において、
前記各々の有効データの符号長を加算して、処理済の有
効データの最後のビットに続く位置まで次の未処理の有
効データの開始位置をシフトするに要するソフト数Ｊを
求め、且つ、前記符号長の和が前記所定のビット間隔を
超える桁上がりを検出する符号長加算手段と、前記符号
長の和が前記所定のビット間隔を超える毎に、新たな前
記所定のビット数のデータを出力するタイミングを与え
る出力クロックを発生する出力クロック発生手段と、シ
ステムクロックの第１の位相に応じて出力内容を、新た
な前記所定のビット数のデータに更新する新データ入力
手段と、シフト回路と、前記シフト回路の出力を前記シ
ステムクロックの第２の位相でラッチする第１のレジス
タと、前記シフト回路の出力を前記システムクロックの
第１の位相でラッチする第２のレジスタと、前記出力ク
ロックに応じて前記第１のレジスタの出力内容を出力す
るデータ出力手段とを有してなり、前記シフト回路は前
記所定のビット数をｎとしてｎ個の２ｈ入力を有する１
ビットセレクタ手段からなり、前記シフト回路は、それ
ぞれ前記シフト数Ｊ１および桁上がり検出を示す信号を
制御信号として印加し、前記シフト回路の１番目（１≦
ｉ≦ｎ）の１ビットセレクタにおいては、入力端子の上
位側からｎ−ｉビットの各々には前記第２のレジスタの
出力の下位側からｎ＝１番目のビットが、そして、該入
力端子の続くｎビットの各々には前記新データ入力手段
の出力のｎビットが、それぞれ上位から順に並列に接続
し、該１番目の１ビットセレクタの出力は前記第１のレ
ジスタの上位から１番目の入力端子、および、前記第１
のレジスタの上位から１番目の入力端子に、それぞれ印
加され、前記１ビットセレクタの全てにおいて共通に、
前記桁上がり検出時の前記システムクロックの第２の位
相から次の第１の位相までの時間では下位側ｎビットの
うち１ビットが、そして、該桁上がり検出時の前記シス
テムクロックの第２の位相から次の第１の位相までの時
間以外の時間では上位側ｎビットのうち１ビットが選択
され、且つ、その時、前記シフト数ｊは、該上位側ある
いは下位側の各々ｎビットのうち、それぞれ下位からｊ
＋１番目の入力を選択するように構成する。

〔産業上の利用分野〕

本発明は、可変長符号化回路に関する。

一般に、可変長符号化を行なうシステムにおいては、一
定のビット数（例えば、１バイト）の長さの中に、それ
ぞれデータ長の異なる有効なデータのみが、すき間無く
詰め込まれて伝送される。

受信側においては、この詰め込まれて伝送された各々の
データの先頭が、該一定のビット数の間隔になるように
シフトし、開いたビットにはダミーを入れることにより
復号化を行なっている。

従来、このような可変長符号化を行なう可変長符号化回
路に対しても、送信側の他の構成に対すると同様に、遅
延時間の短縮化、および回路規模の小型化の要求がある
。

〔従来の技術、および発明が解決しようとする課題〕

第８図は、典型的な可変長符号化回路の構成例を示すも
のである。

第８図の可変長符号化回路は、所定のビット数（例えば
、１バイト）間隔の位置に各々の先頭ビットが位置し、
各々符号長の異なる複数の有効データの間をすき間無く
詰めて出力するように変換するものである。

第８図において、１．　５．　７．　９および１５はレ
ジスタ、６は加算回路、１０はＡＮＤ回路、１１は下位
シフタ、１２は上位シフタ、１３はＯＲ回路、そして、
１４はセレクタである。

レジスタ１には、可変長符号化される前の、それぞれ異
なる符号長の有効データを含む１バイト単位のデータが
、その符号長と共に、システムクロックＣＬＫの立ち上
がりのタイミングで入力され、これらのデータおよび符
号長はレジスタ１の出力側に現れる。ここで、上記有効
データは、上記各バイトの先頭ビットから上記符号長に
相当するビットまでに存在するものとする。

加算回路６およびレジスタ７は、前記各々のデータの符
号長を順次加算して、処理済の有効データの最後のビッ
トに続く位置まで次の未処理の有効データの開始位置を
シフトするに要するシフト数Ｊを求め、且つ、前記符号
長の和が前記所定のビット間隔を超える桁上がりを検出
する。

Ｄフリップ・フロップ回路９およびＡＮＤ回路１０は、
前記符号長の和が前記所定のビット間隔を超える毎に、
すなわち、桁上がりを検出する毎に、新たな前記所定の
ビット数の符号化されたデータを出力するタイミングを
与える出力クロックを発生してレジスタ５に供給する。

レジスタ１は、前記システムクロックＣＬＫの立ち上が
りのタイミング毎に、新たな前記所定のビット数（１バ
イト）のデータ、および、その符号長を入力、保持する
。

下位シフタ１１は、前記レジスタ７の出力である３ビッ
トのシフト数を制御信号として受け、前記レジスタｌの
出力の１バイト単位の可変長符号化前のデータを入力し
て、該シフト数だけ下位ヘシフトする。

他方、上位シック１２は、同じく前記レジスタ７の出力
である３ビットのシフト数を制御信号として受け、前記
レジスタ１の出力の１バイト単位の可変長符号化前のデ
ータを入力して、（８−シフト数）だけ上位ヘシフトす
る。

下位シフタの処理は、既に可変長符号化の処理済のデー
タ　（すなわち、すき間無く詰必られたデータ）の最後
のビットの次のビットの位置まで、次の未処理バイトの
先頭のビットを下位ヘシフトすることに対応する。

また、上位シフタ１２の処理は、上記未処理バイトのデ
ータの下位シフトによって、該未処理バイトに含まれて
いた有効データの全符号長が上記すき間無く詰釣られた
データの最後のビットの次のビットからそのバイトの最
後のビットまでの区間に収まり切らなかったときに、該
有効データの残りのビットが、次の符号化データのバイ
トの先頭からの位置に来るように、上記下位シフトによ
って前の符号化データのバイトの最後の部分に詰め込ま
れた（８−シフト数）ビット分、元の有効データを上位
ヘシフトするものである。

上記上位シック１２の出力は、セレクタ１４の一方の８
ビット入力（第８図ではＢで示される）として印加され
るが、該セレクタ１４には、前記加算回路６が出力する
桁上がり信号が制御信号として印加されており、上記の
未処理バイトに含まれていた有効データの全符号長が上
記すき間無く詰められたデータの最後のビットの次のビ
ットからそのバイトの最後のビットまでの区間に収まり
切らなかったときには、上記桁上がり信号がＨとなるこ
とにより、該セレクタ１４においては、上記上位シック
１２の出力が選択される。

上記セレクタ１４の出力は、前記システム第９図ＣＬＫ
の立ち上がりのタイミングで一旦、レジスタ１５にラッ
チされ、該レジスタ１５の出力はＯＲ回路１３の一方の
８ビット入力となる。該０２回路１３の他方の８ビット
入力としては前記下位シフタ１１の出力が印加される。

ここで、該０２回路１３は、上記各ビットに対応して設
けられた８個の２入力ＯＲ回路からなるものである。

上記ＯＲ回路１３の出力は、前記セレクタ１４の他方の
８ビット入力（第８図では八で示される）として印加さ
れる他、レジスタ５に印加される。

前記の未処理バイトに含まれていた有効データの全符号
長が前記すき間無く詰められたデータの最後のビットの
次のビットからそのバイトの最後のビットより前のビッ
トまでの区間に収まり切ったときには、上記桁上がり信
号はＬ（無効）となることにより、該セレクタ１４にお
いては、上記下位シフタ１１の出力が選択される。

このときのセレクタ１４の出力もまた、レジスタ１５に
ラッチされた後ＯＲ回路１３の前記一方の入力となる。

こうして、１バイト分のデータが詰め込まれるまでは、
上記ＯＲ回路１３、セレクタ１４、およびレジスタ１５
のループを回る毎に、次の未処理バイトに含まれていた
有効データが次々と該１バイトに詰め込まれる。

前述のように、ＯＲ回路１３の出力は、上記の処理の間
、常にレジスタ５に印加されており、前記法の未処理バ
イトに含まれていた有効データの全符号長が上記すき間
無く詰められたデータの最後のビットの次のビットから
そのバイトの最後のビットまでの区間に収まり切らなか
ったときには上記桁上がり信号がＨとなることにより、
次のシステムクロックＣＬＫの立ち上がるタイミングで
有効データがすき間無く詰められた１バイトが上記ＯＲ
回路１３の出力としてレジスタ５にラッチされる。

なお、上記有効データがすき間無く詰められた１バイト
が丁度最後の有効データの最後のビットで収まり切った
ときにも、上記の場合と同様に、上記桁上がり信号がＨ
となることにより、次のシステムクロックＣＬＫの立ち
上がるタイミングで有効データがすき間無く詰められた
１バイトが上記ＯＲ回路１３の出力としてレジスタ５に
ラッチされる。そして、このとき、上記最後の有効デー
タの最後のビットで収まり切ったことにより、上位シフ
タ１２の出力も、次の有効データの先頭ビットから始ま
る。また、このとき、レジスタ７の出力が０となるので
、該上位シフタ１２の出力はセレクタ１４を介してレジ
スタ１５にセットされ、上述の処理を続ける。

ここで、上記の下位シフタ１１および上位シフタ１２は
、それぞれ、第９図に示されるようなビットシフタを複
数用いて構成される。

第９図に示すビットシフタ（例えば、タイプ３５０）は
、７ビットの入力のうち連続する４ビットの入力を、そ
れぞれ２ビットの制御信号に応じて出力するものである
。

しかしながら、上記ビットシフタを用いた第８図の構成
のデータシフト回路５は、個々のビットシフタに個別の
制御信号を印加するための制御信号発生回路を要し、ま
た、データ信号が通過するゲートの段数が多い等により
、回路規模が大型化し、且つ、遅延時間が増大するとい
う問題があった。

本発明は上記の問題点に鑑み、なされたもので、データ
シフト回路における遅延時間を短縮し、且つ、データシ
フト回路の回路規模を小型化することにより、遅延時間
が短かく、且つ、回路規模の小さい可変長符号化回路を
提供することを目的とするものである。

〔課題を解決するための手段〕

第１図は、本発明により、前記第８図の可変長符号化回
路の構成のうち、下位シフタ１１、上位シフタ１２、Ｏ
Ｒ回路１３、セレクタ１４、およびレジスタ１５からな
る構成の代わりに提供されるシフタ回路２および第１お
よび第２のレジスタ４および３からなる構成を示すもの
である。ここで、第８図の構成におけるデータ幅の１バ
イトは、第１図においては一般にｎとしている。

第１において、２ｎ、２２ｎ　　・・・２ｎ、は、それ
ぞれ、２ｎ入力の１ビットレジスタ、４および３は、そ
れぞれ第１および第２のレジスタである。

ここで、シフト数ｊは、符号長加算手段６，７において
、所定のビット数ｎの間隔の位置に各々の先頭ビットが
位置し各々符号長の異なる複数の有効データの符号長を
加算することにより、処理済の有効データの最後のビッ
トに続く位置まで次の未処理の有効データの開始位置を
シフトするに要する数として求めたもので、また、符号
長加算手段６は、前記符号長の和が前記所定のビット間
隔を超える桁上がりを検出する。

また、第１図には図示しない（第３図参照）出力クロッ
ク発生手段９．１０は、前記符号長の和が前記所定のビ
ット間隔を超える毎に、新たな前記所定のビット数ｎの
データを出力するタイミングを与える出力クロックを発
生し、 新データ入力手段１は、システムクロックの第１の位相
に応じて出力内容を、新たな前記所定のビット数ｎのデ
ータに更新し、 データ出力手段５は、前記出力クロックに応じて前記第
１のレジスタ４の出力内容を出力する。

第１のレジスタ４は、前記シフト回路２の出力を前記シ
ステムクロックの第２の位相でラッチする。

第２のレジスタ３は、前記シフト回路２の出力を前記シ
ステムクロックの第１の位相でラッチする。

前記出力クロックに応じて前記第１のレジスタ４の出力
内容を出力するデータ出力手段５とを有してなり、 前記シフト回路２は前記所定のビット数をｎとしてｎ個
の２ｎ入力を有する１ビットセレクタ手段２０，２□、
・・・２ｏからなり、 前記シフト回路２は、それぞれ前記シフト数Ｊ１および
桁上がり検出を示す信号を制御信号として印加し、 前記シフト回路２の１番目（１≦ｉ≦ｎ）の１ビットセ
レクタ２ｎ、２２ｎ　　・・・２１．においては、入力
端子の上位側からｎ−１ビットの各々には前記第２のレ
ジスタ３の出力の下位側からｎ＝１番目のビットが、そ
して、該入力端子の続くｎビットの各々には前記新デー
タ入力手段１の出力のｎビットが、それぞれ上位から順
に並列に接続し、該１番目の１ビットセレクタ２ｎ、２
２ｎ　　・・・２ｈの出力は前記第１のレジスタ４の上
位から１番目の入力端子、および、前記第１のレジスタ
４の上位から１番目の入力端子に、それぞれ印加され、
前記１ビットセレクタの全て２ｎ、２２ｎ　　・・・２
ｎ、において共通に、前記桁上がり検出時の前記システ
ムクロックの第２の位相から次の第１の位相までの時間
では下位側ｎビットのうち１ビットが、そして、該桁上
がり検出時の前記システムクロックの第２の位相から次
の第１の位相までの時間以外の時間では上位側ｎビット
のうち１ビットが選択され、且つ、その時、前記シフト
数Ｊは、該上位側あるいは下位側の各々ｎビットのうち
、それぞれ下位からｊ＋１番目の入力を選択する。

〔作　用〕

第２Ａ図および第２Ｂ図は、前記第１図の構成の動作を
説明するために、第１図のシフト回路２の構成を２つに
分けて示したものである。

第２Ａ図に示されるｎ個のｎビット入力の１ビットレジ
スタ２１．、２１２ｎ・・・２１ｎの各々、および、第
２Ｂ図に示されるｎ個の１ビットレジスタ２２ｎ。

２２２、・・・２２ｎの各々は、それぞれ、第１図の２
ｎビット入力の１ビットセレクタ２□、２゜、・・・２
ｎ、の各々の機能を、上位ｎビット入力のセレクタと下
位ｎビット入力のセレクタとに分けて示すものである。

そして、第２Ａ図に示されるｎ個のｎビット入力の１ビ
ットレジスタ２１．、２１２ｎ・・・２１．は、第１の
シフト回路２１　（−点鎖線２１内）を構成し、第２Ｂ
図に示されるｎ個の１ビットレジスタ２２ｎ。

２２２、・・・２２ｎは、第２のシフト回路２２　（−
点鎖線２２内）を構成する。

上記第１のシフト回路２１は、前記・の従来の構成（第
８図）の下位シフタ１１およびＯＲ回路１３の機能に対
応し、上記第２のシフト回路２２は、前記の従来の構成
（第８図）の上位シフタ１２の機能に対応する。

第８図の構成のセレクタ１４に対応する機能、すなわち
、上記第１および第２のシフト回路２１および２２のう
ちの一方の選択は、第１図の２ｎビット入力のｌビット
セレクタ２ｎ．２゜、・・・２゜に印加される４ビット
の制御信号の最上位ビットの値により、該２ｎビット人
カの上位側ｎビットあるいは下位側ｎビットが選択され
ることにより実現される。

前記桁上がり検出時の前記システムクロックの第２の位
相から次の第１の位相までの時間では、上記第２のシフ
ト回路２２（２ｎビット人カの下位側ｎビット）の方が
選択される。そして、該桁上がり検出時の前記システム
クロックの第２の位相から次の第１の位相までの時間以
外の時間では、上記第１のシフト回路２１（２ｎビット
人カの上位側ｎビット）の方が選択される。

さらに、前記シフト数Ｊは、第１図の２ｎビット入力の
上位側あるいは下位側の各々ｎビットのうち、それぞれ
下位からｊ＋１番目の入力を選択する。すなわち、第２
Ａ図および第２Ｂ図の構成の各１ビットセレクタ２１１
．２１２ｎ・・・２１．、、２２ｎ．２２２・・・２２
ｎにおいて、それぞれ下位からｊ　＋　１　番目の入力
を選択する。

第１図の１ビットセレクタ２ｎ、２２ｎ・・・２ｏの２
ｎビット入力、あるいは、この２ｎビット入力を２つの
ｎビット入力の１ビットセレクタ２１．．２１２゜・−
２１，、、２２１，２２２１、・・２２ｎに分けて示し
た、第２Ａ図＄よび第２Ｂ図から分かるように、シフト
数Ｊに対して、上記ｊ＋１番目の入力を選択することに
より、第２Ａ図の第１のシフト回路２１は、前記第８図
の下位シフト回路１１およびＯＲ回路１３の機能を、そ
して、第２Ｂ図の第２のシフト回路２２は、第８図の上
位シフト回路１２の機能を実現する。

第１図の構成において、２ｎビット入力の１ビットセレ
クク２ｎ、２２ｎ　　・・・２ｎ、のそれぞれ下位側ｎ
ビットが選択されるのは、上記桁上がり検出時の前記シ
ステムクロックの第２の位相から次の第１の位相までの
時間のみであり、他方、第１のレジスタ４は、システム
クロックの第２の位相においてのみ、シフト回路２の出
力を取り込むので、第１のレジスタ４に、シフト回路２
の上記下位側ｎビット側からの出力が直接入力されるこ
とはない。

したがって、第２Ａ図および第２Ｂ図では、第２のシフ
ト回路２２の出力は第１のレジスタ４には接続されてい
ないように示されている。

上記桁上がり検出時の前記システムクロックの第２の位
相から次の第１の位相までの時間以外の時間のシフト回
路２の出力は、システムクロックの第２の位相で、第１
のレジスタ４に取り込まれ前記データ出力手段５に印加
されるが、該データ出力手段５が、この印加されたデー
タを取り込むのは、桁上がり検出時のシステムクロック
の第１の位相のタイミングのみである、すなわち、デー
タ出力手段５は、符号化されたデータが、すき間無く詰
必込まれた所定の数ビットの単位のデータのみを取り込
んで出力する。

上記所定の数ビットの単位に、符号化されたデータが、
すき間無く詰め込まれるまでは、該単位のデータは、１
回り毎に新たな有効データを詰め込みながら、第２Ａ図
のシフト回路２１→第２のレジスタ３→シフト回路２１
のループを回る。

第１図の構成では、新データ入力手段１とデータ出力手
段５との間で、データは、セレクタ１段と、上記新デー
タ入力手段１とデータ出力手段５と異なる位相（第２の
位相）でデータを取り込むレジスタ１段とを経るのみで
あり（上記新データ入力手段１とデータ出力手段５と異
なる位相（第２の位相）でデータを取り込むレジスタ４
においては実質的な遅延はない）、従来の第８図の構成
では、新データ入力手段１とデータ出力手段５との間で
、セレクタ１段（ビットシフタ１１または１２をセレク
タと見なす近似で）とＯＲ回路１３を経るのに比較して
、ＯＲ回路１３のゲート１段分の遅延時間が短縮される
。セレクタ内においては信号は通常少なくとも２段のゲ
ートを経るので、この間における遅延時間は約２／３に
なる。

また、シフト回路２内は、全て前記シフト数および桁上
がり信号のみで制御される１ビットセレクク２０，２゜
、・・・２ｎ、から構成されるので、制御のために特別
の回路構成を必要とすることもなく、回路規模が小型化
される。

〔実施例〕

第３図は、本発明の実施例の可変長符号化回路の構成例
を示すものである。

第３図において、１．　３．　４．　５．および７はレ
ジスタ、２はシフト回路、６は加算回路、８はＯＲ回路
、９はＤフリップ・フロップ回路、そして、１０はＡＮ
Ｄ回路である。

レジスタ１、加算回路６およびレジスタ７からなる構成
、そして、Ｄフリップ・フロップ回路９およびＡＮＤ回
路１０からなる構成の機能および動作は、前述の第７図
の構成におけると同様である。

レジスタ１は前述の新データ入力手段に対応し、レジス
タ５は前述のデータ出力手段に対応する。

シフト回路２およびレジスタ３および４は、前述の第１
図の構成により実現される。

ＯＲ回路８は、加算回路６が出力する桁上がり信号（桁
上がり時りとなる）とシステムクロックＣＬＫとを入力
して、出力を前記シフト回路２の中の１ピットセレクタ
２ｎ、２２ｎ　　・・・２ｎ、の各々に印加する制御信
号の最上位ピッ）Ｄとして供給する。

第４図は、前述の第１図の構成における１ビットセレク
タ２ｎ、２２ｎ　　・・・２ｎ、の入力データピットを
示すものである。

第４図において、ＥＯ，Ｅｌ、　　・・・Ｅｌ５は各１
ビットセレクタの入力端子を示す。

Ｄ、ｏ、　　Ｄ、、・・・Ｄａ７は新データ入力手段、
すなわち、レジスタ１が出力する１パイトチ゛−タ、Ｄ
ｂＯ，Ｄｂ＋・・・Ｉ）ｂ７はレジスタ３が出力する１
バイトデータ、そして、ＤａＯおよびり、。は、それぞ
れのＬＳＢ、Ｄ、７およびＤｂ７は、それぞれのＭＳＢ
である。なお、Ｇは接地レベルを示す。

第５図は、上記１ビットセレクタ２ｎ、２２ｎ　　・・
・２ｈの出力データピットを示すものである。

第５図において、最上位ピッ）Ｄ＝０で、制御信号（セ
レクト信号）が０．１，２ｎ　　・・・７となるとき、
それぞれ、第２図に示された入力端子ＥＯ，Ｅｌ、　　
・・・Ｅ７に印加されたデータビットが選択されて出力
され、また、最上位ピッ）Ｄｌで、制御信号（セレクト
信号）が８．９゜１０、　　・・・１５となるとき、そ
れぞれ、第２図に示された入力端子Ｅ８．Ｅ９．　　・
・・Ｅｌ５に印加されたデータビットが選択されて出力
される。

以下においては、前述の第３図の構成の動作のタイミン
グを示す第６図を用いて、第１図のシフト回路２を用い
た第３図の構成の可変長符号化回路の動作を説明する。

なお、本発明によるデータシフト回路５を用いても、該
データシフト回路５における遅延時間が短くなった（従
来の第７図および第８図の構成によれば約１８〜ｌ　９
ｎｓに対して本発明のデータシフト回路５では約１２ｎ
Ｓである）点を除いて、第７図の構成による場合と基本
的なタイミングはほぼ同様である。

第６図において、Ｓｌは入力データ（符号語）、Ｓ２は
符号長、Ｓ３は加算回路６の出力、Ｓ４はシフト数ｊ、
Ｓ５は桁上がり信号、Ｓ６はセレクタ制御信号（セレク
ト信号）、Ｓ７はシフト回路２の出力、Ｓ８はレジスタ
４の出力、Ｓ９はレジスタ３の出力、そして、Ｓ１０は
レジスタ５の出力、すなわち、第３図の可変長符号化回
路の出力である。

第６図において、■、■、■、・・・■は、それぞれ、
１バイトの単位長の中に含まれて入力される有効データ
を示す。

先ず、第３図のＤフリップ・フロップ回路９およびＡＮ
Ｄ回路１０の構成により、出力クロックＴＣＬＫは、第
３図の信号Ｓ５が桁上げ状態を示すＬレベルのときのシ
ステムクロックＣＬＫの立ち下がりのタイミング（前記
第２の位相に対応する）に立ち上がる。

そして、出力クロックＴＣＬＫの立ち上がるタイミング
で、新たな１バイトの受信データＳ１が読み込まれ、同
時に、レジスタ１および２の内容が更新される。

第４図の時刻ｔ、においては、桁上がりはないので、レ
ジスタ１の出力（入力データ）Ｓｌがシフト回路２に入
力され、このときデータ■の符号長は８であるので、加
算回路６の出力は０、レジスタ７の初期値も０、そして
、桁上がり信号は有効（Ｌ）となるので、レジスタ７の
出力を下位側３ビットＡ、Ｂ、Ｃ１桁上がり信号とシス
テムクロックとの論理和を最上位ピッ）Ｄとするシフト
回路２　（１ビットセレクタ２ｎ、２２ｎ　　・・・２
ｈ）の制御信号（セレクト信号）は時刻ｔ１より（Ａ、
　　Ｂ、　　ＣＤ）＝（０００１）となり、次のシステ
ムクロックの立ち下がるタイミングｔ２でレジスタ４に
ラッチされる。

レジスタ４の出力は、次のシステムクロックの立ち上が
るタイミングｔ３でレジスタ５にラッチされ、出力され
る。

また、上記システムクロックの立ち下がるタイミングｔ
２では、ＯＲ回路８の出力はＬとなるので、シフト回路
２制御信号は時刻ｔ２より（Ａ、Ｂ、Ｃ。

Ｄ）−（００００）となり、第５図に示すように、シフ
ト回路２の出力は０となり、次のシステムクロックの立
ち上がるタイミングｔ３にこの空データはレジスタ３に
ラッチされる。

上記時刻ｔ３には、次の未処理データ■（符号長４）が
レジスタ１より出力されるが、依然レジスタ７の出力は
○であるので、シフトされることなく、次のシステムク
ロックの立ち下がるタイミンクｔ、でレジスタ４にラッ
チされ、次のシステムクロックの立ち上がるタイミング
ｔ５でレジスタ３にラッチされる。

時刻ｔ６でデータ■（符号長６）がレジスタ１より出力
される。このとき、レジスタ７の出力は、前のデータ■
の符号長４を加算したことにより、４となっており、４
＋６＝２　（ＭＯＤ８）により桁上がり信号はＬとなり
、時刻ｔ、よりシフト回路２制御信号は（Ａ、Ｂ、Ｃ，
Ｄ）　−（００１１）となり、元のデータ■の有効デー
タ部分は、下に４ビットシフトされて前記レジスタ３の
出力の有効な４ビットに続く。

他方、該データ■の有効データ部分の残り２ビットは、
該データ■を上に（８−４）ビットシフトする処理によ
り、次のバイトの先頭に位置する。

この（８−４）ビット上にシフトする処理は、前述のよ
うに、シフト回路２に印加される制御信号の最上位ピッ
）Ｄが前記桁上がりに対応して次のシステムクロックの
立ち下がるタイミングｔ６より０となり、シフト回路２
の各１ビットセレクタ２８，２゜、・・・２ｎ、の下位
側８ビット入力のうちシフト数（この場合４）に対応す
るビットが選択されることにより実現される。

上記データ■の有効データ部分の残り２ビットがバイト
の先頭に位置する１バイトデータは、次のシステムクロ
ックの立ち上がるタイミングｔ７でレジスタ３にラッチ
され、シフト回路２の入力の上位２ビットには、該デー
タ■の有効データ部分の残り２ビットが現れる。

なお、前記の桁上がりに応じて桁上がり信号がＬとなっ
てＤフリップ・フロップ回路９の負論理出力は次のシス
テムクロックの立ち下がるタイミングｔ６で立ち上がり
、ＡＮＤ回路１０の一方の入力として印加される。そし
て、次のシステムクロックの立ち下がるタイミングｔ７
で該ＡＮＤ回路１０の出力は立ち上がり、これに応じて
、レジスタ５は入力側に印加されていた１バイトのデー
タ（データ■と、データ■の先頭部分）をラッチする。

以下、同様にして、レジスタ５からは、システムクロッ
ク立ち上がるタイミング毎に、有効データ■、■、■、
・・・をすき間無く詰め込んだデータが１バイト単位で
出力される。

〔発明の効果〕

本発明によれば、可変長符号化回路の回路規模を小型化
し、且つ、遅延時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明によるシフト回路の構成例を示す図、 第２Ａ図および第２Ｂ図は、第１図の構成例における下
位シフタに対応する部分の説明図、第３図は本発明の実
施例の可変長符号化回路の全体構成図、 第４図は、第１図の各１ビットレジスクの入力データを
示す図、 第５図は、第１図の各１ビットレジスタの出力データを
示す図、 第６図は、第３図の構成のタイミングの１例を示す図、 第７図は、従来の可変長符号化回路の構成を示す図、そ
して、 第８図は、従来のシフト回路に用いられたビットシフタ
の動作を示す図である。 〔符号の説明〕 １．３，４，５，７．１５・・・レジスフ、２・・・シ
フト回路、６・・・加算回路、８，１３・・・ＯＲ回路
、９・・・Ｄフリップ・フロップ回路、ｌＯ・・・ＡＮ
Ｄ回路、１１・・・下位シフタ回路、１２・・・上位シ
フタ回路。 従来のシフト回路１こ用いられたビットシフタの動作を
示す図第 図

Claims (1)

1. 【特許請求の範囲】 １、所定のビット数間隔の位置に各々の先頭ビットが位
   置し、各々符号長の異なる複数の有効データの間をすき
   間無く詰めて伝送するための可変長符号化回路において
   、 前記各々の有効データの符号長を加算して、処理済の有
   効データの最後のビットに続く位置まで次の未処理の有
   効データの開始位置をシフトするに要するシフト数ｊを
   求め、且つ、前記符号長の和が前記所定のビット間隔を
   超える桁上がりを検出する符号長加算手段（６、７）と
   、 前記符号長の和が前記所定のビット間隔を超える毎に、
   新たな前記所定のビット数のデータを出力するタイミン
   グを与える出力クロックを発生する出力クロック発生手
   段（９、１０）と、 システムクロックの第１の位相に応じて出力内容を、新
   たな前記所定のビット数のデータに更新する新データ入
   力手段（１）と、 シフト回路（２）と、 前記シフト回路（２）の出力を前記システムクロックの
   第２の位相でラッチする第１のレジスタ（４）と、 前記シフト回路（２）の出力を前記システムクロックの
   第１の位相でラッチする第２のレジスタ（３）と、 前記出力クロックに応じて前記第１のレジスタ（４）の
   出力内容を出力するデータ出力手段（５）とを有してな
   り、 前記シフト回路（２）は前記所定のビット数をｎとして
   ｎ個の２ｎ入力を有する１ビットセレクタ手段（２＿１
   、２＿２、・・・２＿ｎ）からなり、前記シフト回路（
   ２）は、それぞれ前記シフト数ｊ、および桁上がり検出
   を示す信号を制御信号として印加し、 前記シフト回路（２）のｉ番目（１≦ｉ≦ｎ）の１ビッ
   トセレクタ（２＿１、２＿２、・・・２＿ｎ）において
   は、入力端子の上位側からｎ−１ビットの各々には前記
   第２のレジスタ（３）の出力の下位側からｎ＝１番目の
   ビットが、そして、該入力端子の続くｎビットの各々に
   は前記新データ入力手段（１）の出力のｎビットが、そ
   れぞれ上位から順に並列に接続し、該１番目の１ビット
   セレクタ（２＿１、２＿２、・・・２＿ｈ）の出力は前
   記第１のレジスタ（４）の上位から１番目の入力端子、
   および、前記第１のレジスタ（４）の上位から１番目の
   入力端子に、それぞれ印加され、 前記１ビットセレクタの全て（２＿１、２＿２、・・・
   ２＿ｎ）において共通に、前記桁上がり検出時の前記シ
   ステムクロックの第２の位相から次の第１の位相までの
   時間では下位側ｎビットのうち１ビットが、そして、該
   桁上がり検出時の前記システムクロックの第２の位相か
   ら次の第１の位相までの時間以外の時間では上位側ｎビ
   ットのうち１ビットが選択され、且つ、その時、前記シ
   フト数ｊは、該上位側あるいは下位側の各々ｎビットの
   うち、それぞれ下位からｊ＋１番目の入力を選択するこ
   とを特徴とする可変長符号化回路。