JPH09243706A - 半導体集積回路およびその試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 多値出力電圧を発生する半導体集積回路の論
理機能試験を迅速に行う。 【解決手段】 １チップマイクロコンピュータ１は、電
圧データ生成回路１２から生成される論理データに従っ
て、Ｄ／Ａ変換回路１３から液晶表示装置の階調表示を
行うためなどの多値の出力電圧を導出する。切換回路１
６は、１チップマイクロコンピュータ１の論理機能試験
を行う際は、切換回路１６を切換え、電圧周期変換回路
１４からの出力を出力端子１９から導出する。電圧周期
変換回路１４は、電圧データ生成回路１２から導出され
る論理データに対応する２値のパルス信号列を導出す
る。論理機能試験時には、２値のパルス信号列を処理す
ればよいので、論理機能試験を迅速に行うことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値の出力レベル
を有する半導体集積回路、特に多値の出力に関連する論
理機能の試験を迅速に行うことができるような機能を有
する半導体集積回路およびその試験方法に関する。

【０００２】

【従来の技術】従来からの多値の電圧を出力することが
できる半導体集積回路の一例を図１０に示す。入出力ポ
ート用端子群５０によって外部とデータの送受信が可能
な１チップマイクロコンピュータ５１には、読出専用メ
モリ（以下「ＲＯＭ」と略称する）およびランダムアク
セスメモリ（以下「ＲＡＭ」と略称する）などを含むメ
モリ５２や、中央演算処理回路（以下「ＣＰＵ」と略称
する）５３、タイマあるいはデバイダなどから構成され
る計時回路５４、入出力ポート用端子群５０とＣＰＵ５
３との間に介在される入出力インタフェース回路５５、
外部から動作の基準となるシステムクロック入力信号が
与えられ、ＣＰＵ５３や計時回路５４にクロック信号を
与えるとともに外部へのクロック出力も導出するクロッ
クジェネレータ（以下「ＣＧ」と略称する）回路５６、
デジタル／アナログ（以下「Ｄ／Ａ」と略称する）変換
回路５７および電圧データ生成回路５８を含む。Ｄ／Ａ
変換回路５７からの出力は、多値電圧出力端子群５９か
ら１チップマイクロコンピュータ５１の外部に取出すこ
とができる。液晶ドライバとして使用される１チップマ
イクロコンピュータ５１においては、多値出力端子群５
９は多数、たとえば１００〜２００端子設けられ、それ
ぞれの端子毎に電圧データ生成回路５８とＤ／Ａ変換回
路５７を有する。ＣＰＵ５３は、多値電圧出力端子群５
９の各端子毎に電圧データ生成回路５８を制御し、表示
素子による階調表示を行う。

【０００３】図１０の１チップマイクロコンピュータ５
１のように多値の電圧値を有する出力を多値電圧出力端
子群５９から導出する半導体集積回路の論理機能を試験
する場合は、次のように行われている。

【０００４】出力される電圧をテスト装置内部の直流
測定装置でサンプリングし、そのサンプリングした直流
電圧値をテスト装置内部でアナログ／デジタル（以下
「Ａ／Ｄ」と略称する）変換して電圧値をテストする方
法、 多値の出力電圧を順次的に発生させ、各出力電圧値に
対応する比較電圧を順次的に設定し、出力電圧値毎に比
較電圧と実際の出力電圧とを比較する方法、 一方の出力端子に多値の出力電圧の電圧値の種類分の
テスト用チャネルを接続し、各テスト用チャネルには対
応する比較電圧が設定されるコンパレータを接続して、
多値の出力電圧の試験を同時に行う方法、などがある。

【０００５】多値の出力を有する半導体集積回路の試験
についての先行技術は、たとえば特開昭５８−７９１７
１に開示されている。この先行技術では、１つのテスト
装置チャネルに複数のコンパレータを接続し、各コンパ
レータに多値の出力電圧のいずれかに対応した比較電圧
を設定し、１回の出力で多値の出力電圧を同時に試験す
ることができる方法として提案されている。

【０００６】

【発明が解決しようとする課題】多値の電圧を出力する
ことができる半導体集積回路の出力電圧値を試験する場
合、直流電圧値をテスト装置内部でＡ／Ｄ変換する前述
のの方法では、データのサンプリングおよびＡ／Ｄ変
換動作のような時間を要する処理が含まれるために、テ
スト時間が増加してしまう。また前述のの方法のよう
に、テスト装置内部の比較電圧値を設定変更しながら出
力電圧値の試験を行う場合も、同じ出力端子電圧を比較
電圧を設定する回数分だけ繰返して試験する必要がある
ので、試験時間が増加してしまう。また前述ので示す
ように、複数のテスト装置チャネルに１本の出力端子を
接続して試験を行う場合は、半導体集積回路の出力端子
数が増加すると、その分だけ多くテスト装置チャネルが
必要になる。必要なテスト装置チャネル数は、増加する
出力端子数と比較電圧設定値との積となるので、高価な
多ピン試験装置が必要となるうえに、出力端子の負荷コ
ンデンサとなるテスト装置チャネル入力容量が無視でき
なくなり、半導体集積回路としての動作が正常に行えな
くなる可能性も生じる。特開昭５８−７９１７１の先行
技術のように、１つのテスト装置チャネルに複数のコン
パレータを接続する方法では、各コンパレータの入力容
量が出力端子の負荷コンデンサとなり、半導体集積回路
としての動作が正常に行えなくなる可能性が生じる。

【０００７】本発明の目的は、簡単な構成で、多値の出
力レベルを生成する論理回路の機能試験を容易に行うこ
とができる半導体集積回路およびその試験方法を提供す
ることである。

【０００８】

【課題を解決するための手段】本発明は、出力すべき論
理データを多値のレベルに変換して出力する半導体集積
回路において、出力すべき論理データを、予め定める対
応関係に従って、２値のパルス信号列に変換する変換手
段を含むことを特徴とする半導体集積回路である。本発
明に従えば、半導体集積回路が論理的動作に従って多値
の出力レベルのうちの１つのレベルを出力する際に、出
力すべき論理データに対応する２値のパルス信号列が変
換手段によって変換される。半導体集積回路の論理的な
機能は変換された２値のパルス信号列を受信すれば動作
を確認することができるので、試験信号の処理に要する
時間を短縮し、試験装置の構成も簡素化することができ
る。

【０００９】また本発明は、前記多値のレベルを出力す
るための出力端子を、前記変換手段からの２値のパルス
信号列を出力するように切換えるための切換手段を備え
ることを特徴とする。本発明に従えば、切換手段によっ
て半導体集積回路から多値の出力レベルを導出する出力
端子を、変換手段によって変換された２値のパルス信号
列導出用にも使用することができる。これによって、半
導体集積回路の外部端子の数を増やさずに論理機能試験
の便宜を図ることができる。

【００１０】また本発明は、外部からの予め定める制御
指令に応答し、前記切換手段によって変換された２値の
パルス信号列を外部に導出するように制御する制御手段
を備えることを特徴とする。本発明に従えば、制御手段
に外部から予め定める制御指令を与えることによって、
出力すべき論理データに対応する２値のパルス信号列を
外部に導出するように制御することができるので、半導
体集積回路の試験の際に２値のパルス信号列によって論
理機能の試験を容易に行うことができる。

【００１１】さらに本発明は、出力すべき論理データを
多値のレベルに変換して出力する半導体集積回路の試験
方法において、出力すべき論理データを、予め定める対
応関係に従って、２値のパルス信号列に変換する変換手
段を半導体集積回路内に設け、出力端子から多値レベル
信号と２値パルス列信号とを切換えて出力可能としてお
き、半導体集積回路の論理機能試験時に、出力端子から
２値パルス列信号を試験装置に入力するように切換える
ことを特徴とする半導体集積回路の試験方法である。本
発明に従えば、半導体集積回路の論理機能試験の際に予
め定める制御指令を与えることによって、論理機能に基
づく多値の出力レベルを、対応する２値のパルス信号列
に変換して確認することができる。出力すべき論理デー
タと多値の出力レベルとの対応関係が正常であることを
一旦確認しておけば、論理機能は多値の出力レベルで確
認する必要はなく、２値のパルス信号列を利用して迅速
に試験することができる。また、パルス信号列を試験装
置のシステムクロック信号に同期して発生させれば、そ
の入力処理は一層容易かつ確実に行うことができる。

【００１２】また本発明で、前記変換手段による２値の
パルス列信号への変換は、予め定める時間周期内に多値
レベルと予め定める対応関係を有する数のパルス信号が
存在するように行うことを特徴とする。本発明に従え
ば、２値のパルス信号列は予め定める時間周期内に存在
するパルス信号の数で対応させるので、たとえば多値の
レベルについてそれぞれ対応する分割数を定め、その分
割数で２値のパルス信号列の周期を分割した周期を有す
るパルス信号を発生させたり、短い周期のパルス信号
を、多値のレベルに合わせた数だけ発生させたりして、
容易に発生させることができる。２値のパルス信号列の
処理では、時間周期内でパルス信号の数を計数すればよ
いので、容易に対応する論理データを確認することがで
きる。

【００１３】また本発明で前記変換手段による２値のパ
ルス列信号への変換は、予め定める時間周期内で、多値
レベルと予め定める対応関係を有する位置にパルス信号
が存在するように行うことを特徴とする。本発明に従え
ば、パルス信号列の時間周期を分割して分割点の位置と
出力すべき論理データのレベルとを対応させることによ
って、２値のパルス信号列を受信して出力すべき論理デ
ータを確認することができる。

【００１４】

【発明の実施の形態】図１は、本発明の実施の一形態に
よる半導体集積回路の論理機能的な構成を示す。半導体
集積回路である１チップマイクロコンピュータ１は、Ｒ
ＯＭやＲＡＭを含むメモリ２、ＣＰＵ３、ＣＧ回路４お
よび出力回路１１を含む。出力回路１１内には、電圧デ
ータ生成回路１２、Ｄ／Ａ変換回路１３、電圧周期変換
回路１４、計時回路１５、切換回路１６および制御回路
１７を含む。１チップマイクロコンピュータ１では、タ
イマあるいはデバイダなどから構成されるプログラマブ
ルな計時回路１５を予め内蔵していることが多い。電圧
データ生成回路１２は、Ｄ／Ａ変換回路１３および電圧
周期変換回路１４に出力すべき電圧値を表すデータを与
える。１チップマイクロコンピュータ１の実際の使用状
態では、Ｄ／Ａ変換回路１３から出力される多値の電圧
が、切換回路１６によって選択される。１チップマイク
ロコンピュータ１の論理機能試験を行う場合は、制御入
力端子１８から所定の論理値を入力し、制御回路１８に
よって切換回路１６を電圧周期変換回路１４から発生す
る信号が出力端子１９から導出されるように切換える。
電圧周期変換回路１４では、ＣＧ回路４から発生される
クロック信号を計時回路１５が２^N分周（Ｎ＝１，２，
…，ｎ） パルス信号列を電圧周期変換回路１４によっ
て選択してパルス信号列として出力される。

【００１５】図２は、Ｄ／Ａ変換回路１３、電圧周期変
換回路１４、計時回路１５、切換回路１６および制御回
路１７に関連する論理的構成を示す。計時回路１５は、
ｎ段の分周回路２１〜２ｎが縦続的に接続され、各段の
分周回路２１〜２ｎでは入力信号を１／２に分周、すな
わち２倍の周期の信号に変換する。電圧周期変換回路１
４は、ｎ入力のセレクタ回路３０を有し、図１の電圧デ
ータ生成回路１２から与えられる電圧レベルＶ１生成信
号、電圧レベルＶ２生成信号、…、電圧レベルＶｎ生成
信号に応答して、計時回路１５の分周回路２１〜２ｎの
うちの１つの出力を選択する。電圧レベルＶ１〜Ｖｎ生
成信号および分周回路２１〜２ｎの出力信号は、それぞ
れセレクタ回路３０の２入力ＡＮＤゲート３１〜３ｎ
に、対応関係にある電圧レベル生成信号と分周回路２１
〜２ｎの出力とがそれぞれ対を成すように入力される。
２入力ＡＮＤゲート３１〜３ｎの出力は、ｎ入力ＯＲゲ
ート４０の各入力にそれぞれ入力される。

【００１６】たとえば電圧レベルＶ１生成信号がハイレ
ベルの論理値１を表し、他の電圧レベルＶ２生成信号〜
電圧レベルＶｎ生成信号がローレベルの論理値０を表す
ときには、２入力ＡＮＤゲート３２〜３ｎの出力は分周
回路２２〜２ｎの出力レベルに無関係にローレベルとな
り、２入力ＡＮＤゲート３１の出力のみが分周回路２１
の出力レベルに対応して変化する。ｎ入力ＯＲゲート４
０の出力は、２入力ＡＮＤゲート３１の出力と同一の論
理出力に変化し、分周回路２１の出力を選択したことと
なる。

【００１７】切換回路１６内には、Ｄ／Ａ変換回路１３
の出力が入力されるスイッチ回路４１と、ｎ入力ＯＲゲ
ート４０の出力が入力されるスイッチ回路４２とが含ま
れる。各スイッチ回路４１，４２は、出力側が共通接続
されて出力端子１９に接続される。スイッチ回路４１，
４２の制御入力には、制御回路１７内で論理的に反転さ
れた出力がそれぞれ与えられ、一方のスイッチ回路４
１，４２が動作するときには他方のスイッチ回路４１，
４２は不動作状態で出力インピーダンスが高い状態とな
る。制御回路１７内には、制御入力端子１８からの制御
入力がデータＤとして入力されるフリップフロップ４３
と、その出力Ｑに接続されるインバータ１４が含まれ
る。フリップフロップ４３の出力Ｑがハイレベルのとき
にはスイッチ回路４２が動作し、スイッチ回路４１は不
動作となるので、出力端子１９からは電圧周期変換回路
１４によって変換された２値のパルス列信号が導出され
る。

【００１８】図３は、（ａ）で図２のＤ／Ａ変換回路１
３から導出される出力波形を示し、（ｂ）で電圧周期変
換回路１４から導出される出力波形を示す。Ｄ／Ａ変換
回路１３からは、液晶表示装置で階調表示を行うための
４値Ｖ１，Ｖ２，Ｖ３，Ｖ４の電圧レベルを有する出力
が導出される。すなわち図２でｎ＝４の場合に相当す
る。Ｄ／Ａ変換回路１３の出力電圧値がＶ４の場合は、
ｔ１の周期のパルス列が電圧周期変換回路１４から出力
される。Ｄ／Ａ変換回路１３の出力電圧値がＶ３の場合
は、ｔ１の８倍の周期のパルス列が電圧周期変換回路１
４から出力される。Ｄ／Ａ変換回路１３の出力電圧値が
Ｖ２の場合は、ｔ１の４倍の周期のパルス列が電圧周期
変換回路１４から出力される。Ｄ／Ａ変換回路１３の出
力電圧値がＶ１の場合は、ｔ１の２倍の周期のパルス列
が電圧周期変換回路１４から出力される。このように、
電圧周期変換回路１４ではＤ／Ａ変換回路１３からの出
力電圧値を、それぞれ対応する周期のパルス列に変換す
るけれども、この場合電圧値と周期との大小関係の対応
関係は不要であり、電圧値を任意の周期のパルス列に対
応させることもできるし、電圧値と周期の大小関係とを
対応するようにすることもできる。

【００１９】図４は、図１の電圧データ生成回路１２の
構成を示す。電圧データ生成回路１２内には、２つの４
ビットレジスタ１２ａ，１２ｂと８ビットレジスタ１２
ｊおよび演算回路１２ｚが含まれる。４ビットレジスタ
１２ａと１２ｂとは、レジスタ１２ａを上位とした８ビ
ットレジスタとして動作し、演算回路１２ｚはレジスタ
１２ａ，１２ｂとレジスタ１２ｊとの間の８ビットの論
理和を演算して出力する。各レジスタ１２ａ，１２ｂ，
１２ｊには、図１のＣＰＵ３からそれぞれデータを設定
可能である。電圧データ生成回路１２からは、このよう
にしてＣＰＵ３によって設定された８ビットの論理デー
タが導出される。演算回路１２ｚでは、減算や乗算など
他の演算を行うようにしてもよい。

【００２０】図５は、図１および図２に示すＤ／Ａ変換
回路１３の構成を示す。Ｄ／Ａ変換回路１３には、４ビ
ット分のバッファ１３ａ、４ビット分のスイッチ１３ｂ
および分圧抵抗１３ｃが含まれる。４ビット分のバッフ
ァ１３ａには、図４に示す電圧データ生成回路１２の４
ビットレジスタ１２ｂからの４ビットの出力が与えられ
る。バッファ１３ａおよびスイッチ１３ｂは、レジスタ
１２ｂの各ビットの出力が論理値１のときにＯＮ状態と
なるように接続される。スイッチ１３ｂがＯＮ状態とな
ると、並列に接続されている分圧抵抗１３ｃの抵抗値は
０になり、スイッチ１３ｂがＯＦＦ状態であれば分圧抵
抗１３ｃは抵抗値Ｒ，Ｒ×２，Ｒ×４，Ｒ×８のいずれ
かとなる。

【００２１】電源電圧Ｖｃｃの電圧をＶ１とすると、レ
ジスタ１２ｂの各ビットがすべて１でデータが１６進数
の「Ｆ」で表されるときには、分圧抵抗１３ｃの最下段
の抵抗Ｒには電源電圧Ｖｃｃが直接印加され、出力電圧
ＶｏはＶ１がそのまま出力される。レジスタ１２ｂの各
ビットがすべて０のときには、分圧抵抗１２ｃはすべて
の抵抗が直列に接続され、電源電圧ＶｃｃはＲ＋Ｒ×２
＋Ｒ×４＋Ｒ×８の直列抵抗とＲの抵抗とで分圧され、
出力電圧Ｖｏ＝１／１６Ｖ１となる。レジスタ１２ｂが
１、すなわち最小ビットのみが１で他のビットが０のと
きには、抵抗Ｒ＋Ｒ×２＋Ｒ×４と抵抗Ｒとの分圧電圧
出力Ｖｏとなり、Ｖｏ＝１／８Ｖ１となる。レジスタ１
２ｂのデータが５、すなわち最小のビットおよび第３番
目のビットが１で、他のビットが０のときには、抵抗Ｒ
＋Ｒ×４と抵抗Ｒとで電源電圧Ｖｃｃを分圧した電圧出
力Ｖｏ＝１／６Ｖ１が得られる。

【００２２】図６は、図１に示す１チップマイクロコン
ピュータ１を動作試験するためのテスト装置４５の構成
を示す。出力端子１９には測定用チャネル４６が接続さ
れる。測定用チャネルには論理試験手段４７が接続さ
れ、制御入力端子１８には制御信号チャネル４８が接続
される。１チップマイクロコンピュータ１の論理機能試
験を行う際には、論理試験手段４７が制御信号チャネル
４８を介して１チップマイクロコンピュータ１を論理試
験用の動作モードに切換え、出力端子１９から２値のパ
ルス信号列を導出させる。論理試験手段４７は、測定用
チャネル４６を介して２値のパルス信号列を受信し、１
チップマイクロコンピュータ１の論理機能を試験する。
論理試験手段４７では、前述のような周期と出力電圧値
との対応関係に基づいて、多値の出力電圧を処理しない
でも論理機能試験を行うことができる。図１に示す１チ
ップマイクロコンピュータ１のＣＧ回路４には、テスト
装置４５からシステム用クロック信号が入力される。１
チップマイクロコンピュータ１は、ＣＧ回路４が入力さ
れたシステムクロック信号に基づいて作成するクロック
信号に従って動作し、計時回路１５もシステムクロック
信号に同期して動作する。計時回路１５の出力を利用し
てパルス波形を発生させれば、パルス波形はシステムク
ロック信号と同期したタイミングで出力される。したが
ってパルス信号波形の変化点のタイミングをテスト装置
４５側で制御することができるので、論理機能試験を容
易に行うことができる。

【００２３】図７は、本発明の実施の他の形態による１
チップマイクロコンピュータのうちの出力回路の構成を
示す。本実施形態で図１の実施形態に対応する部分には
同一の参照符を付し説明を省略する。本実施形態では、
図１の実施形態における変換手段である電圧周期変換回
路１４の代わりにシリアルデータ変換回路（以下「ＳＩ
Ｏ」と略称する）４９を用いる。

【００２４】図８は、ＳＩＯ４９をパルス信号列への変
換手段として使用した場合の対応関係を、（ａ）でＤ／
Ａ変換回路１３からの出力波形、（ｂ）でＳＩＯ４９か
らの出力波形によってそれぞれ示す。図９は、ＳＩＯ４
９の構成の一例を示す。ＳＩＯ４９内にはｎビットラッ
チ回路４９ａとｎビットシフトレジスタ４９ｂが含まれ
る。ｎビットラッチ回路４９ａにはＣＰＵ３からラッチ
信号が与えられ、電圧データ生成回路１２からのｎビッ
トの出力をラッチする。ラッチ信号のタイミングでラッ
チされたｎビットのデータは、ｎビットシフトレジスタ
４９ｂでＣＰＵ３から与えられるシリアル変換制御信号
に従って順次レジスタ内容をシフトしながら出力する。

【００２５】たとえばｎ＝８とし、データが２桁の１６
進数で「０１」の場合は「０００００００１」が出力さ
れ、２桁の１６進数で「１０」の場合は「０００１００
００」が出力される。図８（ｂ）では、ｎ＝４の場合
に、それぞれ出力電圧値Ｖ１，Ｖ２，Ｖ３，Ｖ４に対応
する位置でシリアルデータとしてパルス信号列が出力さ
れる。

【００２６】以上の各実施形態では、１ビットマイクロ
コンピュータ１の出力端子１９に多値の電圧レベルが出
力される場合について説明しているけれども、多値の電
流レベルが出力される場合も同様に論理試験を行うこと
ができる。また制御入力端子１８を設けて外部から制御
入力を与えて論理試験が可能な状態に切換えているけれ
ども、特別な制御入力端子を設けないで、ＣＰＵ３に特
別なコマンドを制御指令として与えて論理試験が可能な
状態に切換えることもできる。さらに、半導体集積回路
をパッケージに実装する前のウエハの段階で、外部端子
を使用せずにパッドからプローブで２値のパルス信号列
を取出して試験することもできる。

【００２７】

【発明の効果】以上のように本発明によれば、多値のレ
ベルの出力を生成する論理機能の試験を、多値の出力レ
ベルを有する出力波形を試験するのではなく、２値のパ
ルス信号列を試験することによって実行することができ
る。多値の出力レベルの入力処理よりも２値のパルス信
号列の入力処理の方が短時間で行うことができるので、
半導体集積回路の機能試験に要する時間を大幅に短縮す
ることができる。また試験装置の構成も簡単となり、半
導体集積回路の試験時の負荷も軽減されるので、試験中
に半導体集積回路が誤動作するおそれも解消することが
できる。したがって、多値の出力レベルを導出する半導
体集積回路の論理機能試験を迅速に行うことができ、か
つ半導体集積回路の試験を含む製造コストを低減するこ
とができる。

【００２８】また本発明によれば、半導体集積回路の多
値のレベルを出力する出力端子を切換えて対応する２値
のパルス信号列を導出することができるので、半導体集
積回路の外部端子の数を増やすことなく論理機能試験時
間の短縮を図ることができる。

【００２９】また本発明によれば、半導体集積回路に予
め定めるレベルを有する制御信号を与えることによっ
て、多値の出力レベルに対応する２値のパルス信号列を
導出させ、半導体集積回路としての論理機能試験を迅速
に行わせることができる。

【００３０】さらに本発明によれば、論理機能に従って
多値のレベルの出力を導出する半導体集積回路の機能試
験を、処理に時間がかかる多値の出力レベルではなく迅
速な処理が可能な２値のパルス信号列によって行うこと
ができるので、試験時間を短縮し製造コストを低減する
ことができる。試験装置の構成も簡易化され、試験中の
半導体集積回路の負荷も軽減され、誤動作のおそれを解
消することができる。

【００３１】また本発明によれば、半導体集積回路の論
理機能に従って発生される２値のパルス信号列は、予め
定める時間周期内に存在するパルス信号の数が多値のレ
ベルに対応しているので、カウンタなどで計数すること
によって容易に出力レベルを確認することができる。

【００３２】また本発明によれば、半導体集積回路の論
理機能に従って導出される多値の出力レベルは、２値の
パルス信号列の予め定める周期内におけるパルス信号の
位置で確認することができるので、論理機能試験を迅速
に行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態としての１チップマイク
ロコンピュータ１の電気的構成を示すブロック図であ
る。

【図２】図１の部分的な電気的構成を示すブロック図で
ある。

【図３】図１の実施形態の出力波形を示すタイムチャー
トである。

【図４】図１の電圧データ生成回路１２の構成を示すブ
ロック図である。

【図５】図１のＤ／Ａ変換回路１３の構成を示すブロッ
ク図である。

【図６】図１の１チップマイクロコンピュータ１を論理
試験するためのテスト装置の構成を示すブロック図であ
る。

【図７】本発明の実施の他の形態の部分的な電気的構成
を示すブロック図である。

【図８】図７の実施形態の出力波形を示すタイムチャー
トである。

【図９】図７のＳＩＯ４９の構成を示すブロック図であ
る。

【図１０】従来からの多値出力半導体集積回路の電気的
構成を示すブロック図である。

【符号の説明】

１ １チップマイクロコンピュータ ２ メモリ ３ ＣＰＵ ４ ＣＧ回路 １１ 出力回路 １２ 電圧データ生成回路 １３ Ｄ／Ａ変換回路 １４ 電圧周期変換回路 １５ 計時回路 １６ 切換回路 １７ 制御回路 １９ 出力端子 ２１〜２ｎ 分周回路 ３０ セレクタ回路 ４５ テスト装置 ４６ 測定用チャネル ４７ 論理試験手段 ４８ 制御信号チャネル ４９ ＳＩＯ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 出力すべき論理データを多値のレベルに
   変換して出力する半導体集積回路において、 出力すべき論理データを、予め定める対応関係に従っ
   て、２値のパルス信号列に変換する変換手段を含むこと
   を特徴とする半導体集積回路。
2. 【請求項２】 前記多値のレベルを出力するための出力
   端子を、前記変換手段からの２値のパルス信号列を出力
   するように切換えるための切換手段を備えることを特徴
   とする請求項１記載の半導体集積回路。
3. 【請求項３】 外部からの予め定める制御指令に応答
   し、前記切換手段によって変換された２値のパルス信号
   列を外部に導出するように制御する制御手段を備えるこ
   とを特徴とする請求項１または２記載の半導体集積回
   路。
4. 【請求項４】 出力すべき論理データを多値のレベルに
   変換して出力する半導体集積回路の試験方法において、 出力すべき論理データを、予め定める対応関係に従っ
   て、２値のパルス信号列に変換する変換手段を半導体集
   積回路内に設け、出力端子から多値レベル信号と２値パ
   ルス列信号とを切換えて出力可能としておき、 半導体集積回路の論理機能試験時に、出力端子から２値
   パルス列信号を試験装置に入力するように切換えること
   を特徴とする半導体集積回路の試験方法。
5. 【請求項５】 前記変換手段による２値のパルス列信号
   への変換は、予め定める時間周期内に多値レベルと予め
   定める対応関係を有する数のパルス信号が存在するよう
   に行うことを特徴とする請求項４記載の半導体集積回路
   の試験方法。
6. 【請求項６】 前記変換手段による２値のパルス列信号
   への変換は、予め定める時間周期内で、多値レベルと予
   め定める対応関係を有する位置にパルス信号が存在する
   ように行うことを特徴とする請求項４記載の半導体集積
   回路の試験方法。