JP2896037B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JP2896037B2
JP2896037B2 JP5073834A JP7383493A JP2896037B2 JP 2896037 B2 JP2896037 B2 JP 2896037B2 JP 5073834 A JP5073834 A JP 5073834A JP 7383493 A JP7383493 A JP 7383493A JP 2896037 B2 JP2896037 B2 JP 2896037B2
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Fujitsu Ltd
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Shinko Electric Industries Co Ltd
Fujitsu Ltd
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関する。
【０００２】
【従来の技術】図４は、従来のＰＬＬ回路の構成を示す
ブロック図である。まず、従来のＰＬＬ回路の構成につ
いて図４を用いて説明すると、ＰＬＬ回路５０は位相比
較部５２と、チャージポンプ部５４と、ＶＣＯ５６とか
ら構成されている。さらに詳細には、位相比較部５２
は、入力された信号を特定の時間Ｔ１だけ遅延して出力
する第１遅延部５８と、ＥＸＯＲゲート６０と、入力さ
れた信号を基に同極性および反転された極性の信号を出
力するバッファゲート６２と、第１ＡＮＤゲート６４
と、第２ＡＮＤゲート６６とから成り、外部信号ＤＢと
基準信号ＤＡが入力された際には、第１遅延部５８とＥ
ＸＯＲゲート６０とにより外部信号ＤＢを基に、その立
ち上がりエッジおよび立ち下がりエッジに同期して時間
幅Ｔ１を有する微分信号ＤＢ１を生成し、さらに第１Ａ
ＮＤゲート６４と第２ＡＮＤゲート６６とにより微分信
号ＤＢ１の出力期間内において、基準信号ＤＡがＬｏの
時には遅れパルスＣＯを出力し、基準信号ＤＡがＨｉの
時には進みパルスＤＯを出力する。
【０００３】チャージポンプ部５４は、遅れパルスＣＯ
と進みパルスＤＯが入力され、各パルス毎の積分量を演
算・比較すると共に、遅れパルスＣＯの積分量が進みパ
ルスＤＯの積分量より多い場合には出力電圧ＣＨＯを現
在の出力電圧ＣＨＯに対して下降させ、遅れパルスＣＯ
の積分量が進みパルスＤＯの積分量より少ない場合には
出力電圧ＣＨＯを現在の出力電圧ＣＨＯに対して上昇さ
せる機能を有する。ＶＣＯ５６は、チャージポンプ部５
４の出力電圧ＣＨＯが入力され、出力電圧ＣＨＯが上昇
した場合には周波数が現在の周波数に対して下降し、出
力電圧ＣＨＯが下降した場合には周波数が現在の周波数
に対して上昇する補正基準信号を出力する機能を有する
（補正基準信号はフィードバックされ、位相比較部５２
に入力されているため、以下基準信号ＤＡとする）。
【０００４】この構成により外部信号ＤＢと外部信号Ｄ
Ｂの１ビット分と略同じ周期を有する基準信号ＤＡがＰ
ＬＬ回路に入力された際には、基準信号ＤＡの立ち上が
りエッジの位相は、微分信号ＤＢ１の略中間位置となる
ように制御され、従って基準信号ＤＡの位相と外部信号
ＤＢの位相が略一致することとなる。以下この動作につ
いて概要を説明する。まず、基準信号ＤＡの立ち上がり
エッジが微分信号ＤＢ１出力期間内の中間位置より早く
出力されている場合には、遅れパルスＣＯの出力量に比
べてと進みパルスＤＯの出力量が多く、進みパルスＤＯ
の積分量の方が多くなる。これにより、チャージポンプ
部５４の出力電圧ＣＨＯは現在の電圧値に対して上昇
し、従ってＶＣＯ５６が出力する基準信号ＤＡの周波数
が補正される前の周波数に対して下降し、基準信号ＤＡ
のパルス周期が長くなり、遅れパルスＣＯの出力量が増
加し、進みパルスＤＯの出力量が減少することによって
遅れパルスＣＯの出力量と進みパルスＤＯの出力量が略
等しい状態に収束する。つまり基準信号ＤＡの立ち上が
りエッジの位相は、微分信号ＤＢ１出力期間内の略中間
位置となるように制御される。
【０００５】次に、基準信号ＤＡの立ち上がりエッジが
微分信号ＤＢ１の略中間位置より遅く出力されている場
合には、上述した場合と反対に遅れパルスＣＯの出力量
に比べてと進みパルスＤＯの出力量が少ないため、遅れ
パルスＣＯの積分量の方が多くなる。これにより、チャ
ージポンプ部５４の出力電圧ＣＨＯは現在の電圧値に対
して下降し、ＶＣＯ５６が出力する基準信号ＤＡの周波
数が補正される前の周波数に対して上昇し、基準信号Ｄ
Ａのパルス周期が短くなり、進みパルスＤＯの出力量が
増加すると共に、遅れパルスＣＯの出力量が減少し、遅
れパルスＣＯの出力量と進みパルスＤＯの出力量が略等
しい状態に収束する。つまり基準信号ＤＡの立ち上がり
エッジの位相は、微分信号ＤＢ１の略中間位置となるよ
うに制御される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路には次のような課題が有る。温度変化等によ
り、ＰＬＬ回路のＶＣＯから出力される基準信号ＤＡの
周波数が変化し、基準信号ＤＡの位相と外部信号ＤＢの
位相が大きくずれた場合に、位相比較部から出力される
遅れパルスＣＯと進みパルスＤＯを基にＶＣＯが制御さ
れ、基準信号ＤＡの周波数が上昇または下降することに
より、基準信号ＤＡが外部信号ＤＢと所定の位相関係と
なるように収束する。しかし、チャージポンプ部では入
力された進みパルスおよび遅れパルスを積分することで
ＶＣＯを制御する電圧を生成しているため、制御ループ
の応答速度が遅くなる。また、基準信号ＤＡが外部信号
ＤＢと所定の位相関係となるまでの間に、上述した制御
を打ち消す反対方向の遅れパルスＣＯまたは進みパルス
ＤＯが必ず出力される状態が存在し、このため基準信号
ＤＡの位相と外部信号ＤＢの位相が合うまでの時間が長
くなるという課題がある。従って本発明は、上記課題を
解決すべくなされ、その目的とするところは、高速で基
準信号の位相を外部信号の位相に合わすことができるＰ
ＬＬ回路を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
本発明は次の構成を備える。すなわち、請求項１記載の
ＰＬＬ回路は、外部信号と基準信号が入力され、該外部
信号を基に、その両エッジに同期して特定の時間幅を有
する微分信号を生成すると共に、前記基準信号の一方の
エッジから他方のエッジまでの期間と前記微分信号とが
重合する期間だけ進みパルスを出力し、前記基準信号の
他方のエッジから一方のエッジまでの期間と前記微分信
号とが重合する期間だけ遅れパルスを出力する位相比較
部と、前記進みパルスと前記遅れパルスが入力され、各
パルス毎の積分量を演算・比較すると共に、遅れパルス
の積分量が進みパルスの積分量より多い場合には出力電
圧を現在の出力電圧に対して下降させ、遅れパルスの積
分量が進みパルスの積分量より少ない場合には出力電圧
を現在の出力電圧に対して上昇させるチャージポンプ部
と、前記チャージポンプ部の出力電圧が入力され、該出
力電圧が上昇した場合には周波数が現在の周波数に対し
て下降し、出力電圧が下降した場合には周波数が現在の
周波数に対して上昇する補正基準信号を出力するＶＣＯ
とを具備し、前記基準信号の一方のエッジが前記微分信
号の中間位置となるように補正基準信号の位相を制御す
るＰＬＬ回路において、前記ＶＣＯは、前記チャージポ
ンプ部の出力電圧で制御されると共に、前記位相比較部
から出力される前記進みパルスと前記遅れパルスにより
制御され、遅れパルスのパルス幅が進みパルスのパルス
幅より長い場合には発振周波数が現在の周波数に対して
上昇し、遅れパルスのパルス幅が進みパルスのパルス幅
より短い場合には発振周波数が現在の周波数に対して下
降することを特徴とする。
【０００８】また、請求項２記載のＰＬＬ回路は、外部
信号と基準信号が入力され、該外部信号を基に、その両
エッジに同期して特定の時間幅を有する微分信号を生成
すると共に、前記基準信号の一方のエッジから他方のエ
ッジまでの期間と前記微分信号とが重合する期間だけ進
みパルスを出力し、前記基準信号の他方のエッジから一
方のエッジまでの期間と前記微分信号とが重合する期間
だけ遅れパルスを出力する位相比較部と、前記進みパル
スと前記遅れパルスが入力され、各パルス毎の積分量を
演算・比較すると共に、遅れパルスの積分量が進みパル
スの積分量より多い場合には出力電圧を現在の出力電圧
に対して下降させ、遅れパルスの積分量が進みパルスの
積分量より少ない場合には出力電圧を現在の出力電圧に
対して上昇させるチャージポンプ部と、前記チャージポ
ンプ部の出力電圧が入力され、該出力電圧が上昇した場
合には周波数が現在の周波数に対して下降し、出力電圧
が下降した場合には周波数が現在の周波数に対して上昇
する補正基準信号を出力するＶＣＯとを具備し、前記基
準信号の一方のエッジが前記微分信号の中間位置となる
ように補正基準信号の位相を制御するＰＬＬ回路におい
て、前記位相比較部と前記チャージポンプ部との間に
は、補正パルス発生部が設けられ、該補正パルス発生部
は、前記位相比較部から、前記微分信号の出力期間内に
前記遅れパルスと進みパルスがこの順番で入力された場
合は、補正遅れパルスと補正進みパルスを入力された遅
れパルスと進みパルスの順番で前記チャージポンプ部へ
出力し、また、進みパルスのみが入力された場合は、そ
の後の微分信号の出力期間内で遅れパルスと進みパルス
がこの順番で入力されるまで、補正進みパルスのみをチ
ャージポンプ部へ出力し、また、遅れパルスのみが入力
された場合は、その後の微分信号の出力期間内で遅れパ
ルスと進みパルスがこの順番で入力されるまで、補正遅
れパルスのみをチャージポンプ部へ出力し、また、進み
パルスと遅れパルスがこの順番で入力された場合であっ
て、その直前に補正遅れパルスのみが出力されていた場
合には補正遅れパルスのみをチャージポンプ部へ出力
し、またその直前に補正進みパルスのみが出力されてい
た場合には補正進みパルスのみをチャージポンプ部へ出
力することを特徴とする。
【０００９】さらに、前記ＶＣＯは、前記チャージポン
プ部の出力電圧で制御されると共に、前記補正パルス発
生部から出力される前記補正進みパルスと前記補正遅れ
パルスにより制御され、補正遅れパルスのパルス幅が補
正進みパルスのパルス幅より長い場合には発振周波数が
現在の周波数に対して上昇し、補正遅れパルスのパルス
幅が補正進みパルスのパルス幅より短い場合には発振周
波数が現在の周波数に対して下降するようにすると良
い。
【００１０】
【作用】ＶＣＯは、チャージポンプ部の出力電圧で制御
されると共に、位相比較部から出力される進みパルスと
遅れパルスにより制御されるため、制御ループの応答速
度が速くなる。また、位相比較部とチャージポンプ部と
の間には、補正パルス発生部が設けられ、補正パルス発
生部は、位相比較部から、微分信号の出力期間内に遅れ
パルスと進みパルスがこの順番で入力された場合は、補
正遅れパルスと補正進みパルスを入力された遅れパルス
と進みパルスの順番でチャージポンプ部へ出力し、ま
た、進みパルスのみが入力された場合は、その後の微分
信号の出力期間内で遅れパルスと進みパルスがこの順番
で入力されるまで、補正進みパルスのみをチャージポン
プ部へ出力し、また、遅れパルスのみが入力された場合
は、その後の微分信号の出力期間内で遅れパルスと進み
パルスがこの順番で入力されるまで、補正遅れパルスの
みをチャージポンプ部へ出力し、また、進みパルスと遅
れパルスがこの順番で入力された場合であって、その直
前に補正遅れパルスのみが出力されていた場合には補正
遅れパルスのみをチャージポンプ部へ出力し、またその
直前に補正進みパルスのみが出力されていた場合には補
正進みパルスのみをチャージポンプ部へ出力するため、
基準信号が外部信号と所定の位相関係となるまでの間に
位相比較部から出力される制御を打ち消す方向の遅れパ
ルスまたは進みパルスを削除することができ、基準信号
の位相を外部信号の位相に速やかに合わせられる。さら
に、ＶＣＯは、チャージポンプ部の出力電圧で制御され
ると共に、補正パルス発生部から出力される補正進みパ
ルスと補正遅れパルスにより制御されるため、制御ルー
プの応答速度が速くなり、外部信号に対する基準信号の
ジッタ量を小さくできると共に、速やかな位相合わせが
可能となる。
【００１１】
【実施例】以下、本発明の好適な一実施例について添付
図面と共に詳述する。なお、従来例と同じ構成の部分は
同じ番号を付し、説明は省略する。まず、図１および図
２を用いて構成を説明すると、ＰＬＬ回路１０は、位相
比較部５２と、補正パルス発生部１２と、チャージポン
プ部５４と、電流駆動回路１４と、ＶＣＯ１５とから構
成されている。
【００１２】さらに詳細には、補正パルス発生部１２
は、位相比較部５２とチャージポンプ部５４との間に設
けられており、遅れパルスＣＯを所定時間だけ遅延させ
た第２遅れパルスＣＯ２と進みパルスＤＯとからセット
パルスＲＡを発生させるセットパルス回路１６と、セッ
トパルスＲＡによりセットされると共に、進みパルスＤ
Ｏが入力された際にはリセットされる第１フラグＦ１、
およびセットパルスＲＡによりセットされると共に、遅
れパルスＣＯが入力された際にはリセットされる第２フ
ラグＦ２を生成するフラグ発生回路１８、第２遅れパル
スＣＯ２、進みパルスＤＯ、第１フラグＦ１、および第
２フラグＦ２が入力され、第１フラグＦ１がセットされ
ている間だけ第２遅れパルスＣＯ２を補正遅れパルスＣ
Ｃとして出力すると共に、第２フラグＦ２がセットされ
ている間だけ進みパルスＤＯを補正進みパルスＤＤとし
て出力するゲート回路２０から構成されている。フラグ
発生回路１８は、非同期リセット端子付きのＤ−ＦＦで
構成されている。
【００１３】電流駆動回路１４は、補正パルス発生部１
２とＶＣＯ１５との間に設けられており、第１駆動部２
２と第２駆動部２４とから構成されている。補正パルス
発生部１２から出力される補正遅れパルスＣＣと補正進
みパルスＤＤは、それぞれ第１駆動部２２と、第２駆動
部２４に入力され、また第１駆動部２２と第２駆動部２
４のオープンコレクタに形成された出力部分は共に接続
されて、２つの出力端子ＶＣ１、ＶＣ２にまとめられ、
各出力端子ＶＣ１、ＶＣ２は後述するマルチバイブレー
タのコンデンサの両端に接続されている。
【００１４】ＶＣＯ１５は、第１基準電位Ｖ１に接続さ
れ、チャージポンプ部５４の出力電圧ＣＨＯが上昇した
場合には、出力電圧ＶＡを現在の出力電圧より下降さ
せ、チャージポンプ部５４の出力電圧ＣＨＯが下降した
場合には出力電圧ＶＡを現在の出力電圧より上昇させる
可変電源部２６と、可変電源部２６の出力電圧ＶＡが各
コレクタ端子へ入力されると共に、各ベース端子が互い
に他のコレクタ端子に接続された２つのトランジスタ２
８ａ、２８ｂと、各トランジスタ２８ａ、２８ｂの各エ
ミッタ端子と第１基準電位Ｖ１より低い第２基準電位Ｖ
２との間に接続された２つの定電流源３０ａ、３０ｂ
と、各エミッタ端子間に接続されたコンデンサ３２とを
有するマルチバイブレータ３４を含んで構成され、基準
信号ＤＡを出力している。
【００１５】次に、動作について図１および図３を用い
て説明する。まず、補正パルス発生部１２の動作につい
て詳説すると、温度変化等によりＶＣＯ１５から出力さ
れる基準信号ＤＡの発振周波数が急に下降した場合には
基準信号ＤＡの位相が外部信号ＤＢの位相から遅れ始
め、基準信号ＤＡと外部信号ＤＢとの位相関係は、基準
信号ＤＡの位相と外部信号ＤＢの位相が略合っている状
態Ｔ１（基準信号ＤＡの立ち上がりエッジが微分信号Ｄ
Ｂ１の略中心位置となっている状態）から、基準信号Ｄ
Ａの立ち上がりエッジが微分信号ＤＢ１の後半部分に在
る状態Ｔ２、基準信号ＤＡの立ち上がりエッジが微分信
号ＤＢ１から外れた状態Ｔ３、さらには基準信号ＤＡの
立ち下がりエッジが微分信号ＤＢ１内に在る状態Ｔ４へ
と推移していく。補正パルス発生部１２は、この基準信
号ＤＡの外部信号ＤＢからの位相の遅れを補正するため
に、補正遅れパルスＣＣを補正進みパルスＤＤより多く
チャージポンプ部５４へ出力し、ＶＣＯ１５の発振周波
数を上げて、基準信号ＤＡの位相を外部信号ＤＢの位相
に合わせるように制御するが、状態Ｔ３となった際に第
２フラグＦ２の再セットを停止して、ＶＣＯ１５の発振
周波数を下げる方向に制御する補正進みパルスＤＤをゲ
ート回路２０にて強制的にストップさせる。これにより
基準信号ＤＡの位相を外部信号ＤＢの位相に合わせる動
作がより速くなる。また、反対に基準信号ＤＡの発振周
波数が急に上昇した場合には、微分信号ＤＢ１から基準
信号ＤＡの立ち上がりエッジが外れてから、再度微分信
号ＤＢ１内に戻るまでの間、第１フラグＦ１の再セット
を停止して、補正遅れパルスＤＤをゲート回路２０にて
強制的にストップさせ、補正進みパルスＣＣのみを出力
させて基準信号ＤＡの位相を外部信号ＤＢの位相に合わ
せる。
【００１６】次に、電流駆動回路１４の動作について図
２を用いて説明する。ＶＣＯ１５内のマルチバイブレー
タ３４は、２つのトランジスタ２８ａ、２８ｂが交互に
オン・オフ状態となり、発振動作を行っている。その発
振動作の繰り返し周期は、２つのトランジスタ２８ａ、
２８ｂのコレクタ端子が接続され、チャージポンプ部５
４の出力電圧ＣＨＯにより制御される可変電源部２６の
出力電圧ＶＡと、コンデンサ３２の両端に接続された２
つの定電流源３０ａ、３０ｂの電流値と、同じくコンデ
ンサ３２の両端にその出力端子ＶＣ１、ＶＣ２が接続さ
れた電流駆動回路１４の吸い込み電流値によって変化す
る。ここで補正遅れパルスＣＣと補正進みパルスＤＤが
共に出力され、かつ各パルス幅が等しい場合の電流駆動
回路１４の引き込み電流値をＩ１と、定電流源３０ａ、
３０ｂの電流値をＩ２とする。
【００１７】まず、補正遅れパルスＣＣが増加し、チャ
ージポンプ部５４の出力電圧ＣＨＯが下降すると、マル
チバイブレータ３４の可変電源部２６が出力する電圧が
上がる（第１基準電位Ｖ１を基準にすると電圧ＶＡが小
さくなる）。つまり可変電源部２６に接続されている２
つのトランジスタ２８ａ、２８ｂのコレクタ端子に印加
される電圧、さらには発振周波数を決定している２つの
トランジスタ２８ａ、２８ｂのベース端子の電圧が上昇
する。また、補正遅れパルスＣＣが増加すると電流駆動
回路１４の第１駆動部２２が引き込む電流が大きくなる
と共に、補正進みパルスＤＤが減少するため、電流駆動
回路１４が引き込む電流も電流値Ｉ１より大きくなる。
ここで、仮にトランジスタ２８ａがオン状態となってい
るとすると、トランジスタ２８ａ、コンデンサ３２、定
電流源３０ｂおよび電流駆動回路１４を経由して電流が
流れているが、電流駆動回路１４が引き込む電流が大き
くなるため、コンデンサ３２を流れる電流は（Ｉ１＋Ｉ
２）より増加し、コンデンサ３２のトランジスタ３０ｂ
のエミッタ端子側の電位の下降の度合いが早まる。従っ
て、トランジスタ３０ｂのエミッタ端子側の電位がトラ
ンジスタ２８ａのベース端子側の電位より低くなり、オ
フ状態であったトランジスタ２８ｂがオン状態となるま
での時間が短くなる。反対に、補正進みパルスＤＤが増
加し、チャージポンプ部５４の出力電圧ＣＨＯが上昇す
ると、可変電源部２６が出力する電圧が下がり、２つの
トランジスタ２８ａ、２８ｂのベース端子の電圧が下降
すると共に、電流駆動回路１４が引き込む電流が電流値
Ｉ１より小さくなる。従って、トランジスタ３０ｂのエ
ミッタ端子側の電位がトランジスタ２８ａのベース端子
側の電位より低くなり、オフ状態であったトランジスタ
２８ｂがオン状態となるまでの時間が長くなる。
【００１８】このようにして電流駆動回路１４を付加す
ることにより、補正遅れパルスＣＣと補正進みパルスＤ
Ｄを直接引き込み電流量に変換して、マルチバイブレー
タ３４の発振動作を制御できるため、補正遅れパルスＣ
Ｃと補正進みパルスＤＤの積分量を基にチャージポンプ
部５４にて生成される出力電圧ＣＨＯだけで制御する場
合よりも、基準信号ＤＡの位相補正動作が一層速くな
る。
【００１９】以上、本発明の好適な実施例について種々
述べてきたが、本発明は上述した実施例に限定されるの
ではなく、補正パルス発生部、電流駆動回路、およびＶ
ＣＯは上記実施例で示した動作と同じ動作を行うもので
あれば、他の構成の回路であっても良い。ＶＣＯ内に電
流駆動回路または電流駆動回路と同様の動作を行う回路
を含め、位相比較部から出力される進みパルスと遅れパ
ルスを補正パルス発生部を経ずに直接ＶＣＯに入力する
ようにしても良い。ＶＣＯは従来の構成のものとし、位
相比較部とチャージポンプ部との間に補正パルス発生部
を設けるだけでも良い等、発明の精神を逸脱しない範囲
で多くの改変を施し得るのはもちろんである。
【００２０】
【発明の効果】本発明に係るＰＬＬ回路を用いると、Ｖ
ＣＯは、チャージポンプ部の出力電圧で制御されると共
に、位相比較部から出力される進みパルスと遅れパルス
により制御されるため、制御ループの応答速度が速くな
り、外部信号に対する基準信号のジッタ量を小さくでき
る。また、位相比較部とチャージポンプ部との間には、
補正パルス発生部が設けられているため、位相比較部か
ら出力される位相制御を打ち消す方向の遅れパルスまた
は進みパルスを削除することができ、基準信号の位相を
外部信号の位相に速やかに合わせられる。さらに、ＶＣ
Ｏを、チャージポンプ部の出力電圧で制御されると共
に、補正パルス発生部から出力される補正進みパルスと
補正遅れパルスにより制御される構成とすると、制御ル
ープの応答速度が速くなり、外部信号に対する基準信号
のジッタ量を小さくできると共に、速やかな位相合わせ
が可能となるという著効を奏する。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路の一実施例の構成を示
したブロック図。
【図２】図１のＰＬＬ回路の電流駆動回路とＶＣＯの回
路図。
【図３】図１のＰＬＬ回路の動作を示すタイミングチャ
ート。
【図４】従来のＰＬＬ回路の一例を示すブロック図。
【符号の説明】
１０ ＰＬＬ回路 １２ 補正パルス発生部 １５ ＶＣＯ １６ セットパルス回路 １８ フラグ発生回路 ２０ ゲート回路 ５２ 位相比較部 ５４ チャージポンプ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 由夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭64−73824（ＪＰ，Ａ) 特開 平４−323524（ＪＰ，Ａ) 特開 昭60−256227（ＪＰ，Ａ) 特開 昭64−13815（ＪＰ，Ａ) 米国特許5105169（ＵＳ，Ａ) 米国特許5164966（ＵＳ，Ａ) 米国特許5175884（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/093 - 7/107

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部信号と基準信号が入力され、該外部
    信号を基に、その両エッジに同期して特定の時間幅を有
    する微分信号を生成すると共に、前記基準信号の一方の
    エッジから他方のエッジまでの期間と前記微分信号とが
    重合する期間だけ進みパルスを出力し、前記基準信号の
    他方のエッジから一方のエッジまでの期間と前記微分信
    号とが重合する期間だけ遅れパルスを出力する位相比較
    部と、 前記進みパルスと前記遅れパルスが入力され、各パルス
    毎の積分量を演算・比較すると共に、遅れパルスの積分
    量が進みパルスの積分量より多い場合には出力電圧を現
    在の出力電圧に対して下降させ、遅れパルスの積分量が
    進みパルスの積分量より少ない場合には出力電圧を現在
    の出力電圧に対して上昇させるチャージポンプ部と、 前記チャージポンプ部の出力電圧が入力され、該出力電
    圧が上昇した場合には周波数が現在の周波数に対して下
    降し、出力電圧が下降した場合には周波数が現在の周波
    数に対して上昇する補正基準信号を出力するＶＣＯとを
    具備し、前記基準信号の一方のエッジが前記微分信号の
    中間位置となるように補正基準信号の位相を制御するＰ
    ＬＬ回路において、 前記ＶＣＯは、 前記チャージポンプ部の出力電圧で制御されると共に、
    前記位相比較部から出力される前記進みパルスと前記遅
    れパルスにより制御され、 遅れパルスのパルス幅が進みパルスのパルス幅より長い
    場合には発振周波数が現在の周波数に対して上昇し、遅
    れパルスのパルス幅が進みパルスのパルス幅より短い場
    合には発振周波数が現在の周波数に対して下降すること
    を特徴とするＰＬＬ回路。
  2. 【請求項２】 外部信号と基準信号が入力され、該外部
    信号を基に、その両エッジに同期して特定の時間幅を有
    する微分信号を生成すると共に、前記基準信号の一方の
    エッジから他方のエッジまでの期間と前記微分信号とが
    重合する期間だけ進みパルスを出力し、前記基準信号の
    他方のエッジから一方のエッジまでの期間と前記微分信
    号とが重合する期間だけ遅れパルスを出力する位相比較
    部と、 前記進みパルスと前記遅れパルスが入力され、各パルス
    毎の積分量を演算・比較すると共に、遅れパルスの積分
    量が進みパルスの積分量より多い場合には出力電圧を現
    在の出力電圧に対して下降させ、遅れパルスの積分量が
    進みパルスの積分量より少ない場合には出力電圧を現在
    の出力電圧に対して上昇させるチャージポンプ部と、 前記チャージポンプ部の出力電圧が入力され、該出力電
    圧が上昇した場合には周波数が現在の周波数に対して下
    降し、出力電圧が下降した場合には周波数が現在の周波
    数に対して上昇する補正基準信号を出力するＶＣＯとを
    具備し、前記基準信号の一方のエッジが前記微分信号の
    中間位置となるように補正基準信号の位相を制御するＰ
    ＬＬ回路において、 前記位相比較部と前記チャージポンプ部との間には、補
    正パルス発生部が設けられ、 該補正パルス発生部は、前記位相比較部から、前記微分
    信号の出力期間内に前記遅れパルスと進みパルスがこの
    順番で入力された場合は、補正遅れパルスと補正進みパ
    ルスを入力された遅れパルスと進みパルスの順番で前記
    チャージポンプ部へ出力し、 また、進みパルスのみが入力された場合は、その後の微
    分信号の出力期間内で遅れパルスと進みパルスがこの順
    番で入力されるまで、補正進みパルスのみをチャージポ
    ンプ部へ出力し、 また、遅れパルスのみが入力された場合は、その後の微
    分信号の出力期間内で遅れパルスと進みパルスがこの順
    番で入力されるまで、補正遅れパルスのみをチャージポ
    ンプ部へ出力し、 また、進みパルスと遅れパルスがこの順番で入力された
    場合であって、その直前に補正遅れパルスのみが出力さ
    れていた場合には補正遅れパルスのみをチャージポンプ
    部へ出力し、またその直前に補正進みパルスのみが出力
    されていた場合には補正進みパルスのみをチャージポン
    プ部へ出力することを特徴とするＰＬＬ回路。
  3. 【請求項３】 前記ＶＣＯは、 前記チャージポンプ部の出力電圧で制御されると共に、
    前記補正パルス発生部から出力される前記補正進みパル
    スと前記補正遅れパルスにより制御され、 補正遅れパルスのパルス幅が補正進みパルスのパルス幅
    より長い場合には発振周波数が現在の周波数に対して上
    昇し、補正遅れパルスのパルス幅が補正進みパルスのパ
    ルス幅より短い場合には発振周波数が現在の周波数に対
    して下降することを特徴とする請求項２記載のＰＬＬ回
    路。
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