JP3879623B2 - 負荷駆動回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば直流モータのような直流電源で駆動される負荷に印加する電圧の指令値が、一定周波数のパルス幅変調（以下、ＰＷＭともいう）された指令信号パルスのデューティ（duty、１パルス周期に占めるパルス幅の割合）の形で与えられる場合に、負荷電圧の平均値が指令値に等しくなるように制御する負荷駆動回路に関する。
【０００２】
【従来の技術】
例えば、車載エアコン用直流モータは、所望のエアコン出力に合わせてその出力を調節する必要がある。この出力調整は、通常、直流モータに加わる電圧値が、所望のエアコン出力に対応する電圧値に一致するように制御することによって行なわれる。このためには、入力である電圧指令値に従って出力電圧を変化させ得る負荷駆動回路が必要である。
【０００３】
また近年、自動車の電装回路などでは、制御内容の高度化、複雑化に伴い制御に必要なロジック回路をアナログ回路でなくディジタル回路で構成することが主流となってきている。これに伴い、前記負荷に印加すべき電圧に対応する指令値は、アナログ電圧で与えられるのではなく、例えばマイコン、ＤＳＰ（Digital Signal Processor)などのロジック回路から一定周波数のＰＷＭ指令信号パルスのデューティの形で与えられる場合がある。
【０００４】
図９は、こうした負荷電圧指令値がＰＷＭ指令信号パルスのデューティの形で与えられる場合に、その指令値に従った電圧を負荷である直流モータに印加する負荷駆動回路を、アナログ回路で構成する場合の一例を機能ブロック図で示したものである。
【０００５】
指令値であるＰＷＭ指令信号パルスは、指令値演算回路１でパルスの波高値を一定値にクランプした後、ローパスフィルタを通すことによってＰＷＭ指令信号パルスのデューティに比例したアナログ指令電圧が算出される。算出されたアナログ指令電圧は、直流モータ２の急加速、急減速を避けるためソフトスタート演算回路３にて、指令電圧の時間変化率を一定値以下に抑えた後、誤差演算回路４にソフトスタート指令信号Ｖiとして入力される。
【０００６】
他方、直流モータ２の両端の電圧は、差動増幅回路５で検出され、ローパスフィルタ６にて高周波成分が減衰させられた後、フィードバック信号Ｖｆとして誤差演算回路４に入力される。誤差演算回路４は、ソフトスタート指令信号Ｖiとフィードバック信号Ｖｆの差である誤差信号ΔＶを演算して操作量演算回路７に出力する。操作量演算回路７では通常、比例積分演算が行なわれる。その出力は操作量信号ＱとしてＰＷＭ信号生成回路８にてパルス幅変調された操作量信号Ｑｐに変換された後、ゲート信号生成回路９にて操作量信号Ｑｐに対応したゲート駆動信号Ｖｇが生成される。ゲート駆動信号Ｖｇは、例えばＭＯＳＦＥＴからなるスイッチング素子ＴＲ１を駆動して直流電源電圧＋Ｖddからの負荷電流Ｉlをスイッチングさせる。これにより負荷の直流モータ２にパルス幅変調された負荷電流Ｉlが供給されてモータ２が回転する。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述したような従来のアナログ式の負荷駆動回路は、演算回路を多数使用しているために、演算回路の電圧、電流オフセットあるいはそれらのドリフトに起因する演算誤差が累積して制御精度が低下することがある。また、アナログ回路は、多数のコンデンサ、抵抗などの部品を必要とするために回路の小型化が困難である。
【０００８】
本発明は、かかる問題を解決するためになされたもので、その目的は、負荷駆動回路を可能な限りディジタル化することによって回路の集積度を高めて回路を小型化すると共に、アナログ式で問題となる演算誤差を少なくする負荷駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、パルス幅変調した直流電流で駆動する負荷の平均電圧が、パルス幅変調された指令信号パルスのデューティに比例するように制御する負荷駆動回路であって、前記指令信号パルスのデューティを算出する指令値演算回路と、算出されたデューティの時間変化率を所定値以下に抑えたソフトスタート指令信号を生成するソフトスタート演算回路と、該ソフトスタート指令信号とフィードバック信号との差である誤差信号を算出する誤差演算回路と、該誤差信号を積分した操作量信号を生成する操作量演算回路と、該操作量信号をパルス幅変調された操作量信号に変換するパルス幅変調信号生成回路とを備え、これらの回路をディジタル回路で構成すると共に、更に、前記パルス幅変調された操作量信号に基づいて負荷駆動用のスイッチング素子を駆動するためのゲート駆動信号を生成するゲート信号生成回路と、負荷の両端に現れる負荷電圧を検出する差動増幅回路と、該差動増幅回路にて検出した負荷電圧の高周波成分を減衰させるローパスフィルタと、該ローパスフィルタの出力をＡ／Ｄ変換して前記フィードバック信号を生成するＡ／Ｄ変換回路と、前記ゲート駆動信号を受けて直流負荷電流をスイッチングするスイッチング素子を備えることを特徴とする負荷駆動回路である。
【００１０】
このように負荷駆動回路の主要回路部分を全てディジタル回路で構成したことにより、それら回路部分では、アナログ回路の場合に問題となる演算回路の電圧、電流オフセットやそれらのドリフトに起因する演算誤差がなくなり、負荷駆動回路全体としての制御精度が向上する。また、アナログ回路の場合に必要であった多数のコンデンサ、抵抗などの部品が不要となることで回路の集積化が容易となり、負荷駆動回路を従来に比べて大幅に小型化することができる。
【００１１】
請求項２に記載の発明は、請求項１に記載の負荷駆動回路において、前記指令値演算回路を、前記パルス幅変調された指令信号パルスの１パルス幅中に計数した計時用クロックパルス数を、１パルス周期中に計数した計時用クロックパルス数で除算して前記デューティを算出する構成としたものである。
【００１２】
このように構成すれば、負荷電圧指令値であるパルス幅変調された指令信号パルスのデューティの値を、ディジタル数値の形で取得できる。この回路はディジタル回路で構成されているので、アナログ回路方式に比べて回路の集積度を上げることができ、回路を小型化できる利点がある。
【００１３】
請求項３に記載の発明は、請求項１又は２に記載の負荷駆動回路において、前記ソフトスタート演算回路は、前記デューティと加減算カウンタ回路のカウント数との数値の大小関係を加算／減算判定回路にて判定し、前記デューティが前記カウント数より大であるときは、前記加減算カウンタ回路にクロックパルスを加算カウントさせ、前記デューティが前記カウント数より小であるときは、前記加減算カウンタ回路にクロックパルスを減算カウントさせ、その加減算カウンタ回路のカウント数をソフトスタート指令信号として出力するように構成したことを特徴とするものである。
【００１４】
このように構成すれば指令値の急激な変動が抑制される。従って、負荷電圧の急激な変動も抑制されるので、負荷がモータのような場合には急加速、急減速を避けることができる。この回路は構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【００１５】
請求項４に記載の発明は、請求項１ないし３の何れかに記載の負荷駆動回路において、前記操作量演算回路は、第１の加算回路と操作量レジスタとを備え、前記第１の加算回路は前記誤差信号と前記操作量レジスタの内容を加算演算するようにし、前記操作量レジスタは周期的なラッチ信号パルスを受けて、該ラッチ信号パルスを受ける度にその時点の前記第１の加算回路の出力を内部レジスタにラッチし、ラッチした内容を操作量信号として出力するように構成したことを特徴とするものである。
【００１６】
このように構成すれば、誤差信号を積分演算した操作量信号を容易に生成することができる。この回路も構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【００１７】
請求項５に記載の発明は、請求項１ないし３の何れかに記載の負荷駆動回路において、前記操作量演算回路は、前記誤差信号と所定の定数を乗算回路にて乗算した数値と、請求項４に記載の操作量レジスタの内容とを第２の加算回路にて加算した値を前記操作量信号として出力するように構成したことを特徴とするものである。
【００１８】
このように構成すれば、誤差信号を比例積分演算した操作量信号を容易に生成することができ、負荷駆動回路の制御アルゴリズムを比例積分制御にすることができる。この回路も構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【００１９】
請求項６に記載の発明は、請求項１ないし５の何れかに記載の負荷駆動回路において、前記パルス幅変調信号生成回路は、プリセット可能な減算カウンタ回路からなり、該減算カウンタ回路は、周期的なラッチ信号パルスが入力される度に、その時点の前記操作量信号をプリセット値として内部のカウンタにセットした後、クロックパルスを減算カウントするものであって、該カウンタ内数値の符号が正である期間をパルス幅とするパルスをパルス幅変調された操作量信号として出力するように構成したことを特徴とするものである。
【００２０】
このように構成すれば、前段の操作量演算回路の出力である操作量信号に対応したパルス幅変調された操作量信号を容易に生成することができる。この回路も構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【００２１】
請求項７に記載の発明は、請求項１ないし６の何れかに記載の負荷駆動回路において、前記Ａ／Ｄ変換回路と前記誤差演算回路との間にディジタル式のローパスフィルタを追加した構成の負荷駆動回路であって、該ローパスフィルタは、前記Ａ／Ｄ変換回路の出力値の移動平均を計算する回路であることを特徴とするものである。
【００２２】
このように構成すれば、負荷電圧中の高周波成分を更に減衰させることができ、制御系の安定性を向上させることができる。この回路も構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【００２３】
請求項８に記載の発明は、請求項２に記載の指令値演算回路と、請求項３に記載のソフトスタート演算回路と、請求項４又は５に記載の操作量演算回路と、請求項６に記載のパルス幅変調信号生成回路とを備えることを特徴とする負荷駆動回路である。
【００２４】
これらの回路部分は、負荷駆動回路の主要操作信号であるパルス幅変調された操作量信号を算出する演算部であり、かなりの汎用性を持つ演算回路である。この演算回路の各回路は全てディジタル回路で構成されているので、回路の集積化、小型化、演算誤差の発生防止の効果がある。
【００２５】
請求項９に記載の発明は、請求項８に記載の演算回路部分に、更に請求項７に記載のディジタル式のローパスフィルタを追加した回路を備える負荷駆動回路である。
請求項７に記載の発明の効果と同様、負荷電圧中の高周波成分を更に減衰させる効果がある。
【００２６】
請求項１０に記載の発明は、請求項３に記載のソフトスタート演算回路と、請求項４又は５に記載の操作量演算回路と、請求項６に記載のパルス幅変調信号生成回路とを備えることを特徴とする負荷駆動回路である。
この負荷駆動回路の場合は、負荷電圧指令値をソフトスタート演算回路に、外部よりパラレル信号の形でいきなり与えて負荷電圧を制御する負荷駆動回路を構成できる利点がある。
【００２７】
請求項１１に記載の発明は、請求項１０に記載の演算回路部分に、更に請求項７に記載のディジタル式のローパスフィルタを追加した回路を備える負荷駆動回路である。
請求項７に記載の発明の効果と同様、負荷電圧中の高周波成分を更に減衰させる効果がある。
【００２８】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。図１は、本実施形態による負荷駆動回路の機能ブロック図である。なお図中、従来技術を示した図９と同一の機能ブロックには同一符号が付してある。図１の構成が図９と異なる点は、Ａ／Ｄ変換回路１０が追加されている点と、本実施形態では、指令値演算回路１、ソフトスタート演算回路３、誤差演算回路４、操作量演算回路７、ＰＷＭ生成回路８が、いずれもアナログ回路ではなくディジタル回路で構成されている点である。
【００２９】
次に各機能ブロックの内容について説明する。
図２は、指令値演算回路１の回路構成を示すブロック図である。この指令値演算回路１は、パルスエッジ検出回路１ａ、カウンタ回路１ｂ、パルス幅レジスタ１ｃ、パルス周期レジスタ１ｄ、除算回路１ｅを備える。
【００３０】
負荷の一例としてのモータ２に印加する電圧指令値は、所定周期のＰＷＭ指令信号パルスの形でパルスエッジ検出回路１ａに入力される。このＰＷＭ指令信号パルスのデューティが、その時点における負荷に印加すべき電圧に比例するようにＰＷＭ指令信号パルスは形成されている。パルスエッジ検出回路１ａは、入力されたＰＷＭ指令信号パルスの立ち上がりと立ち下がりを検出し、それぞれの検出タイミングに同期して、ＰＷＭ指令信号パルスの周期より十分に短いパルス幅の立ち上がりエッジパルス、立ち下がりエッジパルスを発生する。
【００３１】
一方、カウンタ回路１ｂは、図示しないクロックパルス発生回路からの計時用クロックパルスを計数する。この計時用クロックパルスは、ＰＷＭ指令信号パルスのパルス幅を検出するためのものである。そのパルス周期は、ＰＷＭ指令信号パルスのデューティの検出精度に影響するため、ＰＷＭ指令信号パルスの周期よりも十分短くしてある。カウンタ回路1ｂのカウント数は、パラレル信号の形でパルス幅レジスタ１ｃ、パルス周期レジスタ１ｄに入力信号として供給されている。
【００３２】
パルスエッジ検出回路１ａがＰＷＭ指令信号パルスの立ち上がりを検出し、それに同期した立ち上がりエッジパルスを発生すると、カウンタ回路１ｂは一旦ゼロにリセットされた後、直ちに計時用クロックパルスのカウントを開始する。続いてパルスエッジ検出回路１ａがＰＷＭ指令信号パルスの立ち下がりを検出し、それに同期した立ち下がりエッジパルスを発生すると、その時点のカウンタ回路１ｂのカウント数がパルス幅レジスタ１ｃにラッチされる。ラッチされたカウント数は、その時点におけるＰＷＭ指令信号のパルス幅に比例している。
【００３３】
次にパルスエッジ検出回路１ａが、ＰＷＭ指令信号パルスの立ち上がりを再び検出し、それに同期した立ち上がりエッジパルスを発生すると、その時点のカウンタ回路１ｂのカウント数がパルス周期レジスタ１ｄにラッチされる。ラッチされたカウント数は、ＰＷＭ指令信号パルスの周期に比例している。ラッチ動作が終了すると、直後にカウンタ回路１ｂは再びゼロにリセットされる。そして、次のＰＷＭ指令信号パルスのデューティの検出のために、再び計時用クロックパルスの計数を開始する。このようにしてパルス幅レジスタ１ｃにラッチされたＰＷＭ指令信号パルスのパルス幅に比例するカウント数は、除算回路１ｄにてパルス周期レジスタ１ｄにラッチされたＰＷＭ指令信号パルスの周期に比例するカウント数で除算される。これにより、ＰＷＭ指令信号パルスのその時点におけるデューティの値が求まる。
【００３４】
図３は、指令値演算回路１の後段に接続されるソフトスタート演算回路３の構成を示す。ソフトスタート演算回路３は、加算／減算判定回路３ａと加減算カウンタ回路３ｂを備える。加算／減算判定回路３ａには、第１の入力データとして除算回路１ｅの演算結果である指令値信号パルスのデューティの値が入力される。また第２の入力データとして、加減算カウンタ回路３ｂのカウント値が入力されている。加算／減算判定回路３ａは、第１、第２の入力データの大小関係を判定する。第１の入力データであるデューティの値が、第２の入力データである加減算カウンタ回路３ｂのカウント値よりも大である場合には、出力信号である加算／減算信号は“ High "レベルになる。大小関係が逆の場合は“ Low "レベルになる。
【００３５】
加減算カウンタ回路３ｂには、図示しないクロックパルス発生回路からの周期的なクロックパルスが入力されている。加算／減算信号が“ High "レベルの場合には、加減算カウンタ３ｂはクロックパルスの加算カウントを、“ Low "レベルの場合には減算カウントを行なう。指令値信号パルスのデューティの値が加減算カウンタ回路３ｂのカウント値より大きい場合、加算／減算信号は“ High "レベルとなって加算カウントが行なわれ、デューティの値に等しくなるまでカウント値が漸増する。デューティの値が、加減算カウンタ回路３ｂのカウント値より小さい場合には、加算／減算信号は“ Low "レベルとなり、減算カウントが行なわれてデューティの値に等しくなるまでカウント値が漸減する。
【００３６】
このようにして、加減算カウンタ回路３ｂ内のカウント値は、入力である指令信号パルスのデューティの値に追随する。追随する速度は、加減算カウンタ回路３ｂへ入力されるクロックパルスの周波数によって決まる。このクロックパルスの周波数は、前述した指令値演算回路１内のカウンタ回路１ｂに入力される計時用クロックパルスの周波数よりも低い値に設定されている。このような追随動作の結果、デューティの値が急激に変化したとしても、加減算カウンタ回路３ｂの出力であるソフトスタート指令信号Ｖｉの値は急激に変化せず、一定の勾配でもって変化する。即ち、このソフトスタート演算回路３は、ステップ入力をランプ入力に変換する作用をなす。従って、後段の制御動作により負荷である直流モータ２にソフトスタート指令信号Ｖｉに比例した電圧が印加されたとしても、モータ２の回転数が急激に変化することはない。モータ２の加減速の加速度は、クロックパルスで決まる一定値以下に抑えられることとなる。
【００３７】
図４は、次段の誤差演算回路４と操作量演算回路７の内部回路構成をブロック図で示す。ソフトスタート演算回路３の出力であるソフトスタート指令信号Ｖｉは、パラレル信号の形で誤差演算回路４に被減数として入力される。誤差演算回路４の減数としては、後述するＡ／Ｄ変換回路１０の出力であるフィードバック信号Ｖｆが、これもパラレル信号の形で入力される。誤差演算回路４は、被減数Ｖｉから減数Ｖｆを引き算して誤差信号ΔＶを算出する。
【００３８】
操作量演算回路７は、第１の加算回路７ａと操作量レジスタ７ｂを備える。第１の加算回路７ａには、被加数として操作量レジスタ７bの内容が、加数として誤差信号ΔＶが入力される。加算された演算結果は、操作量レジスタ７ｂにパラレル信号の形で出力される。操作量レジスタ７bには、パラレル信号である前記加算結果と、ラッチ信号パルスが入力されている。そしてラッチ信号パルスが入力された瞬間に、前記加算結果が内部のレジスタにラッチされる。
【００３９】
即ち、（ｎ−１）番目のラッチ信号パルスが入力された直後の操作量レジスタ７ｂ内の値（以下、操作量信号という）をＱ（ｎ−１）、ｎ番目のラッチ信号パルスが入力された直後の値をＱ（ｎ）、ｎ番目のラッチ信号パルスが入力される直前の誤差信号の値をΔＶ（ｎ−１）とすると、次式の演算が行なわれることになる。
Ｑ（ｎ）＝Ｑ（ｎ−１）＋ΔＶ（ｎ−１） （１）式
ラッチ信号パルスが周期的なパルス信号であってその周期は短く、また操作量信号Ｑの初期値Ｑ（０）がゼロであったとすると、（１）式は次のように書ける。
Ｑ（ｔ）＝（１／Ｔi）・∫ΔＶ（ｔ）・ｄt （２）式
ここに、Ｑ（ｔ）は時刻ｔにおける操作量信号、ΔＶ（ｔ）は時刻ｔにおける誤差信号の値を表す。また、Ｔｉはラッチ信号パルスの周期であり積分時間と呼ばれる定数である。
【００４０】
この（２）式から明らかなように、本実施形態の操作量演算回路７は、誤差信号ΔＶの積分演算回路となっている。その積分演算の結果は、操作量信号Ｑとして次段のＰＷＭ信号生成回路８に送られる。
【００４１】
次段のＰＷＭ信号生成回路８は、操作量信号Ｑに対応したデューティを持つパルス幅変調された操作量信号（以下、ＰＷＭ操作量信号という）Ｑｐを発生させる回路である。ＰＷＭ信号生成回路８は、図５に示すように減算カウンタ回路８ａにより構成されている。前段で算出された操作量信号Ｑの値は、パラレル信号の形でプリセット入力端子に印加される。減算カウンタ回路８ａはラッチ信号入力端子を備えており、ラッチ信号パルスが入力されると、その時点のプリセット入力端子のデータが、内部カウンタにプリセットされる。プリセットされた値は、図示しないクロックパルス発生回路からのクロックパルスを計数することにより減算カウントされていき“ゼロ "になる。“ゼロ "になった後も更に減算カウントは続けられ、カウント値は負数となる。
【００４２】
ＰＷＭ信号生成回路８の出力であるＰＷＭ操作量信号Ｑｐは、減算カウンタ回路８ａの符号ビットの状態から作り出される。減算カウンタ回路８ａが２進減算カウンタの場合、最上位ビット（ＭＳＢ）がカウンタ内数値の符号を表す。数値が正数の場合は通常“０（ Low レベル） "、負数の場合は、補数で表されることから“１ （ High レベル）"となる。従って、最上位ビット（ＭＳＢ）の状態を反転して取り出すと、その信号は、プリセットされた数値がゼロに減算カウントされるまでの間は“ High "レベルであり、ゼロになってから次のラッチ信号パルスにより新たな操作量信号Ｑがプリセットされるまでの間は“ Low "レベルである。従って、例えば、最大操作量が負荷に電流を連続通電する場合であったとすると、最大操作量信号に相当するカウント数値をゼロに減算カウントするのに要する時間が、ラッチ信号パルスの周期と一致するようにクロックパルスの周期を調整しておけば、この最上位ビット（ＭＳＢ）を反転した信号は、操作量信号Ｑに対応したＰＷＭ操作量信号Ｑｐのパルス波形となる。
【００４３】
ＰＷＭ信号生成回路８で生成されたＰＷＭ操作量信号Ｑｐのパルスは、ゲート信号生成回路９で電圧レベルが変換されて、ゲート駆動信号Ｖｇを生成する。生成されたゲート駆動信号Ｖｇは、例えばＭＯＳＦＥＴからなるスイッチング素子ＴＲ１のゲートを駆動して直流電源電圧＋Ｖddから供給される負荷電流Ｉlをスイッチングさせる。これによりパルス幅変調された負荷電流が、負荷であるモータ２に流れてモータ２が駆動される。
【００４４】
次に負荷であるモータ２に印加された電圧をフィードバックする、フィードバックループ回路について説明する。
図６にフィードバックループ中の差動増幅回路５とローパスフィルタ６の回路構成例を示す。モータ２の両端の電圧ΔＶｌは、差動増幅回路５の入力端子である負荷端子電圧（＋）、負荷端子電圧（−）に入力される。モータ２に並列に接続されたダイオードＤ１は、回生電流を流すためのものであり、コンデンサＣ１は主にノイズの発生を防止するためのものである。
【００４５】
差動増幅回路５は、演算増幅器ＯＰ１を使用したアナログ減算回路である。Ｒ１＝Ｒ３、Ｒ２＝Ｒ４とすると出力電圧Ｖ01は次のようになり、負荷の両端の電圧ΔＶｌを増幅した電圧が得られる。
Ｖ01＝−（Ｒ２／Ｒ１）・ΔＶｌ （３）式
【００４６】
次段のローパスフィルタ６は、演算増幅器ＯＰ２を使用したアナログフィルタ回路で、出力である負荷電圧Ｖ02は、次のようになる。
Ｖ02＝−Ｖ01・（Ｒ６／Ｒ５）／（１＋Ｓ・Ｒ６・Ｃ２） （４）式
ここにＳはラプラス演算子である。この回路は、時定数（Ｒ６・Ｃ２）の一次遅れのローパスフィルタである。従って、時定数（Ｒ６・Ｃ２）を調整することにより、負荷のモータ２の印加電圧波形から高調波成分を除去した平均電圧を、負荷電圧Ｖ02として取り出すことができる。
【００４７】
負荷電圧Ｖ02は、次段のＡ／Ｄ変換回路１０にてディジタル値に変換され、変換された値は、負荷のフィードバック電圧Ｖｆとして前述した誤差演算回路４に入力される。
【００４８】
以上、説明してきた動作により、負荷であるモータ２の両端の電圧の平均値は、ＰＷＭ指令信号パルスのデューティに比例した電圧に制御される。
図１の負荷駆動回路をフィードバック制御系として眺めると、前向き伝達関数を決める操作量演算回路７は、誤差信号ΔＶの積分回路であり、フィードバックループには一次遅れのローパスフィルタ６が挿入されている。従って、制御特性は一見、複雑に見える。しかし、ローパスフィルタ６の一次遅れの時定数（Ｒ６・Ｃ２）の値は、通常は（２）式中の積分時間Ｔｉよりも短い時間に設定されている。従って、制御系全体としては、図１の負荷駆動回路は、殆ど積分制御のアルゴリズムになっている。
【００４９】
なお、本発明は、上記実施形態にのみ限定されるものではなく、例えば次のように変形または拡張してもよい。
図７は、図４に示した操作量演算回路７を、比例積分演算回路に変形したものである。操作量信号Ｑは次の式で表される。
Ｑ（ｔ）＝Ｋi・ΔＶ＋（１／Ｔi）・∫ΔＶ（ｔ）・ｄt （５）式
ここにＫｉは比例定数である。このような演算回路に置き換えることによって、図１の負荷駆動回路の制御アルリズムは、比例積分制御に変わる。
【００５０】
また、図８は、図１の負荷駆動回路におけるＡ／Ｄ変換回路１０の後段にディジタル式のローパスフィルタ１１を追加したものである。アナログ式のローパスフィルタ６の場合、ＰＷＭ波形である負荷電圧の高周波成分を十分に減衰させようとすると、コンデンサＣ２の値が大きくなりすぎ、ローパスフィルタ６を集積回路で構成することが難しくなる場合がある。このような場合、コンデンサＣ２の値は、集積回路で実現できる程度の値に抑え、ローパスフィルタ６で除去できなかった高周波成分をディジタルなローパスフィルタ１１で除去する。このようにすれば、ローパスフィルタ６、１１を共に集積回路で構成することが可能となり、負荷駆動回路を更に小型化することができる。ディジタルなローパスフィルタ１１は、Ａ／Ｄ変換回路１０でディジタル化された数値の複数個の移動平均を求める回路で実現することができる。
【００５１】
【発明の効果】
以上の説明から明らかなように、本発明によれば、従来はアナログ回路で構成していた指令値演算回路１、ソフトスタート演算回路３、誤差演算回路４、操作量演算回路７、ＰＷＭ信号生成回路８、ローパスフィルタ１１など、負荷駆動回路の主要回路部分を全てディジタル回路で構成することが可能となる。従って、それらの回路部分では、アナログ回路の場合に問題となった演算回路のオフセットやドリフトに起因する演算誤差がなくなり、負荷駆動回路全体としての制御精度が向上する。また、アナログ回路の場合に必要であった多数のコンデンサ、抵抗などの部品が不要となることで回路の集積化が容易となるため、負荷駆動回路を従来に比べて大幅に小型化することできる。
【図面の簡単な説明】
【図１】本発明の負荷駆動回路の一実施形態を示す構成ブロック図である。
【図２】図１中の指令値演算回路のブロック図である。
【図３】図１中のソフトスタート演算回路のブロック図である。
【図４】図１中の誤差演算回路と操作量演算回路のブロック図である。
【図５】図１中のＰＷＭ信号生成回路の構成を示す図である。
【図６】図１中の差動増幅回路とアナログ式ローパスフィルタの一実施例を示す回路図である。
【図７】操作量演算回路の他の実施例を含む図４相当図である。
【図８】ディジタルなローパスフィルタを追加した図１相当図である。
【図９】従来技術を示す図１相当図である。
【符号の説明】
図面中、１は指令値演算回路、２は負荷としての直流モータ、３はソフトスタート演算回路、３ａは加算／減算判定回路、３ｂは加減算カウンタ回路、４は誤差演算回路、５は差動増幅回路、６はローパスフィルタ、７は操作量演算回路、７ａは第１の加算回路、７ｂは操作量レジスタ、７ｃは乗算回路、７ｄは第２の加算回路、７ｅは所定の定数、８はＰＷＭ信号生成回路（パルス幅変調信号生成回路）、８ａは減算カウンタ回路、９はゲート信号生成回路、１０はＡ／Ｄ変換回路、１１はディジタル式のローパスフィルタ、Ｉlは直流負荷電流、Ｑは操作量信号、ＱｐはＰＷＭ操作量信号（パルス幅変調された操作量信号）、ＴＲ１はスイッチング素子、Ｖｆフィードバック信号、Ｖｇはゲート駆動信号、Ｖｉはソフトスタート指令信号、ΔＶは誤差信号、ΔＶl は負荷電圧を示す。

Claims (11)

1. パルス幅変調した直流電流で駆動する負荷の平均電圧が、パルス幅変調された指令信号パルスのデューティに比例するように制御する負荷駆動回路であって、
   前記指令信号パルスのデューティを算出するディジタル式の指令値演算回路と、
   算出されたデューティの時間変化率を所定値以下に抑えたソフトスタート指令信号を生成するディジタル式のソフトスタート演算回路と、
   前記ソフトスタート指令信号とフィードバック信号との差である誤差信号を算出するディジタル式の誤差演算回路と、
   前記誤差信号を積分した操作量信号を生成するディジタル式の操作量演算回路と、
   前記操作量信号をパルス幅変調された操作量信号に変換するディジタル式のパルス幅変調信号生成回路と、
   前記パルス幅変調された操作量信号に基づいて負荷駆動用のスイッチング素子を駆動するためのゲート駆動信号を生成するゲート信号生成回路と、
   前記ゲート駆動信号を受けて直流負荷電流をスイッチングするスイッチング素子と、
   負荷の両端に現れる負荷電圧を検出する差動増幅回路と、
   前記差動増幅回路にて検出した負荷電圧の高周波成分を減衰させるローパスフィルタと、
   前記ローパスフィルタの出力をＡ／Ｄ変換して前記フィードバック信号を生成するＡ／Ｄ変換回路とを備える負荷駆動回路。
2. 前記指令値演算回路は、前記パルス幅変調された指令信号パルスの１パルス幅中に計数した計時用クロックパルス数を、１パルス周期中に計数した計時用クロックパルス数で除算して前記デューティを算出する構成であることを特徴とする請求項１に記載の負荷駆動回路。
3. 前記ソフトスタート演算回路は、前記デューティと加減算カウンタ回路のカウント数との数値の大小関係を加算／減算判定回路にて判定し、前記デューティが前記カウント数より大であるときは、前記加減算カウンタ回路にクロックパルスを加算カウントさせ、前記デューティが前記カウント数より小であるときは、前記加減算カウンタ回路にクロックパルスを減算カウントさせ、その加減算カウンタ回路のカウント数をソフトスタート指令信号として出力する構成であることを特徴とする請求項１又は２に記載の負荷駆動回路。
4. 前記操作量演算回路は、第１の加算回路と操作量レジスタとを備え、前記第１の加算回路は前記誤差信号と前記操作量レジスタの内容を加算演算するものであり、前記操作量レジスタは周期的なラッチ信号パルスを受けて、該ラッチ信号パルスを受ける度にその時点の前記第１の加算回路の出力を内部レジスタにラッチし、ラッチした内容を操作量信号として出力する構成であることを特徴とする請求項１ないし３の何れかに記載の負荷駆動回路。
5. 前記操作量演算回路は、前記誤差信号と所定の定数を乗算回路にて乗算した数値と、前記操作量レジスタの内容とを第２の加算回路にて加算し、その加算結果を前記操作量信号として出力する構成であることを特徴とする請求項１ないし３の何れかに記載の負荷駆動回路。
6. 前記パルス幅変調信号生成回路は、プリセット可能な減算カウンタ回路からなり、該減算カウンタ回路は、周期的なラッチ信号パルスが入力される度に、その時点の前記操作量信号をプリセット値として内部のカウンタにセットした後、クロックパルスを減算カウントするものであって、該カウンタ内数値の符号が正である期間をパルス幅とするパルスをパルス幅変調された操作量信号として出力する構成であることを特徴とする請求項１ないし５の何れかに記載の負荷駆動回路。
7. 前記Ａ／Ｄ変換回路と前記誤差演算回路との間にディジタル式のローパスフィルタを追加した構成の負荷駆動回路であって、該ローパスフィルタは、前記Ａ／Ｄ変換回路の出力値の移動平均を計算する回路であることを特徴とする請求項１ないし６の何れかに記載の負荷駆動回路。
8. 請求項２に記載の指令値演算回路と、請求項３に記載のソフトスタート回路と、請求項４又は５に記載の操作量演算回路と、請求項６に記載のパルス幅変調信号生成回路とを備えることを特徴とする負荷駆動回路。
9. 更に請求項７に記載のディジタル式のローパスフィルタを備えることを特徴とする請求項８に記載の負荷駆動回路。
10. 請求項３に記載のソフトスタート演算回路と、請求項４又は５に記載の操作量演算回路と、請求項６に記載のパルス幅変調信号生成回路とを備えることを特徴とする負荷駆動回路。
11. 更に請求項７に記載のディジタル式のローパスフィルタを備えることを特徴とする請求項１０に記載の負荷駆動回路。

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