JP3879623B2 - 負荷駆動回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば直流モータのような直流電源で駆動される負荷に印加する電圧の指令値が、一定周波数のパルス幅変調(以下、PWMともいう)された指令信号パルスのデューティ(duty、1パルス周期に占めるパルス幅の割合)の形で与えられる場合に、負荷電圧の平均値が指令値に等しくなるように制御する負荷駆動回路に関する。
【0002】
【従来の技術】
例えば、車載エアコン用直流モータは、所望のエアコン出力に合わせてその出力を調節する必要がある。この出力調整は、通常、直流モータに加わる電圧値が、所望のエアコン出力に対応する電圧値に一致するように制御することによって行なわれる。このためには、入力である電圧指令値に従って出力電圧を変化させ得る負荷駆動回路が必要である。
【0003】
また近年、自動車の電装回路などでは、制御内容の高度化、複雑化に伴い制御に必要なロジック回路をアナログ回路でなくディジタル回路で構成することが主流となってきている。これに伴い、前記負荷に印加すべき電圧に対応する指令値は、アナログ電圧で与えられるのではなく、例えばマイコン、DSP(Digital Signal Processor)などのロジック回路から一定周波数のPWM指令信号パルスのデューティの形で与えられる場合がある。
【0004】
図9は、こうした負荷電圧指令値がPWM指令信号パルスのデューティの形で与えられる場合に、その指令値に従った電圧を負荷である直流モータに印加する負荷駆動回路を、アナログ回路で構成する場合の一例を機能ブロック図で示したものである。
【0005】
指令値であるPWM指令信号パルスは、指令値演算回路1でパルスの波高値を一定値にクランプした後、ローパスフィルタを通すことによってPWM指令信号パルスのデューティに比例したアナログ指令電圧が算出される。算出されたアナログ指令電圧は、直流モータ2の急加速、急減速を避けるためソフトスタート演算回路3にて、指令電圧の時間変化率を一定値以下に抑えた後、誤差演算回路4にソフトスタート指令信号Viとして入力される。
【0006】
他方、直流モータ2の両端の電圧は、差動増幅回路5で検出され、ローパスフィルタ6にて高周波成分が減衰させられた後、フィードバック信号Vfとして誤差演算回路4に入力される。誤差演算回路4は、ソフトスタート指令信号Viとフィードバック信号Vfの差である誤差信号ΔVを演算して操作量演算回路7に出力する。操作量演算回路7では通常、比例積分演算が行なわれる。その出力は操作量信号QとしてPWM信号生成回路8にてパルス幅変調された操作量信号Qpに変換された後、ゲート信号生成回路9にて操作量信号Qpに対応したゲート駆動信号Vgが生成される。ゲート駆動信号Vgは、例えばMOSFETからなるスイッチング素子TR1を駆動して直流電源電圧+Vddからの負荷電流Ilをスイッチングさせる。これにより負荷の直流モータ2にパルス幅変調された負荷電流Ilが供給されてモータ2が回転する。
【0007】
【発明が解決しようとする課題】
しかしながら、前述したような従来のアナログ式の負荷駆動回路は、演算回路を多数使用しているために、演算回路の電圧、電流オフセットあるいはそれらのドリフトに起因する演算誤差が累積して制御精度が低下することがある。また、アナログ回路は、多数のコンデンサ、抵抗などの部品を必要とするために回路の小型化が困難である。
【0008】
本発明は、かかる問題を解決するためになされたもので、その目的は、負荷駆動回路を可能な限りディジタル化することによって回路の集積度を高めて回路を小型化すると共に、アナログ式で問題となる演算誤差を少なくする負荷駆動回路を提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明は、パルス幅変調した直流電流で駆動する負荷の平均電圧が、パルス幅変調された指令信号パルスのデューティに比例するように制御する負荷駆動回路であって、前記指令信号パルスのデューティを算出する指令値演算回路と、算出されたデューティの時間変化率を所定値以下に抑えたソフトスタート指令信号を生成するソフトスタート演算回路と、該ソフトスタート指令信号とフィードバック信号との差である誤差信号を算出する誤差演算回路と、該誤差信号を積分した操作量信号を生成する操作量演算回路と、該操作量信号をパルス幅変調された操作量信号に変換するパルス幅変調信号生成回路とを備え、これらの回路をディジタル回路で構成すると共に、更に、前記パルス幅変調された操作量信号に基づいて負荷駆動用のスイッチング素子を駆動するためのゲート駆動信号を生成するゲート信号生成回路と、負荷の両端に現れる負荷電圧を検出する差動増幅回路と、該差動増幅回路にて検出した負荷電圧の高周波成分を減衰させるローパスフィルタと、該ローパスフィルタの出力をA/D変換して前記フィードバック信号を生成するA/D変換回路と、前記ゲート駆動信号を受けて直流負荷電流をスイッチングするスイッチング素子を備えることを特徴とする負荷駆動回路である。
【0010】
このように負荷駆動回路の主要回路部分を全てディジタル回路で構成したことにより、それら回路部分では、アナログ回路の場合に問題となる演算回路の電圧、電流オフセットやそれらのドリフトに起因する演算誤差がなくなり、負荷駆動回路全体としての制御精度が向上する。また、アナログ回路の場合に必要であった多数のコンデンサ、抵抗などの部品が不要となることで回路の集積化が容易となり、負荷駆動回路を従来に比べて大幅に小型化することができる。
【0011】
請求項2に記載の発明は、請求項1に記載の負荷駆動回路において、前記指令値演算回路を、前記パルス幅変調された指令信号パルスの1パルス幅中に計数した計時用クロックパルス数を、1パルス周期中に計数した計時用クロックパルス数で除算して前記デューティを算出する構成としたものである。
【0012】
このように構成すれば、負荷電圧指令値であるパルス幅変調された指令信号パルスのデューティの値を、ディジタル数値の形で取得できる。この回路はディジタル回路で構成されているので、アナログ回路方式に比べて回路の集積度を上げることができ、回路を小型化できる利点がある。
【0013】
請求項3に記載の発明は、請求項1又は2に記載の負荷駆動回路において、前記ソフトスタート演算回路は、前記デューティと加減算カウンタ回路のカウント数との数値の大小関係を加算/減算判定回路にて判定し、前記デューティが前記カウント数より大であるときは、前記加減算カウンタ回路にクロックパルスを加算カウントさせ、前記デューティが前記カウント数より小であるときは、前記加減算カウンタ回路にクロックパルスを減算カウントさせ、その加減算カウンタ回路のカウント数をソフトスタート指令信号として出力するように構成したことを特徴とするものである。
【0014】
このように構成すれば指令値の急激な変動が抑制される。従って、負荷電圧の急激な変動も抑制されるので、負荷がモータのような場合には急加速、急減速を避けることができる。この回路は構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【0015】
請求項4に記載の発明は、請求項1ないし3の何れかに記載の負荷駆動回路において、前記操作量演算回路は、第1の加算回路と操作量レジスタとを備え、前記第1の加算回路は前記誤差信号と前記操作量レジスタの内容を加算演算するようにし、前記操作量レジスタは周期的なラッチ信号パルスを受けて、該ラッチ信号パルスを受ける度にその時点の前記第1の加算回路の出力を内部レジスタにラッチし、ラッチした内容を操作量信号として出力するように構成したことを特徴とするものである。
【0016】
このように構成すれば、誤差信号を積分演算した操作量信号を容易に生成することができる。この回路も構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【0017】
請求項5に記載の発明は、請求項1ないし3の何れかに記載の負荷駆動回路において、前記操作量演算回路は、前記誤差信号と所定の定数を乗算回路にて乗算した数値と、請求項4に記載の操作量レジスタの内容とを第2の加算回路にて加算した値を前記操作量信号として出力するように構成したことを特徴とするものである。
【0018】
このように構成すれば、誤差信号を比例積分演算した操作量信号を容易に生成することができ、負荷駆動回路の制御アルゴリズムを比例積分制御にすることができる。この回路も構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【0019】
請求項6に記載の発明は、請求項1ないし5の何れかに記載の負荷駆動回路において、前記パルス幅変調信号生成回路は、プリセット可能な減算カウンタ回路からなり、該減算カウンタ回路は、周期的なラッチ信号パルスが入力される度に、その時点の前記操作量信号をプリセット値として内部のカウンタにセットした後、クロックパルスを減算カウントするものであって、該カウンタ内数値の符号が正である期間をパルス幅とするパルスをパルス幅変調された操作量信号として出力するように構成したことを特徴とするものである。
【0020】
このように構成すれば、前段の操作量演算回路の出力である操作量信号に対応したパルス幅変調された操作量信号を容易に生成することができる。この回路も構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【0021】
請求項7に記載の発明は、請求項1ないし6の何れかに記載の負荷駆動回路において、前記A/D変換回路と前記誤差演算回路との間にディジタル式のローパスフィルタを追加した構成の負荷駆動回路であって、該ローパスフィルタは、前記A/D変換回路の出力値の移動平均を計算する回路であることを特徴とするものである。
【0022】
このように構成すれば、負荷電圧中の高周波成分を更に減衰させることができ、制御系の安定性を向上させることができる。この回路も構成が簡単である点に加え、ディジタル回路で構成されているので回路の集積化、小型化、演算誤差の発生防止に効果がある。
【0023】
請求項8に記載の発明は、請求項2に記載の指令値演算回路と、請求項3に記載のソフトスタート演算回路と、請求項4又は5に記載の操作量演算回路と、請求項6に記載のパルス幅変調信号生成回路とを備えることを特徴とする負荷駆動回路である。
【0024】
これらの回路部分は、負荷駆動回路の主要操作信号であるパルス幅変調された操作量信号を算出する演算部であり、かなりの汎用性を持つ演算回路である。この演算回路の各回路は全てディジタル回路で構成されているので、回路の集積化、小型化、演算誤差の発生防止の効果がある。
【0025】
請求項9に記載の発明は、請求項8に記載の演算回路部分に、更に請求項7に記載のディジタル式のローパスフィルタを追加した回路を備える負荷駆動回路である。
請求項7に記載の発明の効果と同様、負荷電圧中の高周波成分を更に減衰させる効果がある。
【0026】
請求項10に記載の発明は、請求項3に記載のソフトスタート演算回路と、請求項4又は5に記載の操作量演算回路と、請求項6に記載のパルス幅変調信号生成回路とを備えることを特徴とする負荷駆動回路である。
この負荷駆動回路の場合は、負荷電圧指令値をソフトスタート演算回路に、外部よりパラレル信号の形でいきなり与えて負荷電圧を制御する負荷駆動回路を構成できる利点がある。
【0027】
請求項11に記載の発明は、請求項10に記載の演算回路部分に、更に請求項7に記載のディジタル式のローパスフィルタを追加した回路を備える負荷駆動回路である。
請求項7に記載の発明の効果と同様、負荷電圧中の高周波成分を更に減衰させる効果がある。
【0028】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。図1は、本実施形態による負荷駆動回路の機能ブロック図である。なお図中、従来技術を示した図9と同一の機能ブロックには同一符号が付してある。図1の構成が図9と異なる点は、A/D変換回路10が追加されている点と、本実施形態では、指令値演算回路1、ソフトスタート演算回路3、誤差演算回路4、操作量演算回路7、PWM生成回路8が、いずれもアナログ回路ではなくディジタル回路で構成されている点である。
【0029】
次に各機能ブロックの内容について説明する。
図2は、指令値演算回路1の回路構成を示すブロック図である。この指令値演算回路1は、パルスエッジ検出回路1a、カウンタ回路1b、パルス幅レジスタ1c、パルス周期レジスタ1d、除算回路1eを備える。
【0030】
負荷の一例としてのモータ2に印加する電圧指令値は、所定周期のPWM指令信号パルスの形でパルスエッジ検出回路1aに入力される。このPWM指令信号パルスのデューティが、その時点における負荷に印加すべき電圧に比例するようにPWM指令信号パルスは形成されている。パルスエッジ検出回路1aは、入力されたPWM指令信号パルスの立ち上がりと立ち下がりを検出し、それぞれの検出タイミングに同期して、PWM指令信号パルスの周期より十分に短いパルス幅の立ち上がりエッジパルス、立ち下がりエッジパルスを発生する。
【0031】
一方、カウンタ回路1bは、図示しないクロックパルス発生回路からの計時用クロックパルスを計数する。この計時用クロックパルスは、PWM指令信号パルスのパルス幅を検出するためのものである。そのパルス周期は、PWM指令信号パルスのデューティの検出精度に影響するため、PWM指令信号パルスの周期よりも十分短くしてある。カウンタ回路1bのカウント数は、パラレル信号の形でパルス幅レジスタ1c、パルス周期レジスタ1dに入力信号として供給されている。
【0032】
パルスエッジ検出回路1aがPWM指令信号パルスの立ち上がりを検出し、それに同期した立ち上がりエッジパルスを発生すると、カウンタ回路1bは一旦ゼロにリセットされた後、直ちに計時用クロックパルスのカウントを開始する。続いてパルスエッジ検出回路1aがPWM指令信号パルスの立ち下がりを検出し、それに同期した立ち下がりエッジパルスを発生すると、その時点のカウンタ回路1bのカウント数がパルス幅レジスタ1cにラッチされる。ラッチされたカウント数は、その時点におけるPWM指令信号のパルス幅に比例している。
【0033】
次にパルスエッジ検出回路1aが、PWM指令信号パルスの立ち上がりを再び検出し、それに同期した立ち上がりエッジパルスを発生すると、その時点のカウンタ回路1bのカウント数がパルス周期レジスタ1dにラッチされる。ラッチされたカウント数は、PWM指令信号パルスの周期に比例している。ラッチ動作が終了すると、直後にカウンタ回路1bは再びゼロにリセットされる。そして、次のPWM指令信号パルスのデューティの検出のために、再び計時用クロックパルスの計数を開始する。このようにしてパルス幅レジスタ1cにラッチされたPWM指令信号パルスのパルス幅に比例するカウント数は、除算回路1dにてパルス周期レジスタ1dにラッチされたPWM指令信号パルスの周期に比例するカウント数で除算される。これにより、PWM指令信号パルスのその時点におけるデューティの値が求まる。
【0034】
図3は、指令値演算回路1の後段に接続されるソフトスタート演算回路3の構成を示す。ソフトスタート演算回路3は、加算/減算判定回路3aと加減算カウンタ回路3bを備える。加算/減算判定回路3aには、第1の入力データとして除算回路1eの演算結果である指令値信号パルスのデューティの値が入力される。また第2の入力データとして、加減算カウンタ回路3bのカウント値が入力されている。加算/減算判定回路3aは、第1、第2の入力データの大小関係を判定する。第1の入力データであるデューティの値が、第2の入力データである加減算カウンタ回路3bのカウント値よりも大である場合には、出力信号である加算/減算信号は“ High "レベルになる。大小関係が逆の場合は“ Low "レベルになる。
【0035】
加減算カウンタ回路3bには、図示しないクロックパルス発生回路からの周期的なクロックパルスが入力されている。加算/減算信号が“ High "レベルの場合には、加減算カウンタ3bはクロックパルスの加算カウントを、“ Low "レベルの場合には減算カウントを行なう。指令値信号パルスのデューティの値が加減算カウンタ回路3bのカウント値より大きい場合、加算/減算信号は“ High "レベルとなって加算カウントが行なわれ、デューティの値に等しくなるまでカウント値が漸増する。デューティの値が、加減算カウンタ回路3bのカウント値より小さい場合には、加算/減算信号は“ Low "レベルとなり、減算カウントが行なわれてデューティの値に等しくなるまでカウント値が漸減する。
【0036】
このようにして、加減算カウンタ回路3b内のカウント値は、入力である指令信号パルスのデューティの値に追随する。追随する速度は、加減算カウンタ回路3bへ入力されるクロックパルスの周波数によって決まる。このクロックパルスの周波数は、前述した指令値演算回路1内のカウンタ回路1bに入力される計時用クロックパルスの周波数よりも低い値に設定されている。このような追随動作の結果、デューティの値が急激に変化したとしても、加減算カウンタ回路3bの出力であるソフトスタート指令信号Viの値は急激に変化せず、一定の勾配でもって変化する。即ち、このソフトスタート演算回路3は、ステップ入力をランプ入力に変換する作用をなす。従って、後段の制御動作により負荷である直流モータ2にソフトスタート指令信号Viに比例した電圧が印加されたとしても、モータ2の回転数が急激に変化することはない。モータ2の加減速の加速度は、クロックパルスで決まる一定値以下に抑えられることとなる。
【0037】
図4は、次段の誤差演算回路4と操作量演算回路7の内部回路構成をブロック図で示す。ソフトスタート演算回路3の出力であるソフトスタート指令信号Viは、パラレル信号の形で誤差演算回路4に被減数として入力される。誤差演算回路4の減数としては、後述するA/D変換回路10の出力であるフィードバック信号Vfが、これもパラレル信号の形で入力される。誤差演算回路4は、被減数Viから減数Vfを引き算して誤差信号ΔVを算出する。
【0038】
操作量演算回路7は、第1の加算回路7aと操作量レジスタ7bを備える。第1の加算回路7aには、被加数として操作量レジスタ7bの内容が、加数として誤差信号ΔVが入力される。加算された演算結果は、操作量レジスタ7bにパラレル信号の形で出力される。操作量レジスタ7bには、パラレル信号である前記加算結果と、ラッチ信号パルスが入力されている。そしてラッチ信号パルスが入力された瞬間に、前記加算結果が内部のレジスタにラッチされる。
【0039】
即ち、(n−1)番目のラッチ信号パルスが入力された直後の操作量レジスタ7b内の値(以下、操作量信号という)をQ(n−1)、n番目のラッチ信号パルスが入力された直後の値をQ(n)、n番目のラッチ信号パルスが入力される直前の誤差信号の値をΔV(n−1)とすると、次式の演算が行なわれることになる。
Q(n)=Q(n−1)+ΔV(n−1) (1)式
ラッチ信号パルスが周期的なパルス信号であってその周期は短く、また操作量信号Qの初期値Q(0)がゼロであったとすると、(1)式は次のように書ける。
Q(t)=(1/Ti)・∫ΔV(t)・dt (2)式
ここに、Q(t)は時刻tにおける操作量信号、ΔV(t)は時刻tにおける誤差信号の値を表す。また、Tiはラッチ信号パルスの周期であり積分時間と呼ばれる定数である。
【0040】
この(2)式から明らかなように、本実施形態の操作量演算回路7は、誤差信号ΔVの積分演算回路となっている。その積分演算の結果は、操作量信号Qとして次段のPWM信号生成回路8に送られる。
【0041】
次段のPWM信号生成回路8は、操作量信号Qに対応したデューティを持つパルス幅変調された操作量信号(以下、PWM操作量信号という)Qpを発生させる回路である。PWM信号生成回路8は、図5に示すように減算カウンタ回路8aにより構成されている。前段で算出された操作量信号Qの値は、パラレル信号の形でプリセット入力端子に印加される。減算カウンタ回路8aはラッチ信号入力端子を備えており、ラッチ信号パルスが入力されると、その時点のプリセット入力端子のデータが、内部カウンタにプリセットされる。プリセットされた値は、図示しないクロックパルス発生回路からのクロックパルスを計数することにより減算カウントされていき“ゼロ "になる。“ゼロ "になった後も更に減算カウントは続けられ、カウント値は負数となる。
【0042】
PWM信号生成回路8の出力であるPWM操作量信号Qpは、減算カウンタ回路8aの符号ビットの状態から作り出される。減算カウンタ回路8aが2進減算カウンタの場合、最上位ビット(MSB)がカウンタ内数値の符号を表す。数値が正数の場合は通常“0( Low レベル) "、負数の場合は、補数で表されることから“1 ( High レベル)"となる。従って、最上位ビット(MSB)の状態を反転して取り出すと、その信号は、プリセットされた数値がゼロに減算カウントされるまでの間は“ High "レベルであり、ゼロになってから次のラッチ信号パルスにより新たな操作量信号Qがプリセットされるまでの間は“ Low "レベルである。従って、例えば、最大操作量が負荷に電流を連続通電する場合であったとすると、最大操作量信号に相当するカウント数値をゼロに減算カウントするのに要する時間が、ラッチ信号パルスの周期と一致するようにクロックパルスの周期を調整しておけば、この最上位ビット(MSB)を反転した信号は、操作量信号Qに対応したPWM操作量信号Qpのパルス波形となる。
【0043】
PWM信号生成回路8で生成されたPWM操作量信号Qpのパルスは、ゲート信号生成回路9で電圧レベルが変換されて、ゲート駆動信号Vgを生成する。生成されたゲート駆動信号Vgは、例えばMOSFETからなるスイッチング素子TR1のゲートを駆動して直流電源電圧+Vddから供給される負荷電流Ilをスイッチングさせる。これによりパルス幅変調された負荷電流が、負荷であるモータ2に流れてモータ2が駆動される。
【0044】
次に負荷であるモータ2に印加された電圧をフィードバックする、フィードバックループ回路について説明する。
図6にフィードバックループ中の差動増幅回路5とローパスフィルタ6の回路構成例を示す。モータ2の両端の電圧ΔVlは、差動増幅回路5の入力端子である負荷端子電圧(+)、負荷端子電圧(−)に入力される。モータ2に並列に接続されたダイオードD1は、回生電流を流すためのものであり、コンデンサC1は主にノイズの発生を防止するためのものである。
【0045】
差動増幅回路5は、演算増幅器OP1を使用したアナログ減算回路である。R1=R3、R2=R4とすると出力電圧V01は次のようになり、負荷の両端の電圧ΔVlを増幅した電圧が得られる。
V01=−(R2/R1)・ΔVl (3)式
【0046】
次段のローパスフィルタ6は、演算増幅器OP2を使用したアナログフィルタ回路で、出力である負荷電圧V02は、次のようになる。
V02=−V01・(R6/R5)/(1+S・R6・C2) (4)式
ここにSはラプラス演算子である。この回路は、時定数(R6・C2)の一次遅れのローパスフィルタである。従って、時定数(R6・C2)を調整することにより、負荷のモータ2の印加電圧波形から高調波成分を除去した平均電圧を、負荷電圧V02として取り出すことができる。
【0047】
負荷電圧V02は、次段のA/D変換回路10にてディジタル値に変換され、変換された値は、負荷のフィードバック電圧Vfとして前述した誤差演算回路4に入力される。
【0048】
以上、説明してきた動作により、負荷であるモータ2の両端の電圧の平均値は、PWM指令信号パルスのデューティに比例した電圧に制御される。
図1の負荷駆動回路をフィードバック制御系として眺めると、前向き伝達関数を決める操作量演算回路7は、誤差信号ΔVの積分回路であり、フィードバックループには一次遅れのローパスフィルタ6が挿入されている。従って、制御特性は一見、複雑に見える。しかし、ローパスフィルタ6の一次遅れの時定数(R6・C2)の値は、通常は(2)式中の積分時間Tiよりも短い時間に設定されている。従って、制御系全体としては、図1の負荷駆動回路は、殆ど積分制御のアルゴリズムになっている。
【0049】
なお、本発明は、上記実施形態にのみ限定されるものではなく、例えば次のように変形または拡張してもよい。
図7は、図4に示した操作量演算回路7を、比例積分演算回路に変形したものである。操作量信号Qは次の式で表される。
Q(t)=Ki・ΔV+(1/Ti)・∫ΔV(t)・dt (5)式
ここにKiは比例定数である。このような演算回路に置き換えることによって、図1の負荷駆動回路の制御アルリズムは、比例積分制御に変わる。
【0050】
また、図8は、図1の負荷駆動回路におけるA/D変換回路10の後段にディジタル式のローパスフィルタ11を追加したものである。アナログ式のローパスフィルタ6の場合、PWM波形である負荷電圧の高周波成分を十分に減衰させようとすると、コンデンサC2の値が大きくなりすぎ、ローパスフィルタ6を集積回路で構成することが難しくなる場合がある。このような場合、コンデンサC2の値は、集積回路で実現できる程度の値に抑え、ローパスフィルタ6で除去できなかった高周波成分をディジタルなローパスフィルタ11で除去する。このようにすれば、ローパスフィルタ6、11を共に集積回路で構成することが可能となり、負荷駆動回路を更に小型化することができる。ディジタルなローパスフィルタ11は、A/D変換回路10でディジタル化された数値の複数個の移動平均を求める回路で実現することができる。
【0051】
【発明の効果】
以上の説明から明らかなように、本発明によれば、従来はアナログ回路で構成していた指令値演算回路1、ソフトスタート演算回路3、誤差演算回路4、操作量演算回路7、PWM信号生成回路8、ローパスフィルタ11など、負荷駆動回路の主要回路部分を全てディジタル回路で構成することが可能となる。従って、それらの回路部分では、アナログ回路の場合に問題となった演算回路のオフセットやドリフトに起因する演算誤差がなくなり、負荷駆動回路全体としての制御精度が向上する。また、アナログ回路の場合に必要であった多数のコンデンサ、抵抗などの部品が不要となることで回路の集積化が容易となるため、負荷駆動回路を従来に比べて大幅に小型化することできる。
【図面の簡単な説明】
【図1】本発明の負荷駆動回路の一実施形態を示す構成ブロック図である。
【図2】図1中の指令値演算回路のブロック図である。
【図3】図1中のソフトスタート演算回路のブロック図である。
【図4】図1中の誤差演算回路と操作量演算回路のブロック図である。
【図5】図1中のPWM信号生成回路の構成を示す図である。
【図6】図1中の差動増幅回路とアナログ式ローパスフィルタの一実施例を示す回路図である。
【図7】操作量演算回路の他の実施例を含む図4相当図である。
【図8】ディジタルなローパスフィルタを追加した図1相当図である。
【図9】従来技術を示す図1相当図である。
【符号の説明】
図面中、1は指令値演算回路、2は負荷としての直流モータ、3はソフトスタート演算回路、3aは加算/減算判定回路、3bは加減算カウンタ回路、4は誤差演算回路、5は差動増幅回路、6はローパスフィルタ、7は操作量演算回路、7aは第1の加算回路、7bは操作量レジスタ、7cは乗算回路、7dは第2の加算回路、7eは所定の定数、8はPWM信号生成回路(パルス幅変調信号生成回路)、8aは減算カウンタ回路、9はゲート信号生成回路、10はA/D変換回路、11はディジタル式のローパスフィルタ、Ilは直流負荷電流、Qは操作量信号、QpはPWM操作量信号(パルス幅変調された操作量信号)、TR1はスイッチング素子、Vfフィードバック信号、Vgはゲート駆動信号、Viはソフトスタート指令信号、ΔVは誤差信号、ΔVl は負荷電圧を示す。
Claims (11)
- パルス幅変調した直流電流で駆動する負荷の平均電圧が、パルス幅変調された指令信号パルスのデューティに比例するように制御する負荷駆動回路であって、
前記指令信号パルスのデューティを算出するディジタル式の指令値演算回路と、
算出されたデューティの時間変化率を所定値以下に抑えたソフトスタート指令信号を生成するディジタル式のソフトスタート演算回路と、
前記ソフトスタート指令信号とフィードバック信号との差である誤差信号を算出するディジタル式の誤差演算回路と、
前記誤差信号を積分した操作量信号を生成するディジタル式の操作量演算回路と、
前記操作量信号をパルス幅変調された操作量信号に変換するディジタル式のパルス幅変調信号生成回路と、
前記パルス幅変調された操作量信号に基づいて負荷駆動用のスイッチング素子を駆動するためのゲート駆動信号を生成するゲート信号生成回路と、
前記ゲート駆動信号を受けて直流負荷電流をスイッチングするスイッチング素子と、
負荷の両端に現れる負荷電圧を検出する差動増幅回路と、
前記差動増幅回路にて検出した負荷電圧の高周波成分を減衰させるローパスフィルタと、
前記ローパスフィルタの出力をA/D変換して前記フィードバック信号を生成するA/D変換回路とを備える負荷駆動回路。 - 前記指令値演算回路は、前記パルス幅変調された指令信号パルスの1パルス幅中に計数した計時用クロックパルス数を、1パルス周期中に計数した計時用クロックパルス数で除算して前記デューティを算出する構成であることを特徴とする請求項1に記載の負荷駆動回路。
- 前記ソフトスタート演算回路は、前記デューティと加減算カウンタ回路のカウント数との数値の大小関係を加算/減算判定回路にて判定し、前記デューティが前記カウント数より大であるときは、前記加減算カウンタ回路にクロックパルスを加算カウントさせ、前記デューティが前記カウント数より小であるときは、前記加減算カウンタ回路にクロックパルスを減算カウントさせ、その加減算カウンタ回路のカウント数をソフトスタート指令信号として出力する構成であることを特徴とする請求項1又は2に記載の負荷駆動回路。
- 前記操作量演算回路は、第1の加算回路と操作量レジスタとを備え、前記第1の加算回路は前記誤差信号と前記操作量レジスタの内容を加算演算するものであり、前記操作量レジスタは周期的なラッチ信号パルスを受けて、該ラッチ信号パルスを受ける度にその時点の前記第1の加算回路の出力を内部レジスタにラッチし、ラッチした内容を操作量信号として出力する構成であることを特徴とする請求項1ないし3の何れかに記載の負荷駆動回路。
- 前記操作量演算回路は、前記誤差信号と所定の定数を乗算回路にて乗算した数値と、前記操作量レジスタの内容とを第2の加算回路にて加算し、その加算結果を前記操作量信号として出力する構成であることを特徴とする請求項1ないし3の何れかに記載の負荷駆動回路。
- 前記パルス幅変調信号生成回路は、プリセット可能な減算カウンタ回路からなり、該減算カウンタ回路は、周期的なラッチ信号パルスが入力される度に、その時点の前記操作量信号をプリセット値として内部のカウンタにセットした後、クロックパルスを減算カウントするものであって、該カウンタ内数値の符号が正である期間をパルス幅とするパルスをパルス幅変調された操作量信号として出力する構成であることを特徴とする請求項1ないし5の何れかに記載の負荷駆動回路。
- 前記A/D変換回路と前記誤差演算回路との間にディジタル式のローパスフィルタを追加した構成の負荷駆動回路であって、該ローパスフィルタは、前記A/D変換回路の出力値の移動平均を計算する回路であることを特徴とする請求項1ないし6の何れかに記載の負荷駆動回路。
- 請求項2に記載の指令値演算回路と、請求項3に記載のソフトスタート回路と、請求項4又は5に記載の操作量演算回路と、請求項6に記載のパルス幅変調信号生成回路とを備えることを特徴とする負荷駆動回路。
- 更に請求項7に記載のディジタル式のローパスフィルタを備えることを特徴とする請求項8に記載の負荷駆動回路。
- 請求項3に記載のソフトスタート演算回路と、請求項4又は5に記載の操作量演算回路と、請求項6に記載のパルス幅変調信号生成回路とを備えることを特徴とする負荷駆動回路。
- 更に請求項7に記載のディジタル式のローパスフィルタを備えることを特徴とする請求項10に記載の負荷駆動回路。
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