KR20170098167A

KR20170098167A - 필터 시정수 변경 회로 및 d/a 변환 회로

Info

Publication number: KR20170098167A
Application number: KR1020170019407A
Authority: KR
Inventors: 야스히로 고기소
Original assignee: 아즈빌주식회사
Priority date: 2016-02-19
Filing date: 2017-02-13
Publication date: 2017-08-29
Also published as: TWI634752B; JP6626362B2; CN107104656B; JP2017147685A; TW201731220A; KR101877665B1; CN107104656A

Abstract

본 발명은, 입력 신호의 변화에 따라 필터의 시정수를 변경하는 구성에 있어서, 필터의 출력의 리플을 저감하는 것을 과제로 한다.
필터 시정수 변경 회로(4)는, 현시점의 입력 신호의 값[f(t)]과 현시점으로부터 T 시간 전의 입력 신호의 값[f(t-T)]으로부터 얻어지는 미리 정해진 시간(T)마다의 변화량[h(t, T)=f(t)-f(t-T)]을 연산하는 변화량 연산부(40, 41)와, 변화량[h(t, T)]과 미리 정해진 임계값의 비교 결과에 기초하여 필터(2)의 시정수를 제어하는 제어 신호를 출력하는 비교부(42)를 구비한다.

Description

필터 시정수 변경 회로 및 D/A 변환 회로{FILTER TIME-CONSTANT MODIFYING CIRCUIT AND D/A CONVERTING CIRCUIT}

본 발명은 입력 신호의 변화에 따라 필터의 시정수를 변경하는 필터 시정수 변경 회로 및 필터 시정수 변경 회로를 이용하는 D/A 변환 회로에 관한 것이다.

D/A 변환 회로의 출력에는, 일반적으로 펄스의 파형을 로우패스 필터에 의해 평활화하여 출력하는 방식이 채용된다. 이때 필터의 시정수의 대소에 따라, 응답 속도와 리플이 트레이드오프의 관계가 된다. 실제로 필터의 시정수를 결정할 경우에, 예컨대 허용할 수 있는 리플 값 중에서 될 수 있는 한 빠른 응답 속도로 하는 등에 의해 결정한다. 한편으로, D/A 변환 회로의 출력의 큰 변화를 단계적으로 행할 때, 이 응답 속도의 제한에 따른 추종의 지연이 문제가 되는 케이스가 있다.

이러한 문제의 해결책으로서, D/A 변환 회로의 출력이 크며 또한 갑작스러운 변화가 있었을 때에, 필터의 시정수를 작게 함으로써, 리플의 제한을 달성하면서 응답을 빠르게 한 기술이 제안되어 있다(특허문헌 1 참조). 도 14는 특허문헌 1에 개시된 D/A 변환 회로의 구성을 나타내는 블록도이다. 도 14의 D/A 변환 회로는, ASIC(Application Specific Integrated Circuit)(300)를 사용하여, 응답성을 향상시키도록 한 것이다. PWM 신호을 만드는 디지털 데이터가 변화하였을 때는, 저항(302)과 콘덴서(303)로 이루어지는, 시정수가 작은 아날로그 필터로 전환하여, 응답성을 좋게 한다. 디지털 데이터에 변화가 없을 때는, 저항(301)과 콘덴서(303)로 이루어지는, 시정수가 큰 아날로그 필터로 전환하여, 출력 리플을 억제한다.

D/A 변환 회로로부터 필터에 입력되는 입력 신호의 변화의 크기에 따라 필터의 시정수를 변화시키는 경우, 상식적인 발상으로서, 예컨대 도 15와 같은 구성이 고려된다. 도 15의 예에서는, 변화량 연산부(100)가 입력 신호[f(t)]의 변화량[Δf(t)/Δt]을 연산하고, 이 변화량[Δf(t)/Δt]에 따라 시정수 변경부(101)가 필터(102)의 시정수를 변경한다. 도 16의 예에서는, 입력 신호[f(t)]에 변화가 생겼을 때에 필터(102)의 시정수를 변경한다. 한편, 도 17의 예에서는, 변화량[Δf(t)/Δt]이 임계값(TH)을 넘었을 때에 필터(102)의 시정수를 변경한다.

일반적으로 변화량 연산부(100)에서 행해지는 처리는 미분에 상당하고, 필터(102)의 시정수 변경을 위한 제어 신호(도 16, 도 17의 필터 시정수 변경 플래그)가 생기는 것은, 입력 신호[f(t)]가 기울기를 갖는 동안으로 한정된다. 따라서, 입력 신호[f(t)]가 기울기를 갖는 시간폭이 매우 짧은 경우는, 시정수 변경을 위한 제어 신호가 생기는 시간폭도 줄어든다. 필터(102)의 시정수 변경을 행하는 적절한 시간폭은, 필터(102)가 갖는 시정수 및 필터(102)의 목적에 의존하기 때문에, 시정수 변경을 위한 제어 신호가 생기는 시간폭이 줄어들면, 필터(102)의 시정수 변경이 목적으로 하는 기능을 충분히 발휘하지 못할 가능성이 있다.

예컨대, 어떤 일정 이상의 입력 신호[f(t)]의 급준한 변화에 대응하기 위해, 입력 신호[f(t)]의 변화에 맞추어 필터(102)의 시정수를 일시적으로 작게 하는 경우를 고려한다. 이때, 시정수를 변경하는 시간폭은, 변경 후의 필터(102)의 시정수에 따라, 충분히 입력 신호[f(t)]에 추종할 수 있을 만큼의 길이가 필요하지만, 입력 신호[f(t)]의 변화 동안만[미분값이 임계값(TH)을 넘는 동안만], 필터(102)의 시정수를 작게 하여도, 필터(102)의 출력은 도 18과 같이 되어, 필터(102)의 기능을 충분히 발휘할 수 없다. 도 18의 예에서는, g(t)가 필터(102)의 실제의 출력을 나타내고, g'(t)는 이상적 출력을 나타내고 있다. 도 18에 따르면, 필터(102)의 출력[g(t)]이 입력 신호[f(t)]의 변화에 추종하지 않은 것을 알 수 있다.

이러한 도 15의 구성의 문제점에 대하여, 타이머를 사용하여, 변화량 연산부(100)의 출력(입력 신호[f(t)]의 미분값)을 트리거로 하여, 변화량 연산부(100)의 출력이 임계값을 넘은 경우에 필터(102)의 시정수 변경을 일정 시간 유지하는 구조로 함으로써, 필터(102)의 기능을 충분히 발휘할 수 있도록 하는 것이 용이하게 고려된다. 도 19의 예에서는, 변화량 연산부(100)와 시정수 변경부(101) 사이에 타이머(103)를 설치하는 것에 의해, 입력 신호[f(t)]에의 추종에 필요한 시간폭의 신호를 타이머(103)로 만듦으로써, 도 20에 나타내는 바와 같이, 입력 신호[f(t)]에의 추종에 필요한 시정수 변경의 시간폭을 부여하도록 하고 있다.

그러나, 도 19에 나타낸 구성에서는, 변화량 연산부(100)의 출력(입력 신호[f(t)]의 미분값)을 필터(102)의 시정수 변경의 트리거로 함으로써, 본래 의도하지 않은 장면에서의 오동작의 우려가 커져 버린다고 하는 문제가 있다. 예컨대, 도 21에 나타내는 바와 같은 순간적인 입력 신호[f(t)]의 변화에 대하여 일정 시간, 필터(102)의 시정수를 변경하게 되면, 의도하지 않은 영역에서 필터(102)의 출력[g(t)]에 리플을 발생시켜 버린다고 하는 문제가 있다.

일본 특허 공개 제2003-101413호 공보

이상과 같이, 입력 신호의 변화에 따라 필터의 시정수를 변경하는 구성에서는, 필터의 출력을 입력 신호의 변화에 충분히 추종시키고자 하면, 필터의 출력에 큰 리플이 생겨 버린다고 하는 문제점이 있었다.

또한, 이상의 문제는 D/A 변환 회로의 출력을 입력으로 하는 필터에 한정되지 않고, 예컨대 아날로그 신호를 필터 처리하여 A/D 변환 회로에 입력하는 필터 등에 있어서도 동일하게 발생한다.

본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 입력 신호의 변화에 따라 필터의 시정수를 변경하는 구성에 있어서, 필터의 출력의 리플을 저감할 수 있는 필터 시정수 변경 회로를 제공하는 것을 목적으로 한다.

본 발명은 입력 신호를 필터링하기 위한 필터의 시정수를 결정하는 필터 시정수 변경 회로에 있어서, 현시점의 상기 입력 신호의 값[f(t)]과 현시점으로부터 T 시간 전의 입력 신호의 값[f(t-T)]으로부터 얻어지는 미리 정해진 시간(T)마다의 변화량[h(t, T)=f(t)-f(t-T)]을 연산하는 변화량 연산부와, 상기 변화량[h(t, T)]과 미리 정해진 임계값의 비교 결과에 기초하여 상기 필터의 시정수를 제어하는 제어 신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 것이다.

또한, 본 발명의 필터 시정수 변경 회로의 일 구성예에 있어서, 상기 비교부는, 상기 변화량[h(t, T)]이 상기 임계값 이하인 경우에 상기 필터의 시정수를 제1 필터 시정수(τ1)로 하는 제어 신호를 출력하고, 상기 변화량[h(t, T)]이 상기 임계값을 넘는 경우에 상기 필터의 시정수를 상기 제1 필터 시정수(τ1)보다 작은 제2 필터 시정수(τ2)로 변경하는 제어 신호를 출력하는 것을 특징으로 하는 것이다.

또한, 본 발명의 필터 시정수 변경 회로의 일 구성예에 있어서, 상기 미리 정해진 시간(T)은, 상기 입력 신호의 변화 개시 시점으로부터, 상기 제2 필터 시정수(τ2)에 있어서, 그 변화의 최종값에 대하여 상기 필터의 출력 신호의 값이 미리 정해진 비율에 도달하기까지의 시간인 것을 특징으로 하는 것이다.

또한, 본 발명의 D/A 변환 회로는, 디지털 입력 신호를 아날로그 신호로 변환하는 D/A 변환부와, 이 D/A 변환부의 출력 신호를 평활화하는 필터와, 상기 디지털 입력 신호를 입력으로 하고, 상기 필터의 시정수를 제어하는 제어 신호를 출력하는, 청구항 1 내지 3 중 어느 한 항에 기재된 필터 시정수 변경 회로를 구비하는 것을 특징으로 하는 것이다.

본 발명에 따르면, 변화량 연산부와 비교부를 마련함으로써, 필터의 출력을 입력 신호의 변화에 추종시키면서, 필터의 출력의 리플을 저감할 수 있다. 또한, 본 발명에서는, 필터의 출력의 리플 저감을, 종래와 같은 타이머를 사용하지 않고 실현할 수 있기 때문에, 회로의 실장을 용이하게 할 수 있다.

도 1은 본 발명에 따른 변화량 연산의 원리를 설명하는 파형도이다.
도 2는 본 발명에 따른 변화량 연산의 원리를 설명하는 파형도이다.
도 3은 본 발명에 있어서 필터의 시정수를 변경하는 동작을 설명하는 파형도이다.
도 4는 본 발명에 따른 변화량 연산의 다른 예를 나타내는 파형도이다.
도 5는 본 발명에 따른 변화량 연산의 다른 예를 나타내는 파형도이다.
도 6은 본 발명에 있어서 필터의 시정수를 변경하는 동작을 설명하는 파형도이다.
도 7은 본 발명에 따른 변화량 연산의 다른 예를 나타내는 파형도이다.
도 8은 본 발명에 따른 변화량 연산의 다른 예를 나타내는 파형도이다.
도 9는 본 발명에 있어서 필터의 시정수를 변경하는 동작을 설명하는 파형도이다.
도 10은 본 발명의 실시형태에 따른 D/A 변환 회로의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시형태에 있어서의 미리 정해진 시간의 설정 방법을 설명하는 도면이다.
도 12는 본 발명의 실시형태에 따른 D/A 변환 회로의 응답의 예를 나타내는 파형도이다.
도 13은 본 발명의 실시형태에 따른 D/A 변환 회로의 응답의 실측 결과를 나타내는 파형도이다.
도 14는 종래의 D/A 변환 회로의 구성을 나타내는 블록도이다.
도 15는 필터의 시정수를 변화시키는 구성을 나타내는 블록도이다.
도 16은 도 15의 구성에 있어서 필터의 시정수를 변경하는 동작을 설명하는 파형도이다.
도 17은 도 15의 구성에 있어서 필터의 시정수를 변경하는 다른 동작을 설명하는 파형도이다.
도 18은 도 15의 구성의 문제점을 설명하는 파형도이다.
도 19는 필터의 시정수를 변화시키는 다른 구성을 나타내는 블록도이다.
도 20은 도 19의 구성에 있어서 필터의 시정수를 변경하는 동작을 설명하는 파형도이다.
도 21은 도 19의 구성의 문제점을 설명하는 파형도이다.

[발명의 원리]

도 1의 (A)∼도 1의 (C), 도 2의 (A)∼도 2의 (C)는, 본 발명에 따른 변화량 연산의 원리를 설명하는 파형도이다. 본 발명에서는, 입력 신호의 변화량(미분값)을 연산하는 종래의 구성을, 필터의 목적으로 하는 시정수 변화에 대응시킨 시간폭(T)마다의 변화량을 연산하는 구성으로 대체함으로써, 필터의 시정수 변경의 효과를 적절하게 반영시킨다. 구체적으로는, 변화량을 연산하고자 하는 현시점의 입력 신호의 값[f(t)]과, 현시점으로부터 T 시간 전의 입력 신호의 값[f(t-T)]으로부터 얻어지는 미리 정해진 시간(T)마다의 변화량[h(t, T)=f(t)-f(t-T)]을 연산하고, 이 연산 결과에 기초하여 필터의 시정수를 결정한다. 도 1의 (A)∼도 1의 (C), 도 2의 (A)∼도 2의 (C)의 예에서는, 시간과 함께 변화하는 입력 신호에 따라 변화량[h(t, T)]이 순차 연산되는 양태가 보여진다.

이상과 같이 하여 연산한 변화량[h(t, T)]이 미리 정해진 임계값(TH)을 넘었을 때에 필터의 시정수를 작은 쪽으로 변경하는(필터 시정수 변경 플래그를 "1"로 하는) 구성을 채용하면, 필터의 출력[g(t)]은 도 3에 나타내는 것과 같은 거동이 된다. 도 3에 있어서의 g'(t)는 이상의 출력을 나타내고 있다.

도 20의 경우와 비교하면 분명한 바와 같이, 본 발명 쪽이 필터의 출력[g(t)]이 보다 빠르게 입력 신호[f(t)]에 추종하고 있다.

또한, 본 발명에서는, 변화량[h(t, T)]이, 입력 신호[f(t)]의 변화의 크기의 총량을 정보로서 포함하는 형태로 되어 있기 때문에, 도 21에서 설명한 바와 같은 리플의 문제는 발생하지 않는다. 도 21에 나타낸 바와 같은 순간적인 입력 신호[f(t)]의 변화에 대한 본 발명의 변화량 연산의 결과를 도 4의 (A)∼도 4의 (D), 도 5에 나타낸다.

도 4의 (A)∼도 4의 (D), 도 5의 연산 결과가 임계값(TH)을 넘었을 때에 필터의 시정수를 작은 쪽으로 변경하는 구성을 채용하면, 필터의 출력[g(t)]은 도 6에 나타내는 것과 같은 거동이 된다. 본 발명에서는, 입력 신호의 2점 사이의 차[f(t)-f(t-T)]를 취할 수 있는 최대값에 따라 임계값(TH)을 정하기 때문에, 임계값(TH)을 하회하는 노이즈에 의한 오동작은 일어나지 않는다.

또한, 본 발명에서는, 매우 날카롭고 큰 값의 노이즈가 입력 신호[f(t)]에 혼입한 경우라도, 그 노이즈의 피크의 시간폭×2 이내의 시간폭으로 필터의 시정수를 변경하는 동작이 되기 때문에, 도 19의 타이머를 이용한 경우에 비해서 필터 출력에의 영향은 작아지는 것을 기대할 수 있다. 이러한 노이즈 입력에 대한 본 발명의 변화량 연산의 결과를 도 7의 (A)∼도 7의 (C), 도 8의 (A), 도 8의 (B)에 나타낸다.

도 7의 (A)∼도 7의 (C), 도 8의 (A), 도 8의 (B)의 연산 결과가 임계값(TH)을 넘었을 때에 필터의 시정수를 작은 쪽으로 변경하는 구성을 채용하면, 필터의 출력[g(t)]은 도 9에 나타내는 것과 같은 거동이 된다.

이상과 같이, 본 발명에서는, 종래 기술에서 생기는, 의도하지 않은 영역에서 필터의 출력[g(t)]에 리플을 생기게 되는 문제를 해결할 수 있다.

[실시형태]

이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다. 도 10은 본 발명의 실시형태에 따른 D/A 변환 회로의 구성을 나타내는 블록도이다. 본 실시형태의 D/A 변환 회로는, 16 bit의 디지털 입력 신호[f(t)]를 아날로그 신호로 변환하는 D/A 변환부(1)와, D/A 변환부(1)의 출력 신호를 평활화하는 로우패스 필터(2)와, 로우패스 필터(2)의 출력 단자에 접속되는 버퍼 회로(3)와, 입력 신호[f(t)]의 변화량에 기초하여 로우패스 필터(2)의 시정수를 결정하는 필터 시정수 변경 회로(4)로 구성된다.

D/A 변환부(1)로서는, ΔΣ 변조기, PWM(Pulse Width Modulation) 변조기, 래더 저항형의 D/A 변환기 등 여러 가지 구성을 적용할 수 있고, 본 발명은 D/A 변환의 방식에 한정되는 것이 아니다.

로우패스 필터(2)는, D/A 변환부(1)의 출력 단자와 버퍼 회로(3)의 입력 단자 사이에 직렬로 설치된 저항(R1, R2)과, 필터 시정수 변경 회로(4)로부터의 제어 신호에 따라 저항(R1)을 단락하는 스위치(SW1)와, 버퍼 회로(3)의 입력 단자와 접지 사이에 설치된 콘덴서(C1)로 구성된다.

필터 시정수 변경 회로(4)는, 지연부(40)와, 감산부(41)와, 비교부(42)(콤퍼레이터)로 구성된다. 지연부(40)와 감산부(41)는, 변화량 연산부를 구성하고 있다.

지연부(40)는, 디지털 입력 신호[f(t)]를 미리 정해진 시간(T)만큼 지연시킨다. 지연부(40)로서는, 복수단 종속 접속된 플립 플롭을 이용할 수 있다.

감산부(41)는, 디지털 입력 신호[f(t)]로부터 지연부(40)의 디지털 출력 신호를 감산한다. 이렇게 하여, 시간(T)마다의 입력 신호의 변화량인 h(t, T)=f(t)-f(t-T)를 연산할 수 있다.

비교부(42)는, 감산부(41)의 디지털 출력 신호와 미리 정해진 임계값(TH)을 비교한다. 비교부(42)는, 감산부(41)의 디지털 출력 신호의 값이 임계값(TH)을 넘었을 때, 로우패스 필터(2)의 스위치(SW1)를 제어하기 위한 제어 신호(필터 시정수 변경 플래그)를 "1"(High)로 하고, 감산부(41)의 디지털 출력 신호의 값이 임계값(TH) 이하일 때, 제어 신호를 "0"(Low)으로 한다. 임계값(TH)은, 입력 신호의 2점 사이의 차[f(t)-f(t-T)]를 취할 수 있는 최대값과, 제거하고자 하는 노이즈의 크기를 고려하여 미리 설정해 두면 좋다.

로우패스 필터(2)는, 시정수를 바꿀 수 있는 액티브 필터로 되어 있다. 비교부(42)로부터 출력되는 제어 신호가 "1"이 되면, 스위치(SW1)는 온 상태가 된다. 이에 의해, 저항(R1)이 단락되기 때문에, 로우패스 필터(2)의 시정수가 작아진다. 비교부(42)로부터 출력되는 제어 신호가 "0"이 되면, 스위치(SW1)는 오프 상태가 된다. 이에 의해, 저항(R1과 R2)이 직렬로 접속되기 때문에, 로우패스 필터(2)의 시정수가 커진다.

지연부(40)의 지연 시간이 되는 미리 정해진 시간(T)은, 도 11에 나타내는 바와 같이 입력 신호[f(t)]의 변화 개시 시점으로부터, 그 변화의 최종값(100％)에 대하여 D/A 변환 회로의 출력 신호[g(t)]의 값이 미리 정해진 비율(A)(예컨대 63.2％ 혹은 90％)에 도달하기까지의 시간을 T로서 미리 설정해 두면 좋다. 비율(A)은, D/A 변환 회로의 원하는 성능에 따라 설정하면 좋다.

본 실시형태에서는, 로우패스 필터(2)의 시정수에 의해 D/A 변환 회로의 출력 신호[g(t)]가 입력 신호[f(t)]에 추종하는 속도와 출력 신호[g(t)]의 리플의 레벨이 결정되고, 이 속도와 리플의 레벨은 트레이드오프의 관계에 있다. 본 실시형태에서는, 로우패스 필터(2)는 예컨대 τ1=10 msec의 시정수를 기본으로 하고 있지만, 한편으로 1 msec에서의 고속 응답이 필요해지는 경우도 있다. 그러나, 로우패스 필터(2)의 시정수를 τ2=1 msec로 하면, 출력 신호[g(t)]의 리플이 커져 버린다. 그래서, T=1 msec, A=63.2％로 하여, 입력 신호[f(t)]의 급준한 변화에 추종 가능한 고속 응답 모드를 준비하였다.

본 실시형태에 따르면, 도 12에 나타내는 바와 같이 입력 신호[f(t)]가 변화하였을 때에, 변화량[h(t, T)]이 임계값(TH)을 넘은 t1 시점에서, 로우패스 필터(2)의 시정수가 예컨대 τ1=10 msec로부터 τ2=1 msec[스위치(SW1) 온]로 변경되고, 출력 신호[g(t)]가 입력 신호[f(t)]에 대하여 비율(A)=63.2％까지 도달한 t2 시점에서, 로우패스 필터(2)의 시정수가 τ2=1 msec로부터 τ1=10 msec[스위치(SW1) 오프]로 변경된다고 하는 동작이 된다.

도 13은 본 실시형태의 D/A 변환 회로의 응답의 실측 결과를 나타내는 파형도이다. 도 13의 도면 부호 130은 로우패스 필터(2)의 시정수를 1 msec로 고정하였을 때의 D/A 변환 회로의 출력 신호[g(t)]를 나타내고, 도면 부호 131은 로우패스 필터(2)의 시정수를 10 msec로 고정하였을 때의 D/A 변환 회로의 출력 신호[g(t)]를 나타내며, 도면 부호 132는 본 실시형태의 D/A 변환 회로의 출력 신호[g(t)]를 나타내고 있다.

도 13으로부터 분명한 바와 같이, 로우패스 필터(2)의 시정수를 작게 하면 출력 신호[g(t)]에 리플이 발생해 버린다. 그래서, 입력 신호[f(t)]의 변화에 추종하고 있는 동안만 로우패스 필터(2)의 시정수를 작게 하고자 하지만, 입력 신호[f(t)]의 변화의 순간만큼 시정수를 작게 하여도 불충분해진다. 그래서, 본 실시형태에서는, 입력 신호[f(t)]의 변화량[h(t, T)]을 연산하고, 변화량[h(t, T)]이 임계값(TH)을 넘고 있는 동안만 로우패스 필터(2)의 시정수를 작게 함으로써, 충분한 시정수 변경의 시간을 실현하였다.

본 실시형태에서는, 출력의 리플 저감을, 도 19에 나타낸 것과 같은 타이머를 사용하지 않고 실현할 수 있기 때문에, 집적 회로에의 D/A 변환 회로의 실장을 용이하게 할 수 있다.

또한, 본 실시형태에서는, 로우패스 필터(2)의 예로서 1차 필터를 예로 들어 설명하고 있지만, 이것에 한정되는 것이 아니며, 예컨대 1차 필터를 복수단 종속 접속한 고차 필터 등의 다른 필터에 본 발명을 적용하여도 좋다.

또한, 본 실시형태에서는, D/A 변환 회로에 적용하는 예로 설명하고 있지만, 본 발명의 필터 시정수 변경 회로(4)를 A/D 변환 회로의 입력부에 적용하여도 좋다. 이 경우는, 아날로그 입력 신호[f(t)]를 로우패스 필터(2)에 입력하고, 로우패스 필터(2)의 출력 신호를 A/D 변환 회로에 입력하면 좋다. 필터 시정수 변경 회로(4)는, 아날로그 회로로 구성된다. 지연부(40)의 예로서는, 예컨대 CCD(Charge-Coupled Device)가 있다.

본 발명은 입력 신호에 따라 필터의 시정수를 변경하는 기술에 적용할 수 있다.

1…D/A 변환부, 2…로우패스 필터, 3…버퍼 회로, 4…필터 시정수 변경 회로, 40…지연부, 41…감산부, 42…비교부, R1, R2…저항, C1…콘덴서, SW1…스위치.

Claims

입력 신호를 필터링하기 위한 필터의 시정수를 결정하는 필터 시정수 변경 회로에 있어서,
현시점의 상기 입력 신호의 값[f(t)]과 현시점으로부터 T 시간 전의 입력 신호의 값[f(t-T)]으로부터 얻어지는 미리 정해진 시간(T)마다의 변화량[h(t, T)=f(t)-f(t-T)]을 연산하는 변화량 연산부와,
상기 변화량[h(t, T)]과 미리 정해진 임계값의 비교 결과에 기초하여 상기 필터의 시정수를 제어하는 제어 신호를 출력하는 비교부
를 구비하는 것을 특징으로 하는 필터 시정수 변경 회로.
제1항에 있어서,
상기 비교부는, 상기 변화량[h(t, T)]이 상기 임계값 이하인 경우에 상기 필터의 시정수를 제1 필터 시정수(τ1)로 하는 제어 신호를 출력하고, 상기 변화량[h(t, T)]이 상기 임계값을 넘는 경우에 상기 필터의 시정수를 상기 제1 필터 시정수(τ1)보다 작은 제2 필터 시정수(τ2)로 변경하는 제어 신호를 출력하는 것을 특징으로 하는 필터 시정수 변경 회로.
제2항에 있어서,
상기 미리 정해진 시간(T)은, 상기 입력 신호의 변화 개시 시점으로부터, 상기 제2 필터 시정수(τ2)에 있어서, 그 변화의 최종값에 대하여 상기 필터의 출력 신호의 값이 미리 정해진 비율에 도달하기까지의 시간인 것을 특징으로 하는 필터 시정수 변경 회로.
디지털 입력 신호를 아날로그 신호로 변환하는 D/A 변환부와,
이 D/A 변환부의 출력 신호를 평활화하는 필터와,
상기 디지털 입력 신호를 입력으로 하고, 상기 필터의 시정수를 제어하는 제어 신호를 출력하는, 제1항 내지 제3항 중 어느 한 항에 기재된 필터 시정수 변경 회로
를 구비하는 것을 특징으로 하는 D/A 변환 회로.