JP2005244413A - 時定数自動調整回路 - Google Patents

Abstract

【課題】 小規模且つ低消費電流の構成にて、ＩＣ内部に形成された時定数回路の時定数の誤差を自動的に調整する時定数自動調整回路を提供することを目的とする。
【解決手段】 双方が同一の半導体基板上にＩＣプロセスにて形成された誤差基準抵抗Ｒ１及び誤差基準コンデンサＣ１を有し、前記誤差基準抵抗Ｒ１の抵抗値及び前記誤差基準コンデンサＣ１の静電容量に基づいてＩＣプロセスのばらつきにより生じるＲＣ誤差を検出するとともに、該ＲＣ誤差に応じた制御信号を出力する誤差検出回路２と、双方が前記半導体基板上にＩＣプロセスにて形成された１以上の抵抗から成る抵抗部（Ｒ２、Ｒ３）及び１以上のコンデンサから成る容量部（Ｃ３）、並びに前記抵抗部と前記容量部の間に接続され、前記制御信号に基づいて前記抵抗部を構成する抵抗の何れかと前記容量部を構成するコンデンサの何れかを接続することにより、前記ＲＣ誤差に応じた当該時定数可変回路３の時定数を設定するスイッチＳＷ４を有する時定数可変回路３を備え、前記抵抗の数と前記コンデンサの数の少なくとも一方は２以上である。
【選択図】 図１

Description

本発明は、フィルタ回路や遅延回路などの時定数を有する回路に適用可能な時定数自動調整回路に関する。特に集積回路（以下、「ＩＣ」という）内部に形成された抵抗とコンデンサの直列回路による時定数の誤差を、自動的に調整する時定数自動調整回路に関する。

ＩＣにおいては、抵抗は不純物の拡散等により形成され、コンデンサ（キャパシタ）は半導体基板上に薄い酸化膜を形成しその上にメタル電極を付ける等の技術により作成（このような技術による作成を以下、「ＩＣプロセス」という）される。この際、不純物の拡散量のばらつきや酸化膜厚のばらつき等により、上記抵抗の抵抗値や、コンデンサの静電容量には、大きなばらつきが生じる。

具体的には、抵抗及びコンデンサをＩＣ内部に形成すると、「実際に形成された抵抗の抵抗値とコンデンサの静電容量の積」は、「その抵抗値の設計値とその静電容量の設計値との積」と比較して最大±２０％程度異なってしまうことが通常である。つまり、抵抗値と静電容量の積に約±２０％の製造誤差が生じるのである。ここで「抵抗値の設計値」とは、そのＩＣ内部に形成された抵抗の理想的な抵抗値を意味し、換言すれば製造誤差が０％の場合における抵抗の抵抗値を意味する。「静電容量の設計値」とは、そのＩＣ内部に形成されたコンデンサの理想的な静電容量を意味し、換言すれば製造誤差が０％の場合におけるコンデンサの静電容量を意味する。

ＩＣ内部に形成された抵抗（実際の抵抗値がＲａ）とコンデンサ（実際の静電容量がＣａ）の直列回路を用いて１次のローパスフィルターを形成した場合、その時定数はＲａ・Ｃａで表されるが、この時定数に設計値より約±２０％の誤差が生じてしまうため、そのローパスフィルターのカットオフ周波数１／（２πＣａ・Ｒａ）も、設計値より約±２０％の誤差を有するようになる。

また、他の従来構成例として、外部から与えられる設定電圧の応じて時定数が制御される時定数可変回路において、抵抗値と静電容量の積の誤差に基づく時定数誤差を自動的に調整し、ＲＣ誤差の有無および大小にかかわりなく時定数が設定電圧のみによって一義的に制御されるようにしたものが開示されている（例えば、下記特許文献１、特許文献２）。
特許第２８０８１９５号公報 特開平７−３２１６０２号公報

上述のように、時定数が設計値より約±２０％も誤差を有すると、例えば、その時定数を有した１次のローパスフィルターのカットオフ周波数も約±２０％の誤差を有することとなるため、そのフィルター特性は所望のフィルター特性と大きく乖離してしまう。

また、仮に所望のフィルター特性に近づけるべく（時定数を設計値に近づけるべく）、ＩＣの外部に設けられた可変抵抗等を工場出荷時等において調整することも考えられるが、そのような調整が必要となると、手間がかかるとともに、そのフィルターを含むプリント基板や装置等の製造コストが増大する。

また、特許文献１及び特許文献２に記載の従来構成例においては、自動的に時定数が調整されるものの、時定数を設定するために外部から設定電圧を供給することが必要である。また、検出した抵抗値と静電容量の積の誤差をアナログ電圧にて時定数可変回路に与え、該アナログ電圧に基づき時定数可変回路の時定数が調整されるため、前記誤差を検出する回路及び時定数可変回路を含む回路全体が複雑となり、回路規模の増大、消費電力の増大を招くという問題があった。

本発明は、上記の点に鑑み、小規模且つ低消費電流の構成にて、ＩＣ内部に形成された時定数回路の時定数の誤差を自動的に調整する時定数自動調整回路を提供することを目的とする。

上記目的を達成するために本発明に係る時定数自動調整回路は、双方が同一の半導体基板上にＩＣプロセスにて形成された誤差基準抵抗及び誤差基準コンデンサを有し、前記誤差基準抵抗の抵抗値及び前記誤差基準コンデンサの静電容量に基づいてＩＣプロセスのばらつきにより生じるＲＣ誤差を検出するとともに、該ＲＣ誤差に応じた制御信号を出力する誤差検出回路と、双方が前記半導体基板上にＩＣプロセスにて形成された１以上の抵抗から成る抵抗部及び１以上のコンデンサから成る容量部、並びに前記抵抗部と前記容量部の間に接続され、前記制御信号に基づいて前記抵抗部を構成する抵抗の何れかと前記容量部を構成するコンデンサの何れかを接続することにより、前記ＲＣ誤差に応じた当該時定数可変回路の時定数を設定するスイッチ部を有する時定数可変回路とを備え、前記抵抗の数と前記コンデンサの数の少なくとも一方は２以上であるようにしている。

これにより、適当な抵抗値を設計値とした抵抗及び適当な静電容量を設計値としたコンデンサを、予めＩＣプロセスにより半導体基板上に作成しておき、検出されたＲＣ誤差に応じて適切な抵抗とコンデンサを接続することで自動的に（ＩＣ外部における調整作業等を必要とせずに）時定数が調整され、時定数の誤差が軽減される（精度が改善される）。また、時定数可変回路としては、時定数を形成する抵抗及びコンデンサと、それらを接続するスイッチさえ設けておけばいいので、回路規模が小さく、低消費電流を実現できる。

また、例えば、上記構成において、前記時定数の予め定められた目標値と前記設定された時定数との間に生じ得る最大誤差が、前記ＩＣプロセスによって生じ得るＲＣ誤差の所定の最大値より小さくなるように、前記抵抗部を構成する抵抗の抵抗値の設計値及び前記容量部を構成するコンデンサの静電容量の設計値が定められているとともに、前記スイッチ部は前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサを接続するようにしてもよい。

これにより、前記時定数の予め定められた目標値と前記設定された時定数との間に生じ得る最大誤差が、前記ＩＣプロセスによって生じ得るＲＣ誤差の所定の最大値より小さくなるため、確実に時定数の誤差が軽減される（精度が改善される）。

また、例えば、上記構成において、前記誤差検出回路は、前記誤差基準抵抗の抵抗値に反比例する電流を前記誤差基準コンデンサに所定期間、流すことによって前記誤差基準コンデンサに生じる電圧を、予め定めた基準電圧と比較することにより、前記ＲＣ誤差をｎ段階（ｎは２以上の自然数）に分類して検出するとともに、該分類された段階に応じた前記制御信号を出力し、前記時定数可変回路は、前記ｎ段階に分類された前記ＲＣ誤差に応じて、ｎ通りの前記時定数を設定可能であるようにしてもよい。

誤差検出回路は、前記誤差基準抵抗の抵抗値に反比例する電流を前記誤差基準コンデンサに所定期間、流すことによって前記誤差基準コンデンサに生じる電圧を、予め定めた基準電圧と比較するだけでＲＣ誤差を検出可能であり、更にはＲＣ誤差に応じた制御信号をアナログ電圧でなく、ｎ段階に分類された電圧として、時定数可変回路に出力することとなるため、誤差検出回路の構成が極めて簡単となる。これは、時定数自動調整回路の小規模化、及び低消費電流化を更に促進する。また、ｎ通りの時定数を設定可能であることから、時定数の必要精度に応じた時定数自動調整回路を構成できる。

また、例えば、上記構成において、前記ｎは３以上の自然数であるとともに、前記基準電圧は電圧値の異なる複数の基準電圧からなり、前記誤差検出回路は、前記誤差基準コンデンサに生じる前記電圧を前記複数の基準電圧のそれぞれと比較することにより前記制御信号を出力するようにしてもよい。

これにより、時定数の誤差が更に軽減される（時定数の精度が更に改善される）。

また、例えば、上記構成において、前記誤差検出回路は、前記誤差基準抵抗の抵抗値に反比例する電流を前記誤差基準コンデンサに第１の所定期間、・・・、及び第ｋの所定期間（ｋは２以上の自然数）、流すことによって前記誤差基準コンデンサに生じる電圧のそれぞれを、予め定めた基準電圧と比較することにより、前記ＲＣ誤差を（ｋ＋１）段階に分類して検出するとともに、該分類された段階に応じた前記制御信号を出力し、前記時定数可変回路は、前記（ｋ＋１）段階に分類された前記ＲＣ誤差に応じて、（ｋ＋１）通りの前記時定数を設定可能であるようにしてもよい。

これによっても、時定数の誤差が更に軽減される（時定数の精度が更に改善される）。

また、例えば、上記構成において、前記誤差検出回路は、前記誤差基準抵抗の抵抗値に反比例する電流を前記誤差基準コンデンサに所定期間、流すことによって前記誤差基準コンデンサに生じる電圧を、予め定めた基準電圧と比較することにより、前記誤差基準抵抗の抵抗値と前記誤差基準コンデンサの静電容量との積から、前記誤差基準抵抗の抵抗値の設計値と前記誤差基準コンデンサの静電容量の設計値との積を引いた値に対応する前記ＲＣ誤差をｎ段階（ｎは２以上の自然数）に分類して検出するとともに、該分類された段階に応じた前記制御信号を出力し、前記時定数可変回路は、前記ｎ段階に分類された前記ＲＣ誤差に応じて、ｎ通りの前記時定数を設定可能であり、前記スイッチ部は、前記ＲＣ誤差が正であることに対応する制御信号を受けたとき、前記時定数の設計値が前記時定数の予め定めた目標値より小さくなるような前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサを接続する一方、前記ＲＣ誤差が負であることに対応する制御信号を受けたとき、前記時定数の設計値が前記目標値より大きくなるような前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサを接続することにより前記時定数を設定するようにしてもよい。

つまり、ＲＣ誤差が正（負）であれば、半導体基板上にＩＣプロセスにて形成された抵抗の抵抗値とコンデンサの静電容量の積は、その積の設計値よりも大きく（小さく）なっていることが分かるため、ＲＣ誤差が正（負）の場合は、設計値としての時定数が前記目標値より小さく（大きく）なるように設計された抵抗とコンデンサを接続して、時定数を調整するのである。これによっても、時定数の誤差が軽減される（時定数の精度が改善される）こととなる。

上述した通り、本発明に係る時定数自動調整回路によれば、小規模且つ低消費電流の構成にて、ＩＣ内部に形成された時定数回路の時定数の誤差を自動的に調整することができる。

＜＜第１実施形態＞＞
以下、本発明に係る時定数自動調整回路の第１実施形態を図１及び図２を参照して説明する。図１は、第１実施形態の時定数自動調整回路１の回路構成図である。時定数自動調整回路１は、ＩＣプロセスのばらつきによって生じるＲＣ誤差を検出するとともに、該ＲＣ誤差に応じた制御信号を出力する誤差検出回路２と、当該時定数可変回路の有する時定数が可変である時定数可変回路３と、誤差検出回路２にパルス電圧を供給するパルス発生回路６から構成される。

ここで、「ＲＣ誤差」とは、半導体基板上にＩＣプロセスによって抵抗とコンデンサを形成した場合に、「実際に形成された抵抗の抵抗値とコンデンサの静電容量の積」から、「その抵抗値の設計値とその静電容量の設計値との積」を引いた値を意味し、該ＲＣ誤差を「その抵抗値の設計値とその静電容量の設計値との積」で割った値は、通常、最大±２０％程度の値を持つ。つまり、従来技術の欄でも述べたように、抵抗の抵抗値とコンデンサの静電容量の積は、最大±２０％程度の製造誤差を持つ。

（誤差検出回路２の説明）
まず、誤差検出回路２の構成について説明する。ＰＮＰトランジスタＴｒ２のエミッタ及びＰＮＰトランジスタＴｒ３のエミッタに共通して電源電圧Ｖｃｃが与えられているとともに、ＰＮＰトランジスタＴｒ２のベースとコレクタとＰＮＰトランジスタＴｒ３のベースとが接続されており、ＰＮＰトランジスタＴｒ２とＴｒ３はカレントミラー回路を構成している。

ＰＮＰトランジスタＴｒ２のコレクタは、更にＮＰＮトランジスタＴｒ１のコレクタに接続されており、ＮＰＮトランジスタＴｒ１のベースはオペアンプＯＰ１の出力端子に、ＮＰＮトランジスタＴｒ１のエミッタはオペアンプＯＰ１の反転入力端子（−）と誤差基準抵抗Ｒ１の一端に共通接続されている。また、誤差基準抵抗Ｒ１の他端は接地されている。また、端子９に印加される予め定められた電圧Ｖ１は、オペアンプＯＰ１の非反転入力端子（＋）に与えられている。

スイッチＳＷ１の一端はＰＮＰトランジスタＴｒ３のコレクタ、誤差基準コンデンサＣ１の一端、及びコンパレータＣＭＰ１の非反転入力端子（＋）に共通接続されるとともに、他端は接地されている。また誤差基準コンデンサＣ１の他端は接地されているとともに、コンパレータＣＭＰ１の反転入力端子（−）には、予め定められた基準電圧Ｖｒｅｆが印加されている。

Ｄフリップフロップ５のＤ端子にはコンパレータＣＭＰ１の出力電圧が与えられ、クロック端子にはパルス発生回路６からパルス電圧（１パルスの期間が時間Ｔの２倍でｄｕｔｙ比が５０％）が与えられ、Ｑ端子から出力される電圧は、誤差検出回路２の出力する制御信号として時定数可変回路３に与えられている。Ｄフリップフロップ５は、ポジティブエッジトリガ形であり、そのクロック端子に与えられる電圧が低電位から高電位に切り替わる時にＤ端子に入力されている電圧をラッチして、そのままＱ端子に出力する。

また、パルス発生回路６が出力するパルス電圧は、スイッチＳＷ１のオン／オフを切り換える制御電圧としてスイッチＳＷ１にも与えられており、スイッチＳＷ１に与えられる該制御電圧が高電位のときスイッチＳＷ１はオン、低電位のときスイッチＳＷ１はオフとなる（図１はスイッチＳＷ１がオフの状態を示している）。

次に、誤差検出回路２の動作について説明する。「誤差基準抵抗Ｒ１の抵抗値の設計値」、「誤差基準コンデンサＣ１の静電容量の設計値」をそれぞれＲｒｅｆ、Ｃｒｅｆとし、半導体基板上にＩＣプロセスにて形成された「実際の誤差基準抵抗Ｒ１の抵抗値」、「実際の誤差基準コンデンサＣ１の静電容量」をそれぞれＲｒｅａｌ、Ｃｒｅａｌとして説明する。この場合における、ＲＣ誤差は「Ｒｒｅａｌ・Ｃｒｅａｌ−Ｒｒｅｆ・Ｃｒｅｆ」ということになる。

オペアンプＯＰ１の非反転入力端子（＋）に与えられている電圧はＶ１であるから、オペアンプＯＰ１とＮＰＮトランジスタＴｒ１の動作により、誤差基準抵抗Ｒ１に流れる電流は、Ｖ１／Ｒｒｅａｌとなる。また、ＰＮＰトランジスタＴｒ２とＴｒ３はカレントミラー回路を構成しているため、ＰＮＰトランジスタＴｒ３のエミッタからコレクタに流れる電流も、誤差基準抵抗Ｒ１に流れる電流と同じ電流、Ｖ１／Ｒｒｅａｌとなる。

スイッチＳＷ１がオンの状態からオフの状態に切り替わる状態（即ち、パルス発生回路６の出力するパルス電圧が高電位から低電位に切り替わる状態）を考える。スイッチＳＷ１がオンの状態では、誤差基準コンデンサＣ１の両端子間に加わる電圧は０Ｖとなっているが、スイッチＳＷ１がオンの状態からオフの状態に切り替わった瞬間から、誤差基準コンデンサＣ１には、Ｖ１／Ｒｒｅａｌの電流が流れ込む。

従って、スイッチＳＷ１がオンの状態からオフの状態に切り替わってから、時間Ｔ経過した時（この時間Ｔ経過した時は、パルス発生回路６の出力する電圧が低電位から高電位に切り替わる時である）で、スイッチＳＷ１がオンする直前の誤差基準コンデンサＣ１の両端子間に加わる電圧をＶｃとすると、次式１が成立する。

ここで、次式２が成立するように、基準電圧Ｖｒｅｆ、電圧Ｖ１、時間Ｔが定められている。

そうすると、Ｒｒｅａｌ・Ｃｒｅａｌ＞Ｒｒｅｆ・Ｃｒｅｆが成立する場合（即ち、ＲＣ誤差が正の場合）は、ＶｃはＶｒｅｆより小さくなることになるため、パルス発生回路６の出力するパルス電圧が低電位から高電位に切り替わる時のコンパレータＣＭＰ１の出力は低電位となる。逆に、Ｒｒｅａｌ・Ｃｒｅａｌ＜Ｒｒｅｆ・Ｃｒｅｆが成立する場合（即ち、ＲＣ誤差が負の場合）は、ＶｃはＶｒｅｆより大きくなることになるため、パルス発生回路６の出力するパルス電圧が低電位から高電位に切り替わる時のコンパレータＣＭＰ１の出力は高電位となる。

そして、パルス発生回路６の出力する電圧が低電位から高電位に切り替わる時のコンパレータＣＭＰ１の出力電圧は、Ｄフリップフロップ５にラッチされて、誤差検出回路２の制御信号として時定数可変回路３に与えられる。

つまり、誤差基準抵抗Ｒ１の抵抗値Ｒｒｅａｌに反比例する電流Ｖ１／Ｒｒｅａｌを、誤差基準コンデンサＣ１に所定の期間Ｔ、流す（充電または放電する）ことによって誤差基準コンデンサの両端子間に生じる電圧Ｖｃと、予め定められた基準電圧ＶｒｅｆとをコンパレータＣＭＰ１が比較することにより、誤差検出回路２は、ＩＣプロセスのばらつきによって生じるＲＣ誤差を正と負の２段階に分類して検出する。そして、ＲＣ誤差が正のときには低電位を、負のときには高電位を誤差検出回路２の制御信号として時定数可変回路３に出力するのである。

（時定数可変回路３の説明）
次に、時定数可変回路３の構成について説明する（図１参照）。端子７は抵抗Ｒ２及び抵抗Ｒ３の一端に共通接続されており、抵抗Ｒ２の他端はスイッチＳＷ４ａ介して、抵抗Ｒ３の他端はスイッチＳＷ４ｂ介して、それぞれ端子８に接続されている。スイッチＳＷ４ａとＳＷ４ｂはスイッチ回路ＳＷ４を構成している。スイッチ回路ＳＷ４は誤差検出回路２からの制御信号にて制御され、該制御信号に応じてスイッチＳＷ４ａとスイッチＳＷ４ｂの何れか一方が択一的にオンする。

具体的には、該制御信号が高電位の場合はスイッチＳＷ４ａがオフとなる一方、スイッチＳＷ４ｂがオンとなる。該制御信号が低電位の場合はスイッチＳＷ４ａがオンとなる一方、スイッチＳＷ４ｂがオフとなる（図３は、制御信号が低電位の場合を図示している）。

また、端子８はコンデンサＣ３を介して接地されている。時定数可変回路３は、端子７を入力側、端子８を出力側とした１次のローパスフィルター（以下、「ＬＰＦ」と記す）を構成しており、その時定数が誤差検出回路２からの制御信号に応じて（ＲＣ誤差に応じて）可変となっている（２通りの時定数を設定可能となっている）。

今、時定数可変回路３に構成される１次のＬＰＦの「時定数の目標値」（該ＬＰＦが有する時定数の理想的な値）が「Ｒｆｉｌ・Ｃｆｉｌ」であるとする。仮に、抵抗Ｒ２の「抵抗値の設計値」をＲｆｉｌ、コンデンサＣ３の「静電容量の設計値」をＣｆｉｌとして、抵抗Ｒ２及びコンデンサＣ３を同一の半導体基板上にＩＣプロセスによって形成し、単に抵抗Ｒ２とコンデンサＣ３の接続により１次のＬＰＦを構成した場合は、上述してきたように時定数に最大約２０％の誤差が生じてしまうため、その１次のＬＰＦのカットオフ周波数も最大約２０％の誤差が生じることになる。これは、ＩＣプロセスにおける抵抗の抵抗値、コンデンサの静電容量の絶対誤差が大きいことに起因している。

一方、同一の半導体基板上にＩＣプロセスによって形成された抵抗の抵抗値、コンデンサの静電容量の相対誤差は、上記絶対誤差（最大約２０％）に比べて非常に小さい（例えば、３％程度）。つまり、１つの半導体基板上に形成される複数の抵抗の抵抗値のばらつき方向（抵抗値が大きくなる、または小さくなる）とばらつき量は略同じであり、１つの半導体基板上に形成される複数のコンデンサの静電容量のばらつき方向（静電容量が大きくなる、または小さくなる）とばらつき量は略同じである。この点に着目して、時定数可変回路３は構成されている。

即ち、抵抗Ｒ２、抵抗Ｒ３の「抵抗値の設計値」をそれぞれ、０．９・Ｒｆｉｌ、１．１・Ｒｆｉｌとし、コンデンサＣ３の「静電容量の設計値」をＣｆｉｌとしている。「抵抗値の設計値」、「静電容量の設計値」をこのようにした場合、時定数可変回路３の時定数の最大誤差を以下、説明する。また、上記絶対誤差を２０％（−２０％〜＋２０％）とし、簡単のために、上記相対誤差がない（０％）ものとして検討する。

尚、抵抗Ｒ２とコンデンサ３を接続したとき、その時定数の設計値（０．９・Ｒｆｉｌ・Ｃｆｉｌ）は、時定数の目標値（Ｒｆｉｌ・Ｃｆｉｌ）より小さく、抵抗Ｒ３とコンデンサ３を接続したとき、その時定数の設計値（１．１・Ｒｆｉｌ・Ｃｆｉｌ）は、時定数の目標値（Ｒｆｉｌ・Ｃｆｉｌ）より大きくなっている。

誤差検出回路２で検出された「ＲＣ誤差」が正の場合は、Ｒｒｅａｌ・Ｃｒｅａｌ＞Ｒｒｅｆ・Ｃｒｅｆが成立するため、実際の抵抗の抵抗値とコンデンサの静電容量の積が、その設計値より大きくなっていることが分かる。即ち、同一の半導体基板上でＩＣプロセスにて形成された抵抗の抵抗値とコンデンサの静電容量の積は、０％〜＋２０％の製造誤差を有していることが分かる。

この場合は、抵抗Ｒ２とコンデンサＣ３が１次のＬＰＦを構成し（なぜなら、スイッチＳＷ４ａがオン、スイッチＳＷ４ｂがオフするため）、その時定数の設計値（製造誤差が０％のときの時定数）は０．９・Ｒｆｉｌ・Ｃｆｉｌとなるため、０％〜＋２０％の製造誤差を加味し実際の時定数をτとすると、次式３が成立する（なぜなら、０．９を１．２倍すると、１．０８となるから）。

また、誤差検出回路２で検出された「ＲＣ誤差」が負の場合は、Ｒｒｅａｌ・Ｃｒｅａｌ＜Ｒｒｅｆ・Ｃｒｅｆが成立するため、実際の抵抗の抵抗値とコンデンサの静電容量の積が、その設計値より小さくなっていることが分かる。即ち、同一の半導体基板上でＩＣプロセスにて形成された抵抗の抵抗値とコンデンサの静電容量の積は、−２０％〜０％の製造誤差を有していることが分かる。

この場合は、抵抗Ｒ３とコンデンサＣ３が１次のＬＰＦを構成し（なぜなら、スイッチＳＷ４ａがオフ、スイッチＳＷ４ｂがオンするため）、その時定数の設計値（製造誤差が０％のときの時定数）は１．１・Ｒｆｉｌ・Ｃｆｉｌとなるため、−２０％〜０％の製造誤差を加味すると、次式４が成立する（なぜなら、１．１を０．８倍すると、０．８８となるから）。

式３及び式４から分かるように、実際の時定数τは、「時定数の目標値」である「Ｒｆｉｌ・Ｃｆｉｌ」に対して、０．８８〜１．１倍の範囲内に収まるようになり、時定数の誤差である最大２０％が約１０％に軽減される（時定数τの精度が改善される）こととなる。

尚、図１においては、誤差基準抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、誤差基準コンデンサＣ１、及びコンデンサＣ３が同一の半導体基板上にＩＣプロセスによって形成されているが、時定数自動調整回路１を構成する他の素子（オペアンプＯＰ１、コンパレータＣＭＰ１等）の夫々は、誤差基準コンデンサＣ１等の形成された半導体基板上にＩＣプロセスにて形成されていても、形成されていないくても良い。

（誤差検出回路２の変形）
図１における誤差検出回路２を変形した誤差検出回路１２を、図２を用いて説明する。図１と同一の部分については、同一の符号を付して説明を省略する。

誤差基準抵抗Ｒ１１の一端には電源電圧Ｖｃｃが与えられ、他端はＰＮＰトランジスタＴｒ１１のエミッタとオペアンプＯＰ１１の反転入力端子（−）に接続されている。オペアンプＯＰ１１の非反転入力端子（＋）には、端子１９が接続されて、電圧（Ｖｃｃ−Ｖ１）が印加されおり、オペアンプＯＰ１１の出力はＰＮＰトランジスタＴｒ１１のベースに与えられている。ＰＮＰトランジスタＴｒ１１のコレクタは、ＮＰＮトランジスタＴｒ１２のコレクタとベース、及びＮＰＮトランジスタＴｒ１３のベースに共通接続されており、ＮＰＮトランジスタＴｒ１２とＴｒ１３のエミッタは双方、接地されている。ＮＰＮトランジスタＴｒ１２とＴｒ１３は、カレントミラー回路を構成している。

ＮＰＮトランジスタＴｒ１３のコレクタは、スイッチＳＷ１１の一端、誤差基準コンデンサＣ１１の一端、及びコンパレータＣＭＰ１１の反転入力端子（−）に接続されており、スイッチＳＷ１１の他端、誤差基準コンデンサＣ１１の他端には電源電圧Ｖｃｃが印加されている。コンパレータＣＭＰ１１の非反転入力端子（＋）には、電源電圧Ｖｃｃから基準電圧Ｖｒｅｆを差し引いた電圧が印加されており、コンパレータＣＭＰ１１の出力端子はＤフリップフロップ５のＤ端子に接続されている。

また、パルス発生回路６が出力する電圧は、Ｄフリップフロップ５のクロック端子に与えられているとともに、スイッチＳＷ１１のオン／オフを切り換える制御電圧としてスイッチＳＷ１１にも与えられており、スイッチＳＷ１１に与えられる該制御電圧が高電位のときスイッチＳＷ１１はオン、低電位のときスイッチＳＷ１１はオフとなる（図１はスイッチＳＷ１１がオフの状態を示している）。

上述のように誤差検出回路１２を構成して、誤差基準コンデンサＣ１１の両端子間に加わる電圧をＶｃとし、「誤差基準抵抗Ｒ１１の抵抗値の設計値」、「誤差基準コンデンサＣ１１の静電容量の設計値」、「実際の誤差基準抵抗Ｒ１１の抵抗値」、「実際の誤差基準コンデンサＣ１１の静電容量」を、それぞれＲｒｅｆ、Ｃｒｅｆ、Ｒｅａｌ、Ｃｒｅａｌとすると、図１における誤差検出回路２の制御信号と同様の制御信号を誤差検出回路１２は出力する。

このように、図１及び図２における誤差検出回路（誤差検出回路２や誤差検出回路１２）の誤差基準抵抗Ｒ１やＲ１１に流れる電流は、電圧Ｖ１と誤差基準抵抗Ｒ１やＲ１１の抵抗値とで定まるようにすれば良いので、誤差基準抵抗Ｒ１やＲ１１の一端は必ずしも接地されている必要はなく、電源電圧に接続されている必要もない。

また、ＰＮＰトランジスタＴｒ２とＴｒ３とで構成されるカレントミラー回路は、図１で示す回路構成に限定されるものではなく、スイッチＳＷ１がオフのときに誤差基準コンデンサＣ１に流れる電流と誤差基準抵抗Ｒ１に流れる電流を同一にするものであれば、どのような構成としてもよい。同様に、ＮＰＮトランジスタＴｒ１２とＴｒ１３とで構成されるカレントミラー回路は、図２で示す回路構成に限定されるものではなく、スイッチＳＷ１１がオフのときに誤差基準コンデンサＣ１１に流れる電流と誤差基準抵抗Ｒ１１に流れる電流を同一にするものであれば、どのような構成としてもよい。また、ＮＰＮトランジスタＴｒ１、ＰＮＰトランジスタＴｒ１１を、電界効果トランジスタに代えても良い。

尚、誤差基準抵抗Ｒ１１、誤差基準コンデンサＣ１１は、図１における時定数可変回路３の抵抗Ｒ２、Ｒ３、コンデンサＣ３とともに、同一の半導体基板上にＩＣプロセスによって形成されているが、誤差検出回路１２及び時定数可変回路３を構成する他の素子（オペアンプＯＰ１１、コンパレータＣＭＰ１１等）の夫々は、誤差基準コンデンサＣ１１等の形成された半導体基板上にＩＣプロセスにて形成されていても、形成されていないくても良い。

＜＜第２実施形態＞＞
次に、本発明に係る時定数自動調整回路の第２実施形態を、図３を参照して説明する。図３は、第２実施形態の時定数自動調整回路の回路構成のうち、時定数可変回路２３の部分のみを示したものである。第２実施形態における誤差検出回路（誤差検出回路２又は誤差検出回路１２）及びパルス発生回路６は、第１実施形態におけるものと同様のものを用いるため、図３における図示及び説明を省略する。以下の第２実施形態の説明は、誤差検出回路２（図１参照）と時定数可変回路２３を組み合わせて使用することを前提として行うが、勿論、誤差検出回路１２（図２参照）と時定数可変回路２３を組み合わせて使用してもよい。

端子２７はコンデンサＣ２２及びコンデンサＣ２３の一端に共通接続されており、コンデンサＣ２２の他端はスイッチＳＷ２４ａ介して、コンデンサＣ２３の他端はスイッチＳＷ２４ｂ介して、それぞれ端子２８に接続されている。スイッチＳＷ２４ａとＳＷ２４ｂはスイッチ回路２４を構成している。スイッチ回路ＳＷ２４は誤差検出回路２からの制御信号にて制御され、該制御信号に応じてスイッチＳＷ２４ａとスイッチＳＷ２４ｂの何れか一方が択一的にオンする。

具体的には、該制御信号が高電位の場合はスイッチＳＷ２４ａがオフとなる一方、スイッチＳＷ２４ｂがオンとなる。該制御信号が低電位の場合はスイッチＳＷ２４ａがオンとなる一方、スイッチＳＷ２４ｂがオフとなる（図３は、制御信号が低電位の場合を図示している）。

また、端子２８は抵抗Ｒ２３を介して接地されている。時定数可変回路２３は、端子２７を入力側、端子２８を出力側とした１次のハイパスフィルター（以下、「ＨＰＦ」と記す）を構成しており、その時定数が誤差検出回路２からの制御信号に応じて（ＲＣ誤差に応じて）可変となっている。

今、時定数可変回路２３に構成される１次のＨＰＦの「時定数の目標値」が「Ｒｆｉｌ・Ｃｆｉｌ」であるとする。そして、コンデンサＣ２２、コンデンサＣ２３の「静電容量の設計値」をそれぞれ、０．９・Ｃｆｉｌ、１．１・Ｃｆｉｌとし、抵抗Ｒ２３の「抵抗値の設計値」をＲｆｉｌとする。「静電容量の設計値」、「抵抗値の設計値」をこのようにした場合、時定数可変回路２３の時定数の最大誤差を以下、説明する。また、簡単のために上記絶対誤差を２０％（−２０％〜＋２０％）とし、上記相対誤差がない（０％）ものとして検討する。

誤差検出回路２で検出された「ＲＣ誤差」が正の場合は、Ｒｒｅａｌ・Ｃｒｅａｌ＞Ｒｒｅｆ・Ｃｒｅｆが成立するため、実際の抵抗の抵抗値とコンデンサの静電容量の積が、設計値より大きくなっていることが分かる。即ち、同一半導体基板上でＩＣプロセスにて形成された抵抗の抵抗値とコンデンサの静電容量の積は、０％〜＋２０％の製造誤差を有していることが分かる。

この場合は、コンデンサＣ２２と抵抗Ｒ２３が１次のＨＰＦを構成し（なぜなら、スイッチＳＷ２４ａがオン、スイッチＳＷ２４ｂがオフするため）、その時定数の設計値（製造誤差が０％のときの時定数）は０．９・Ｒｆｉｌ・Ｃｆｉｌとなるため、０％〜＋２０％の製造誤差を加味し実際の時定数をτとすると、上記式３が成立する（なぜなら、０．９を１．２倍すると、１．０８となるから）。

また、誤差検出回路２で検出された「ＲＣ誤差」が負の場合は、Ｒｒｅａｌ・Ｃｒｅａｌ＜Ｒｒｅｆ・Ｃｒｅｆが成立するため、実際の抵抗の抵抗値とコンデンサの静電容量の積が、設計値より小さくなっていることが分かる。即ち、同一半導体基板上でＩＣプロセスにて形成された抵抗の抵抗値とコンデンサの静電容量の積は、−２０％〜０％の製造誤差を有していることが分かる。

この場合は、コンデンサＣ２３と抵抗Ｒ２３が１次のＨＰＦを構成し（なぜなら、スイッチＳＷ２４ａがオフ、スイッチＳＷ２４ｂがオンするため）、その時定数の設計値（製造誤差が０％のときの時定数）は１．１・Ｒｆｉｌ・Ｃｆｉｌとなるため、−２０％〜０％の製造誤差を加味すると、上記式４が成立する（なぜなら、１．１を０．８倍すると、０．８８となるから）。

式３及び式４から分かるように、実際の時定数τは、「時定数の目標値」である「Ｒｆｉｌ・Ｃｆｉｌ」に対して、０．８８〜１．１倍の範囲内に収まるようになり、、時定数の誤差である最大２０％が約１０％に軽減される（時定数τの精度が改善される）こととなる。

尚、第２実施形態においても、第１実施形態と同様、誤差基準抵抗Ｒ１、誤差基準コンデンサＣ１、抵抗Ｒ２３、コンデンサＣ２２、及びＣ２３が同一の半導体基板上にＩＣプロセスによって形成されているが、第２実施形態における時定数自動調整回路を構成する他の素子（オペアンプＯＰ１、コンパレータＣＭＰ１等）の夫々は、誤差基準コンデンサＣ１等の形成された半導体基板上にＩＣプロセスにて形成されていても、形成されていないくても良い。

＜＜第３実施形態＞＞
次に、本発明に係る時定数自動調整回路の第３実施形態を、図４を参照して説明する。図４は、第３実施形態の時定数自動調整回路３１の回路構成図を示したものである。図４において、図１と同様のものは同一の符号を付して説明を省略する。

（誤差検出回路３２の説明）
図４の誤差検出回路３２が、図１の誤差検出回路２と異なる部分は、自身の反転入力端子（−）に基準電圧Ｖｒｅｆ２が与えられたコンパレータＣＭＰ２の非反転入力端子（＋）が、コンパレータＣＭＰ１の非反転入力端子（＋）に接続されていること、コンパレータＣＭＰ１の反転入力端子（−）に与えられる電圧が基準電圧Ｖｒｅｆ１であること、図１におけるＤフリップフロップ５の代わりにラッチ回路３５が設けられておりラッチ回路３５にコンパレータＣＭＰ１及びＣＭＰ２の出力電圧、並びにパルス発生回路６の出力するパルス電圧が与えられていること、図１における誤差検出回路２の出力する制御信号に相当する誤差検出回路３２の制御信号が、ラッチ回路３５から出力されていること、であり他の部分は図１における誤差検出回路２と同様である。

ラッチ回路３５は、パルス発生回路６の出力するパルス電圧が低電位から高電位に切り替わる時（でスイッチＳＷ１がオンする直前）のコンパレータＣＭＰ１、ＣＭＰ２の出力をそのままラッチし、コンパレータＣＭＰ１の出力電圧を制御信号Ａとして、コンパレータＣＭＰ２の出力電圧を制御信号Ｂとして後述するスイッチ回路３４に与える。この制御信号Ａと制御信号Ｂは誤差検出回路３２の「制御信号」を構成することとなる。

まず、誤差基準コンデンサＣ１にＶ１／Ｒｒｅａｌの電流が流れ込む経路は、図１におけるものと同様であるから、上記式１が成立する。ここで、次式５及び式６が成立するように、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、電圧Ｖ１、時間Ｔを定める。

そうすると、
（１）Ｖｒｅｆ２＞Ｖｃ、即ち、Ｒｒｅａｌ・Ｃｒｅａｌ＞Ｒｒｅｆ・Ｃｒｅｆ・１．０７が成立する場合は、パルス発生回路６の出力するパルス電圧が低電位から高電位に切り替わる時のコンパレータＣＭＰ１、ＣＭＰ２の出力は、双方、低電位となるため、ラッチ回路３５の動作により制御信号Ａ、制御信号Ｂは、双方、低電位となる。

（２）Ｖｒｅｆ２＜Ｖｃ＜Ｖｒｅｆ１、即ち、Ｒｒｅｆ・Ｃｒｅｆ・０．９３＜Ｒｒｅａｌ・Ｃｒｅａｌ＜Ｒｒｅｆ・Ｃｒｅｆ・１．０７が成立する場合は、パルス発生回路６の出力するパルス電圧が低電位から高電位に切り替わる時のコンパレータＣＭＰ１、ＣＭＰ２の出力はそれぞれ、低電位、高電位となるため、ラッチ回路３５の動作により制御信号Ａ、制御信号Ｂは、それぞれ低電位、高電位となる。

（３）Ｖｃ＞Ｖｒｅｆ１、即ち、Ｒｒｅａｌ・Ｃｒｅａｌ＜Ｒｒｅｆ・Ｃｒｅｆ・０．９３が成立する場合は、パルス発生回路６の出力するパルス電圧が低電位から高電位に切り替わる時のコンパレータＣＭＰ１、ＣＭＰ２の出力は、双方、高電位となるため、ラッチ回路３５の動作により制御信号Ａ、制御信号Ｂは、双方、高電位となる。

このように、誤差検出回路３２は、ＲＣ誤差を３段階に分類して検出し、該分類された段階に応じた制御信号を時定数可変回路３３に出力するのである。

（時定数可変回路３３の説明）
次に、図４における時定数可変回路３３の構成について説明する。端子３７は抵抗Ｒ３２、抵抗Ｒ３３及び抵抗Ｒ３４の一端に共通接続されており、抵抗Ｒ３２の他端はスイッチＳＷ３４ａ介して、抵抗Ｒ３３の他端はスイッチＳＷ３４ｂ介して、抵抗Ｒ３４の他端はスイッチＳＷ３４ｃ介して、それぞれ端子３８に接続されている。スイッチＳＷ３４ａとＳＷ３４ｂとＳＷ３４ｃはスイッチ回路ＳＷ３４を構成している。スイッチ回路ＳＷ３４は誤差検出回路３２からの制御信号にて制御され、該制御信号に応じてスイッチＳＷ３４ａ、ＳＷ３４ｂ、ＳＷ３４ｃの何れか一つを択一的にオンする。

具体的には、
（１）上記制御信号Ａ及び制御信号Ｂの双方が低電位の場合は、スイッチＳＷ３４ａ、ＳＷ３４ｂ、ＳＷ３４ｃは、それぞれオン、オフ、オフとなる。
（２）上記制御信号Ａ、制御信号Ｂがそれぞれ低電位、高電位の場合は、スイッチＳＷ３４ａ、ＳＷ３４ｂ、ＳＷ３４ｃは、それぞれオフ、オン、オフとなる。
（３）上記制御信号Ａ及び制御信号Ｂの双方が高電位の場合は、スイッチＳＷ３４ａ、ＳＷ３４ｂ、ＳＷ３４ｃは、それぞれオフ、オフ、オンとなる。
尚、図４は、上記制御信号Ａ及び制御信号Ｂの双方が低電位の場合を表している。

また、端子３８はコンデンサＣ３３を介して接地されている。時定数可変回路３３は、端子３７を入力側、端子３８を出力側とした１次のローパスフィルター（ＬＰＦ）を構成しており、その時定数が誤差検出回路３２からの制御信号に応じて（ＲＣ誤差に応じて）可変となっている（３通りの時定数を設定可能となっている）。

今、時定数可変回路３３に構成される１次のＬＰＦの「時定数の目標値」が「Ｒｆｉｌ・Ｃｆｉｌ」であるとする。そして、抵抗Ｒ３２、Ｒ３３、Ｒ３４の「抵抗値の設計値」をそれぞれ、０．８７・Ｒｆｉｌ、Ｒｆｉｌ、１．１５・Ｒｆｉｌとし、コンデンサＣ３３の「静電容量の設計値」をＣｆｉｌとする。「静電容量の設計値」、「抵抗値の設計値」をこのようにした場合、時定数可変回路３３の時定数の最大誤差を以下、説明する。また、簡単のために上記絶対誤差を２０％（−２０％〜＋２０％）とし、上記相対誤差がない（０％）ものとして検討する。

（１）上記制御信号Ａ及び制御信号Ｂの双方が低電位の場合は、半導体基板上でＩＣプロセスにて形成された抵抗の抵抗値とコンデンサの静電容量の積は、上記式６より、＋７％〜＋２０％の製造誤差を有していることが分かる。この場合は、抵抗Ｒ３２とコンデンサＣ３３が１次のＬＰＦを構成し、その時定数の設計値（製造誤差が０％のときの時定数）は０．８７・Ｒｆｉｌ・Ｃｆｉｌとなるため、＋７％〜＋２０％の製造誤差を加味し実際の時定数をτとすると、次式７が成立する（なぜなら、０．８７を１．０７倍すると０．９３０９となり、０．８７を１．２倍すると、１．０４４となるから）。

（２）また、上記制御信号Ａ、制御信号Ｂがそれぞれ低電位、高電位の場合は、半導体基板上でＩＣプロセスにて形成された抵抗の抵抗値とコンデンサの静電容量の積は、上記式５及び式６より、−７％〜＋７％（なぜなら、０．９３−１＝−０．０７であるから）の製造誤差を有していることが分かる。この場合は、抵抗Ｒ３３とコンデンサＣ３３が１次のＬＰＦを構成し、その時定数の設計値（製造誤差が０％のときの時定数）は、ＲｆｉｌＣ・ｆｉｌとなるため、−７％〜＋７％の製造誤差を加味すると、次式８が成立する。

（３）また、上記制御信号Ａ及び制御信号Ｂの双方が高電位の場合は、半導体基板上でＩＣプロセスにて形成された抵抗の抵抗値とコンデンサの静電容量の積は、上記式５より、−２０％〜−７％（なぜなら、０．９３−１＝−０．０７であるから）の製造誤差を有していることが分かる。この場合は、抵抗Ｒ３４とコンデンサＣ３３が１次のＬＰＦを構成し、その時定数の設計値（製造誤差が０％のときの時定数）は１．１５・Ｒｆｉｌ・Ｃｆｉｌとなるため、−２０％〜−７％の製造誤差を加味すると、次式９が成立する。（なぜなら、０．８を１．１５倍すると０．９２となり、０．９３を１．１５倍すると、１．０６９５となるから）。

式７、式８及び式９から分かるように、実際の時定数τは、「時定数の目標値」である「Ｒｆｉｌ・Ｃｆｉｌ」に対して、０．９２〜１．０７倍の範囲内に収まるようになり、時定数の誤差である最大２０％が８％と、第１実施形態によるものより更に軽減される（時定数τの精度が更に改善される）こととなる。

尚、図４においては、誤差基準抵抗Ｒ１、抵抗Ｒ３２、Ｒ３３、Ｒ３４、誤差基準コンデンサＣ１、及びコンデンサＣ３３が同一の半導体基板上にＩＣプロセスによって形成されているが、時定数自動調整回路３１を構成する他の素子（オペアンプＯＰ１、コンパレータＣＭＰ１等）の夫々は、誤差基準コンデンサＣ１等の形成された半導体基板上にＩＣプロセスにて形成されていても、形成されていないくても良い。

また、図４では、誤差基準抵抗Ｒ１の抵抗値Ｒｒｅａｌに反比例する電流Ｖ１／Ｒｒｅａｌを、誤差基準コンデンサＣ１に所定の期間Ｔ、流す（充電または放電する）ことによって誤差基準コンデンサの両端子間に生じる電圧Ｖｃを、電圧値の異なる２つの基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２のそれぞれと比較することにより、定数の最大誤差を第１実施形態におけるものより軽減する例を示したが、更に該誤差を軽減する場合は、必要な数だけ基準電圧とコンパレータを増加させればよい。

＜＜第４実施形態＞＞
次に、本発明に係る時定数自動調整回路の第４実施形態を、図５及び図６を参照して説明する。図５は、第４実施形態の時定数自動調整回路４１の回路構成図を示したものである。時定数自動調整回路４１は、誤差検出回路４２と、図４におけるものと同様の時定数可変回路３３と、パルス発生回路４６とから構成される。図５のうち、図１及び図４におけるものと同様のものは同一の符号を付して説明を省略する。

本実施形態における、誤差検出回路４２が図１における誤差検出回路２と相違する部分は、Ｄフリップフロップ５の代わりにラッチ回路４５が設けられていること、ラッチ回路４５がコンパレータ１の出力を受けるとともに、誤差検出回路４２からの制御信号としての制御信号Ａ及び制御信号Ｂを時定数可変回路３３に与えていること、スイッチＳＷ１とラッチ回路４５が、パルス発生回路４６の出力するパルス電圧を受けて制御されていること、であり、他の部分では一致している。

図６は、パルス発生回路４６の出力するパルス電圧（図６中の折線８０）と、誤差基準コンデンサＣ１の両端子間に生じる電圧（図６中の折線８１）の一例を、縦軸を電圧、横軸を時間として表したものである。タイミングｔＡ、ｔＣにおいて前記パルス電圧が高電位から低電位に切り替わり、タイミングｔＢ、ｔＤにおいて前記パルス電圧が低電位から高電位に切り替わる。タイミングｔＡとｔＢ間の時間はＴ１、タイミングｔＣとｔＤ間の時間はＴ２である。上述したように、パルス電圧が高電位にある場合は、スイッチＳＷ１がオンするため、誤差基準コンデンサＣ１の両端子間に生じる電圧は０Ｖであり、パルス電圧が低電位にある場合は、誤差基準コンデンサＣ１の両端子間に生じる電圧は増加する。

タイミングｔＢにおける誤差基準コンデンサＣ１の両端子間に生じる電圧をＶｃ１、タイミングｔＤにおける誤差基準コンデンサＣ１の両端子間に生じる電圧をＶｃ２とすると、以下の式１０、式１１が成立する。

ここで、以下の式１２及び式１３が成立するように、基準電圧Ｖｒｅｆ、電圧Ｖ１、時間Ｔ１、Ｔ２を定める。

そして、ラッチ回路４５は、タイミングｔＢ、ｔＤにおけるコンパレータＣＭＰ１の出力をラッチして、そのまま夫々制御信号Ａ、制御信号Ｂとして時定数可変回路３３に出力するようになっている。制御信号Ａ及び制御信号Ｂは、スイッチＳＷ３４のスイッチ動作を制御する「制御信号」を構成する。

そうすると、
（１）Ｖｒｅｆ＞Ｖｃ２、即ち、Ｒｒｅａｌ・Ｃｒｅａｌ＞Ｒｒｅｆ・Ｃｒｅｆ・１．０７が成立（式１１、式１３より）する場合は、タイミングｔＢ、ｔＤにおけるコンパレータＣＭＰ１の出力は、双方、低電位となるため、ラッチ回路４５の出力する制御信号Ａ、制御信号Ｂは、双方、低電位となる。

（２）Ｖｃ１＜Ｖｒｅｆ＜Ｖｃ２、即ち、Ｒｒｅｆ・Ｃｒｅｆ・０．９３＜Ｒｒｅａｌ・Ｃｒｅａｌ＜Ｒｒｅｆ・Ｃｒｅｆ・１．０７が成立（式１０〜式１３より）する場合は、タイミングｔＢ、ｔＤにおけるコンパレータＣＭＰ１の出力は、それぞれ、低電位、高電位となるため、ラッチ回路４５の出力する制御信号Ａ、制御信号Ｂは、それぞれ低電位、高電位となる。

（３）Ｖｃ１＞Ｖｒｅｆ、即ち、Ｒｒｅａｌ・Ｃｒｅａｌ＜Ｒｒｅｆ・Ｃｒｅｆ・０．９３が成立（式１０、式１２より）する場合は、タイミングｔＢ、ｔＤにおけるコンパレータＣＭＰ１の出力は、双方、高電位となるため、ラッチ回路４５の出力する制御信号Ａ、制御信号Ｂは、双方、高電位となる。

つまり、誤差基準抵抗Ｒ１の抵抗値Ｒｒｅａｌに反比例する電流Ｖ１／Ｒｒｅａｌを、誤差基準コンデンサＣ１に所定の期間（Ｔ１とＴ２）、流す（充電または放電する）ことによって誤差基準コンデンサＣ１の両端子間に生じる電圧のそれぞれ（Ｖｃ１とＶｃ２）と、予め定められた基準電圧ＶｒｅｆとをコンパレータＣＭＰ１が比較することにより、誤差検出回路４２は、ＩＣプロセスのばらつきによって生じるＲＣ誤差を３段階に分類して検出する。そして、分類された段階に応じた制御信号を出力するのである。

本実施形態における、この制御信号Ａ及び制御信号Ｂは、第３実施形態におけるものと同様のものとなっており、また本実施形態における時定数可変回路３３は第３実施形態におけるものと同じものであるから、第３実施形態と同様、実際の時定数τは、「時定数の目標値」である「Ｒｆｉｌ・Ｃｆｉｌ」に対して、０．９２〜１．０７倍の範囲内に収まるようになり、時定数の誤差、最大２０％が８％と、第１実施形態によるものより更に軽減される（時定数τの精度が更に改善される）。

尚、図５においては、図４と同様、誤差基準抵抗Ｒ１、抵抗Ｒ３２、Ｒ３３、Ｒ３４、誤差基準コンデンサＣ１、及びコンデンサＣ３３が同一の半導体基板上にＩＣプロセスによって形成されているが、時定数自動調整回路４１を構成する他の素子（オペアンプＯＰ１、コンパレータＣＭＰ１等）の夫々は、誤差基準コンデンサＣ１等の形成された半導体基板上にＩＣプロセスにて形成されていても、形成されていないくても良い。

また、図４では、誤差基準抵抗Ｒ１の抵抗値Ｒｒｅａｌに反比例する電流Ｖ１／Ｒｒｅａｌを、誤差基準コンデンサＣ１に所定の期間Ｔ１及びＴ２、流す（充電または放電する）ことによって誤差基準コンデンサの両端子間に生じる電圧のそれぞれであるＶｃ１、Ｖｃ２を、それぞれ基準電圧Ｖｒｅｆと比較することにより、時定数の最大誤差を第１実施形態におけるものより軽減する例を示したが、更に該誤差を軽減する場合は、必要な数だけ前記「所定の期間」の数を増やせばよい。

つまり、電流Ｖ１／Ｒｒｅａｌを、誤差基準コンデンサＣ１に第１の所定期間、・・・、及び第ｋの所定期間、流す（充電または放電する）ことによって誤差基準コンデンサの両端子間に生じる電圧のそれぞれであるＶｃ１、・・・Ｖｃｋを、それぞれ基準電圧Ｖｒｅｆと比較するようにし、前記ｋを３以上の自然数とすればよい。

＜＜その他、変形等＞＞
時定数可変回路３、２３、３３（以下、総称して「時定数可変回路」と記すことがある）に含まれる抵抗の抵抗値の設計値やコンデンサの静電容量の設計値についての具体的な数値（抵抗Ｒ２の抵抗値の設計値が０．９・Ｒｆｉｌである等）や、「式５、式６、式１２、式１３」における具体的な数値（式５における０．９３等）は、「時定数可変回路の時定数の予め定められた目標値（Ｒｆｉｌ・Ｃｆｉｌ）と実際に設定された時定数τとの間に生じ得る最大誤差（例えば、第１実施形態の場合は、１−０．８８＝０．１２だから、１２％）が、ＩＣプロセスによって生じ得るＲＣ誤差の最大値（最大誤差、約２０％）より小さくなるように」（換言すれば、「時定数τの精度が改善するように」）設定したものである。従って、これらの具体的な数値に、本発明の範囲は限定されるものではない。

ここにおける「ＩＣプロセスによって生じ得るＲＣ誤差の最大値（最大誤差）」は、抵抗等を形成する半導体基板及びＩＣプロセスの性質等によって定まるものである。そして、ＲＣ誤差の最大値を、「約±２０％」等ではなく、ある特定の値（例えば、−２０％〜＋２０％）と仮定した上で、実際の時定数τが目標値（Ｒｆｉｌ・Ｃｆｉｌ）に近づくよう、時定数可変回路に含まれる抵抗（抵抗Ｒ２等）の抵抗値の設計値、及びコンデンサ（コンデンサＣ３等）の設計値を定められている。従って、ＲＣ誤差の最大値は、個々の半導体基板やＩＣプロセスの性質等に対応して予め定められた特定の値（例えば、−２０％〜＋２０％）であると考えることもできる。

しかしながら、「約±２０％」という具合に、ＲＣ誤差の最大値にある程度の幅を持たせた上で、実際の時定数τが目標値（Ｒｆｉｌ・Ｃｆｉｌ）に近づくよう、時定数可変回路に含まれる抵抗（抵抗Ｒ２等）の抵抗値の設計値、及びコンデンサ（コンデンサＣ３等）の設計値を定めても良い。

また、上述した全ての実施形態は、矛盾の生じない限り相互に組み合わせてもよい。上述の実施形態においては、１次のＬＰＦと１次のＨＰＦを例に挙げて説明したが、これに限定されるものではなく、ｎ次（ｎは自然数）のあらゆるフィルター（ＬＰＦ、ＨＰＦ、バンドエリミネイトフィルター、バンドパスフィルター、オールパスフィルター等）回路、遅延回路等、抵抗とコンデンサの直列回路を含む全ての回路に適用可能である。

また、上述した全ての実施形態は、説明の簡略化のために時定数可変回路の中に単一の１次のＬＰＦまたは１次のＨＰＦが含まれている例を挙げたが、誤差基準抵抗と誤差基準コンデンサが形成されている半導体基板と同一の基板上に形成された抵抗とコンデンサの直列回路であれば、全て上述のようにすることで精度を改善することができる。

［ＲＣ誤差について］
上述した全ての実施形態においては、「ＲＣ誤差」を「Ｒｒｅａｌ・Ｃｒｅａｌ−Ｒｒｅｆ・Ｃｒｅｆ」として説明したが、「ＲＣ誤差」は「Ｒｒｅａｌ・Ｃｒｅａｌ−Ｒｒｅｆ・Ｃｒｅｆ」に基づいて算出される値であれば何でもいい。例えば、「Ｒｒｅａｌ・Ｃｒｅａｌ−Ｒｒｅｆ・Ｃｒｅｆ」に何らかの値を加えた値や、何らかの値と乗算した値を「ＲＣ誤差」として考えてもよい。

［パルス発生回路のワンショット］
パルス発生回路６は「１パルスの期間が時間Ｔの２倍でｄｕｔｙ比が５０％」のパルスを出力するとして説明したが、複数のパルスを連続して出力するものであっても、特定の数のパルスのみを出力するものであってもよい。

［本発明の別の表現］
また、本発明に係る時定数自動調整回路は、以下のように記載することもできる。
双方が同一の半導体基板上にＩＣプロセスにて形成された誤差基準抵抗及び誤差基準コンデンサを有し、前記誤差基準抵抗の抵抗値及び前記誤差基準コンデンサの静電容量に基づいてＩＣプロセスのばらつきにより生じるＲＣ誤差を検出するとともに、該ＲＣ誤差に応じた制御信号を出力する誤差検出回路と、双方が前記半導体基板上にＩＣプロセスにて形成された１以上の抵抗から成る抵抗部及び１以上のコンデンサから成る容量部、並びに前記抵抗部と前記容量部の間に接続され、前記制御信号に基づいて前記抵抗部を構成する抵抗の何れかと前記容量部を構成するコンデンサの何れかを接続することにより、前記ＲＣ誤差に応じた当該時定数可変回路の時定数を設定するスイッチ部を有する時定数可変回路を備え、前記抵抗の数と前記コンデンサの数の少なくとも一方は２以上である。

そして、前記誤差検出回路は、前記誤差基準抵抗の抵抗値に反比例する電流を前記誤差基準コンデンサに所定期間、流すことによって前記誤差基準コンデンサに生じる電圧を、予め定めた基準電圧と比較することにより、前記誤差基準抵抗の抵抗値と前記誤差基準コンデンサの静電容量との積から、前記誤差基準抵抗の抵抗値の設計値と前記誤差基準コンデンサの静電容量の設計値との積を引いた値に対応する（相当する）前記ＲＣ誤差をｎ段階（ｎは２以上の自然数）に分類して検出するとともに、該分類された段階に応じた前記制御信号を出力し、前記時定数可変回路は、前記ｎ段階に分類された前記ＲＣ誤差に応じて、ｎ通りの前記時定数を設定可能であって、前記時定数の設計値が前記時定数の予め定めた目標値より小さくなるような前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサの接続と、前記時定数の設計値が前記目標値より大きくなるような前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサの接続とが、前記スイッチ部の接続動作により可能となるように構成されており（前記スイッチ部の接続動作により可能となるように、前記抵抗部を構成する抵抗の抵抗値の設計値及び前記容量部を構成する静電容量の設計値が定められているとともに、前記スイッチ部は構成されており）、前記スイッチ部は、前記ＲＣ誤差が正であることに対応する制御信号を受けたとき、前記時定数の設計値が前記時定数の予め定めた目標値より小さくなるような前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサを接続する一方、前記ＲＣ誤差が負であることに対応する制御信号を受けたとき、前記時定数の設計値が前記目標値より大きくなるような前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサを接続することにより前記時定数を設定する。

本発明に係る時定数自動調整回路によれば、小規模且つ低消費電流の構成にて、ＩＣ内部に形成された時定数回路の時定数の誤差を自動的に調整することができる。

本発明の第１実施形態に係る時定数自動調整回路の回路図である。 本発明の第１実施形態に係る時定数自動調整回路を変形した回路図である。 本発明の第２実施形態に係る時定数自動調整回路の回路図の一部である。 本発明の第３実施形態に係る時定数自動調整回路の回路図である。 本発明の第４実施形態に係る時定数自動調整回路の回路図である。 図５における時定数自動調整回路の特定点における電圧波形である。

符号の説明

１、３１、４１ 時定数自動調整回路
２、１２、３２、４２ 誤差検出回路
３、２３、３３ 時定数可変回路
Ｒ１、Ｒ１１ 誤差基準抵抗
Ｃ１、Ｃ１１ 誤差基準コンデンサ
ＣＭＰ１、ＣＭＰ２、ＣＭＰ１１ コンパレータ
ＯＰ１、ＯＰ１１ オペアンプ
Ｖｒｅｆ、Ｖｒｅｆ１、Ｖｒｅｆ２ 基準電圧
ＳＷ１、ＳＷ１１、ＳＷ４ａ、ＳＷ４ｂ スイッチ
ＳＷ２４ａ、ＳＷ２４ｂ、ＳＷ３４ａ、ＳＷ３４ｂ、ＳＷ３４ｃ スイッチ
ＳＷ４、ＳＷ２４、ＳＷ３４ スイッチ回路
６、４６ パルス発生回路
５ Ｄフリップフロップ
３５、４５ ラッチ回路
Ｒ２、Ｒ３、Ｒ２３、Ｒ３２、Ｒ３３、Ｒ３４ 抵抗
Ｃ３、Ｃ２２、Ｃ２３、Ｃ３３ コンデンサ
Ｔｒ１、Ｔｒ１２、Ｔｒ１３ ＮＰＮトランジスタ
Ｔｒ２、Ｔｒ３、Ｔｒ１１ ＰＮＰトランジスタ
７、８、９、１９、２７、２８、３７、３８ 端子

Claims (6)

1. 双方が同一の半導体基板上にＩＣプロセスにて形成された誤差基準抵抗及び誤差基準コンデンサを有し、前記誤差基準抵抗の抵抗値及び前記誤差基準コンデンサの静電容量に基づいてＩＣプロセスのばらつきにより生じるＲＣ誤差を検出するとともに、該ＲＣ誤差に応じた制御信号を出力する誤差検出回路と、
   双方が前記半導体基板上にＩＣプロセスにて形成された１以上の抵抗から成る抵抗部及び１以上のコンデンサから成る容量部、並びに前記抵抗部と前記容量部の間に接続され、前記制御信号に基づいて前記抵抗部を構成する抵抗の何れかと前記容量部を構成するコンデンサの何れかを接続することにより、前記ＲＣ誤差に応じた当該時定数可変回路の時定数を設定するスイッチ部を有する時定数可変回路とを備え、
   前記抵抗の数と前記コンデンサの数の少なくとも一方は２以上であることを特徴とする時定数自動調整回路。
2. 前記時定数の予め定められた目標値と前記設定された時定数との間に生じ得る最大誤差が、前記ＩＣプロセスによって生じ得るＲＣ誤差の所定の最大値より小さくなるように、前記抵抗部を構成する抵抗の抵抗値の設計値及び前記容量部を構成するコンデンサの静電容量の設計値が定められているとともに、前記スイッチ部は前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサを接続することを特徴とする請求項１に記載の時定数自動調整回路。
3. 前記誤差検出回路は、前記誤差基準抵抗の抵抗値に反比例する電流を前記誤差基準コンデンサに所定期間、流すことによって前記誤差基準コンデンサに生じる電圧を、予め定めた基準電圧と比較することにより、前記ＲＣ誤差をｎ段階（ｎは２以上の自然数）に分類して検出するとともに、該分類された段階に応じた前記制御信号を出力し、
   前記時定数可変回路は、前記ｎ段階に分類された前記ＲＣ誤差に応じて、ｎ通りの前記時定数を設定可能であることを特徴とする請求項１または請求項２に記載の時定数自動調整回路。
4. 前記ｎは３以上の自然数であるとともに、前記基準電圧は電圧値の異なる複数の基準電圧からなり、
   前記誤差検出回路は、前記誤差基準コンデンサに生じる前記電圧を前記複数の基準電圧のそれぞれと比較することにより前記制御信号を出力することを特徴とする請求項３に記載の時定数自動調整回路。
5. 前記誤差検出回路は、前記誤差基準抵抗の抵抗値に反比例する電流を前記誤差基準コンデンサに第１の所定期間、・・・、及び第ｋの所定期間（ｋは２以上の自然数）、流すことによって前記誤差基準コンデンサに生じる電圧のそれぞれを、予め定めた基準電圧と比較することにより、前記ＲＣ誤差を（ｋ＋１）段階に分類して検出するとともに、該分類された段階に応じた前記制御信号を出力し、
   前記時定数可変回路は、前記（ｋ＋１）段階に分類された前記ＲＣ誤差に応じて、（ｋ＋１）通りの前記時定数を設定可能であることを特徴とする請求項１または請求項２に記載の時定数自動調整回路。
6. 前記誤差検出回路は、前記誤差基準抵抗の抵抗値に反比例する電流を前記誤差基準コンデンサに所定期間、流すことによって前記誤差基準コンデンサに生じる電圧を、予め定めた基準電圧と比較することにより、前記誤差基準抵抗の抵抗値と前記誤差基準コンデンサの静電容量との積から、前記誤差基準抵抗の抵抗値の設計値と前記誤差基準コンデンサの静電容量の設計値との積を引いた値に対応する前記ＲＣ誤差をｎ段階（ｎは２以上の自然数）に分類して検出するとともに、該分類された段階に応じた前記制御信号を出力し、
   前記時定数可変回路は、前記ｎ段階に分類された前記ＲＣ誤差に応じて、ｎ通りの前記時定数を設定可能であり、
   前記スイッチ部は、前記ＲＣ誤差が正であることに対応する制御信号を受けたとき、前記時定数の設計値が前記時定数の予め定めた目標値より小さくなるような前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサを接続する一方、前記ＲＣ誤差が負であることに対応する制御信号を受けたとき、前記時定数の設計値が前記目標値より大きくなるような前記抵抗部を構成する抵抗と前記容量部を構成するコンデンサを接続することにより前記時定数を設定することを特徴とする請求項１または請求項２に記載の時定数自動調整回路。

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