JP6626362B2 - フィルタ時定数変更回路およびｄ／ａ変換回路 - Google Patents

Description

本発明は、入力信号の変化に応じてフィルタの時定数を変更するフィルタ時定数変更回路、およびフィルタ時定数変更回路を用いるＤ／Ａ変換回路に関するものである。

Ｄ／Ａ変換回路の出力においては、一般にパルスの波形をローパスフィルタにより平滑化して出力する方式が採られる。このときフィルタの時定数の大小により、応答速度とリップルがトレードオフの関係になる。実際にフィルタの時定数を決める際は、例えば許容出来るリップルの値の中で出来るだけ早い応答速度にするなどして決める。一方で、Ｄ／Ａ変換回路の出力の大きな変化をステップ的に行なうとき、この応答速度の制限による追従の遅さが問題になるケースがある。

このような問題の解決策として、Ｄ／Ａ変換回路の出力の大きくかつ急な変化があったときに、フィルタの時定数を小さくすることで、リップルの制限を達成しつつ応答を早める技術が提案されている（特許文献１参照）。図１４は特許文献１に開示されたＤ／Ａ変換回路の構成を示すブロック図である。図１４のＤ／Ａ変換回路は、ＡＳＩＣ（Application Specific Integrated Circuit）３００を使って、応答性を向上させるようにしたものである。ＰＷＭ信号をつくるデジタルデータが変化したときは、抵抗３０２とコンデンサ３０３とからなる時定数が小さいアナログフィルタに切り替えて、応答性を良くする。デジタルデータに変化がないときは、抵抗３０１とコンデンサ３０３とからなる時定数が大きいアナログフィルタに切り替えて、出力リップルを抑制する。

Ｄ／Ａ変換回路からフィルタに入力される入力信号の変化の大きさに応じてフィルタの時定数を変化させる場合、常識的な発想として、例えば図１５のような構成が考えられる。図１５の例では、変化量演算部１００が入力信号ｆ（ｔ）の変化量Δｆ（ｔ）／Δｔを演算し、この変化量Δｆ（ｔ）／Δｔに応じて時定数変更部１０１がフィルタ１０２の時定数を変更する。図１６の例では、入力信号ｆ（ｔ）に変化が生じたときにフィルタ１０２の時定数を変更する。一方、図１７の例では、変化量Δｆ（ｔ）／Δｔが閾値ＴＨを超えたときにフィルタ１０２の時定数を変更する。

一般的に変化量演算部１００で行われる処理は微分に相当し、フィルタ１０２の時定数変更のための制御信号（図１６、図１７のフィルタ時定数変更フラグ）が生じるのは、入力信号ｆ（ｔ）が傾きを持つ間に限られる。したがって、入力信号ｆ（ｔ）が傾きを持つ時間幅が非常に短い場合は、時定数変更のための制御信号が生じる時間幅も短くなる。フィルタ１０２の時定数変更を行なう適切な時間幅は、フィルタ１０２の持つ時定数及びフィルタ１０２の目的に依存するため、時定数変更のための制御信号が生じる時間幅が短くなると、フィルタ１０２の時定数変更が目的とする機能を充分に発揮出来ない可能性がある。

例えば、ある一定以上の入力信号ｆ（ｔ）の急峻な変化に対応するため、入力信号ｆ（ｔ）の変化に合わせてフィルタ１０２の時定数を一時的に小さくする場合を考える。このとき、時定数を変更する時間幅は、変更後のフィルタ１０２の時定数により、充分に入力信号ｆ（ｔ）に追従出来る分だけの長さが必要になるが、入力信号ｆ（ｔ）の変化の間だけ（微分値が閾値ＴＨを超える間だけ）、フィルタ１０２の時定数を小さくしても、フィルタ１０２の出力は図１８のようになり、フィルタ１０２の機能を充分に発揮することが出来ない。図１８の例では、ｇ（ｔ）がフィルタ１０２の実際の出力を表し、ｇ’（ｔ）は理想の出力を表している。図１８によると、フィルタ１０２の出力ｇ（ｔ）が入力信号ｆ（ｔ）の変化に追従出来ていないことが分かる。

このような図１５の構成の問題点に対し、タイマを使って、変化量演算部１００の出力（入力信号ｆ（ｔ）の微分値）をトリガにして、変化量演算部１００の出力が閾値を超えた場合にフィルタ１０２の時定数変更を一定時間保持する仕組みにすることで、フィルタ１０２の機能を充分に発揮出来るようにすることが容易に考えられる。図１９の例では、変化量演算部１００と時定数変更部１０１との間にタイマ１０３を設けることにより、入力信号ｆ（ｔ）への追従に必要な時間幅の信号をタイマ１０３で作ることで、図２０に示すように、入力信号ｆ（ｔ）への追従に必要な時定数変更の時間幅を与えるようにしている。

しかし、図１９に示した構成では、変化量演算部１００の出力（入力信号ｆ（ｔ）の微分値）をフィルタ１０２の時定数変更のトリガにすることで、本来意図しない場面での誤動作の恐れが大きくなってしまうという問題がある。例えば、図２１に示すような瞬間的な入力信号ｆ（ｔ）の変化に対して一定時間、フィルタ１０２の時定数変更を行なってしまうと、意図しない領域でフィルタ１０２の出力ｇ（ｔ）にリップルを生じさせてしまうという問題がある。

特開２００３−１０１４１３号公報

以上のように、入力信号の変化に応じてフィルタの時定数を変更する構成では、フィルタの出力を入力信号の変化に充分に追従させようとすると、フィルタの出力に大きなリップルが生じてしまうという問題点があった。
なお、以上の問題はＤ／Ａ変換回路の出力を入力とするフィルタに限らず、例えばアナログ信号をフィルタ処理してＡ／Ｄ変換回路に入力するフィルタ等においても同様に発生する。

本発明は、上記課題を解決するためになされたもので、入力信号の変化に応じてフィルタの時定数を変更する構成において、フィルタの出力のリップルを低減することができるフィルタ時定数変更回路を提供することを目的とする。

本発明は、入力信号をフィルタリングするためのフィルタの時定数を決定するフィルタ時定数変更回路において、現時点の前記入力信号の値ｆ（ｔ）と現時点からＴ時間前の入力信号の値ｆ（ｔ−Ｔ）とから得られる所定時間Ｔあたりの変化量ｈ（ｔ，Ｔ）＝ｆ（ｔ）−ｆ（ｔ−Ｔ）を演算する変化量演算部と、前記変化量ｈ（ｔ，Ｔ）と所定の閾値との比較結果に基づいて前記フィルタの時定数を制御する制御信号を出力する比較部とを備え、前記比較部は、前記変化量ｈ（ｔ，Ｔ）が前記閾値以下の場合に前記フィルタの時定数を第１のフィルタ時定数τ１とする制御信号を出力し、前記変化量ｈ（ｔ，Ｔ）が前記閾値を超える場合に前記フィルタの時定数を前記第１のフィルタ時定数τ１よりも小さい第２のフィルタ時定数τ２に変更する制御信号を出力し、前記所定時間Ｔは、前記入力信号の変化開始時点から、前記フィルタの時定数が前記第２のフィルタ時定数τ２に変更された後に前記フィルタの出力信号の値が前記入力信号の変化の最終値に対して所定の割合に到達するまでの時間であることを特徴とするものである。

また、本発明のＤ／Ａ変換回路は、デジタル入力信号をアナログ信号に変換するＤ／Ａ変換部と、このＤ／Ａ変換部の出力信号を平滑化するフィルタと、前記デジタル入力信号を入力とし、前記フィルタの時定数を制御する制御信号を出力する前記フィルタ時定数変更回路とを備えることを特徴とするものである。

本発明によれば、変化量演算部と比較部とを設けることにより、フィルタの出力を入力信号の変化に追従させつつ、フィルタの出力のリップルを低減することが出来る。また、本発明では、フィルタの出力のリップル低減を、従来のようなタイマを使用せずに実現することが出来るので、回路の実装を容易にすることができる。

本発明に係る変化量演算の原理を説明する波形図である。 本発明に係る変化量演算の原理を説明する波形図である。 本発明においてフィルタの時定数を変更する動作を説明する波形図である。 本発明に係る変化量演算の別の例を示す波形図である。 本発明に係る変化量演算の別の例を示す波形図である。 本発明においてフィルタの時定数を変更する動作を説明する波形図である。 本発明に係る変化量演算の別の例を示す波形図である。 本発明に係る変化量演算の別の例を示す波形図である。 本発明においてフィルタの時定数を変更する動作を説明する波形図である。 本発明の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図である。 本発明の実施の形態における所定時間の設定の仕方を説明する図である。 本発明の実施の形態に係るＤ／Ａ変換回路の応答の例を示す波形図である。 本発明の実施の形態に係るＤ／Ａ変換回路の応答の実測結果を示す波形図である。 従来のＤ／Ａ変換回路の構成を示すブロック図である。 フィルタの時定数を変化させる構成を示すブロック図である。 図１５の構成においてフィルタの時定数を変更する動作を説明する波形図である。 図１５の構成においてフィルタの時定数を変更する別の動作を説明する波形図である。 図１５の構成の問題点を説明する波形図である。 フィルタの時定数を変化させる別の構成を示すブロック図である。 図１９の構成においてフィルタの時定数を変更する動作を説明する波形図である。 図１９の構成の問題点を説明する波形図である。

［発明の原理］
図１（Ａ）〜図１（Ｃ）、図２（Ａ）〜図２（Ｃ）は、本発明に係る変化量演算の原理を説明する波形図である。本発明では、入力信号の変化量（微分値）を演算する従来の構成を、フィルタの目的とする時定数変化に対応させた時間幅Ｔあたりの変化量を演算する構成に置き換えることで、フィルタの時定数変更の効果を適切に反映させる。具体的には、変化量を演算しようとする現時点の入力信号の値ｆ（ｔ）と、現時点からＴ時間前の入力信号の値ｆ（ｔ−Ｔ）とから得られる所定時間Ｔあたりの変化量ｈ（ｔ，Ｔ）＝ｆ（ｔ）−ｆ（ｔ−Ｔ）を演算し、この演算結果に基づいてフィルタの時定数を決定する。図１（Ａ）〜図１（Ｃ）、図２（Ａ）〜図２（Ｃ）の例では、時間と共に変化する入力信号に応じて変化量ｈ（ｔ，Ｔ）が逐次演算される様子が示されている。

以上のようにして演算した変化量ｈ（ｔ，Ｔ）が所定の閾値ＴＨを超えたときにフィルタの時定数を小さい方に変更する（フィルタ時定数変更フラグを“１”にする）構成を採用すると、フィルタの出力ｇ（ｔ）は図３に示すような挙動になる。図３におけるｇ’（ｔ）は理想の出力を表している。

図２０の場合と比べると明らかなように、本発明の方がフィルタの出力ｇ（ｔ）がより早く入力信号ｆ（ｔ）に追いついている。
また、本発明では、変化量ｈ（ｔ，Ｔ）が、入力信号ｆ（ｔ）の変化の大きさの総量を情報として含む形になっているため、図２１で説明したようなリップルの問題は発生しない。図２１に示したような瞬間的な入力信号ｆ（ｔ）の変化に対する本発明の変化量演算の結果を図４（Ａ）〜図４（Ｄ）、図５に示す。

図４（Ａ）〜図４（Ｄ）、図５の演算結果が閾値ＴＨを超えたときにフィルタの時定数を小さい方に変更する構成を採用すると、フィルタの出力ｇ（ｔ）は図６に示すような挙動になる。本発明では、入力信号の二点間の差（ｆ（ｔ）−ｆ（ｔ−Ｔ）のとり得る最大値に応じて閾値ＴＨを定めるため、閾値ＴＨを下回るノイズによる誤動作は起こらない。

また、本発明では、非常に鋭く大きな値のノイズが入力信号ｆ（ｔ）に混入した場合でも、そのノイズのピークの時間幅×２以内の時間幅でフィルタの時定数を変更する動作となるので、図１９のタイマを用いた場合に比べてフィルタ出力への影響は小さくなることが期待出来る。このようなノイズ入力に対する本発明の変化量演算の結果を図７（Ａ）〜図７（Ｃ）、図８（Ａ）、図８（Ｂ）に示す。

図７（Ａ）〜図７（Ｃ）、図８（Ａ）、図８（Ｂ）の演算結果が閾値ＴＨを超えたときにフィルタの時定数を小さい方に変更する構成を採用すると、フィルタの出力ｇ（ｔ）は図９に示すような挙動になる。
以上のように、本発明では、従来技術で生じる、意図しない領域でフィルタの出力ｇ（ｔ）にリップルを生じさせてしまうという問題を解決することが出来る。

[実施の形態]
以下、本発明の実施の形態について図面を参照して説明する。図１０は本発明の実施の形態に係るＤ／Ａ変換回路の構成を示すブロック図である。本実施の形態のＤ／Ａ変換回路は、１６ｂｉｔのデジタル入力信号ｆ（ｔ）をアナログ信号に変換するＤ／Ａ変換部１と、Ｄ／Ａ変換部１の出力信号を平滑化するローパスフィルタ２と、ローパスフィルタ２の出力端子に接続されるバッファ回路３と、入力信号ｆ（ｔ）の変化量に基づいてローパスフィルタ２の時定数を決定するフィルタ時定数変更回路４とから構成される。

Ｄ／Ａ変換部１としては、ΔΣ変調器、ＰＷＭ（Pulse Width Modulation）変調器、ラダー抵抗型のＤ／Ａ変換器など様々な構成を適用することができ、本発明はＤ／Ａ変換の方式に限定されるものではない。

ローパスフィルタ２は、Ｄ／Ａ変換部１の出力端子とバッファ回路３の入力端子との間に直列に設けられた抵抗Ｒ１，Ｒ２と、フィルタ時定数変更回路４からの制御信号に応じて抵抗Ｒ１を短絡するスイッチＳＷ１と、バッファ回路３の入力端子と接地との間に設けられたコンデンサＣ１とから構成される。

フィルタ時定数変更回路４は、遅延部４０と、減算部４１と、比較部４２（コンパレータ）とから構成される。遅延部４０と減算部４１とは、変化量演算部を構成している。
遅延部４０は、デジタル入力信号ｆ（ｔ）を所定時間Ｔだけ遅延させる。遅延部４０としては、複数段縦続接続されたフリップフロップを用いることができる。
減算部４１は、デジタル入力信号ｆ（ｔ）から遅延部４０のデジタル出力信号を減算する。こうして、時間Ｔあたりの入力信号の変化量であるｈ（ｔ，Ｔ）＝ｆ（ｔ）−ｆ（ｔ−Ｔ）を演算することができる。

比較部４２は、減算部４１のデジタル出力信号と所定の閾値ＴＨとを比較する。比較部４２は、減算部４１のデジタル出力信号の値が閾値ＴＨを超えたとき、ローパスフィルタ２のスイッチＳＷ１を制御するための制御信号（フィルタ時定数変更フラグ）を“１”（Ｈｉｇｈ）にし、減算部４１のデジタル出力信号の値が閾値ＴＨ以下のとき、制御信号を“０”（Ｌｏｗ）にする。閾値ＴＨは、入力信号の二点間の差（ｆ（ｔ）−ｆ（ｔ−Ｔ）のとり得る最大値と、除去したいノイズの大きさとを考慮して予め設定しておけばよい。

ローパスフィルタ２は、時定数を変えることができるアクティブフィルタとなっている。比較部４２から出力される制御信号が“１”になると、スイッチＳＷ１はオン状態となる。これにより、抵抗Ｒ１が短絡されるので、ローパスフィルタ２の時定数が小さくなる。比較部４２から出力される制御信号が“０”になると、スイッチＳＷ１はオフ状態となる。これにより、抵抗Ｒ１とＲ２とが直列に接続されるので、ローパスフィルタ２の時定数が大きくなる。

遅延部４０の遅延時間となる所定時間Ｔは、図１１に示すように入力信号ｆ（ｔ）の変化開始時点から、その変化の最終値（１００％）に対してＤ／Ａ変換回路の出力信号ｇ（ｔ）の値が所定の割合Ａ（例えば６３．２％あるいは９０％）に到達するまでの時間をＴとして予め設定しておけばよい。割合Ａは、Ｄ／Ａ変換回路の所望の性能に応じて設定すればよい。

本実施の形態では、ローパスフィルタ２の時定数によりＤ／Ａ変換回路の出力信号ｇ（ｔ）が入力信号ｆ（ｔ）に追従する速度と出力信号ｇ（ｔ）のリップルのレベルが決まり、この速度とリップルのレベルはトレードオフの関係にある。本実施の形態では、ローパスフィルタ２は例えばτ１＝１０ｍｓｅｃの時定数を基本としているが、一方で１ｍｓｅｃでの高速応答が必要になる場合もある。しかし、ローパスフィルタ２の時定数をτ２＝１ｍｓｅｃにすると、出力信号ｇ（ｔ）のリップルが大きくなってしまう。そこで、Ｔ＝１ｍｓｅｃ、Ａ＝６３．２％として、入力信号ｆ（ｔ）の急峻な変化に追従可能な高速応答モードを用意した。

本実施の形態によると、図１２に示すように入力信号ｆ（ｔ）が変化したときに、変化量ｈ（ｔ，Ｔ）が閾値ＴＨを超えたｔ１時点で、ローパスフィルタ２の時定数が例えばτ１＝１０ｍｓｅｃからτ２＝１ｍｓｅｃ（スイッチＳＷ１オン）に変更され、出力信号ｇ（ｔ）が入力信号ｆ（ｔ）に対して割合Ａ＝６３．２％まで到達したｔ２時点で、ローパスフィルタ２の時定数がτ２＝１ｍｓｅｃからτ１＝１０ｍｓｅｃ（スイッチＳＷ１オフ）に変更されるという動作になる。

図１３は本実施の形態のＤ／Ａ変換回路の応答の実測結果を示す波形図である。図１３の１３０はローパスフィルタ２の時定数を１ｍｓｅｃに固定したときのＤ／Ａ変換回路の出力信号ｇ（ｔ）を示し、１３１はローパスフィルタ２の時定数を１０ｍｓｅｃに固定したときのＤ／Ａ変換回路の出力信号ｇ（ｔ）を示し、１３２は本実施の形態のＤ／Ａ変換回路の出力信号ｇ（ｔ）を示している。

図１３から明らかなように、ローパスフィルタ２の時定数を小さくすると出力信号ｇ（ｔ）にリップルが大きく出てしまう。そこで、入力信号ｆ（ｔ）の変化に追従している間だけローパスフィルタ２の時定数を小さくしたいが、入力信号ｆ（ｔ）の変化の瞬間だけ時定数を小さくしても不十分になる。そこで、本実施の形態では、入力信号ｆ（ｔ）の変化量ｈ（ｔ，Ｔ）を演算し、変化量ｈ（ｔ，Ｔ）が閾値ＴＨを超えている間だけローパスフィルタ２の時定数を小さくすることにより、充分な時定数変更の時間を実現した。

本実施の形態では、出力のリップル低減を、図１９に示したようなタイマを使用せずに実現することが出来るので、集積回路へのＤ／Ａ変換回路の実装を容易にすることができる。

なお、本実施の形態では、ローパスフィルタ２の例として１次のフィルタを例に挙げて説明しているが、これに限るものではなく、例えば１次のフィルタを複数段縦続接続した高次のフィルタ等の他のフィルタに本発明を適用してもよい。

また、本実施の形態では、Ｄ／Ａ変換回路に適用する例で説明しているが、本発明のフィルタ時定数変更回路４をＡ／Ｄ変換回路の入力部に適用してもよい。この場合は、アナログ入力信号ｆ（ｔ）をローパスフィルタ２に入力し、ローパスフィルタ２の出力信号をＡ／Ｄ変換回路に入力すればよい。フィルタ時定数変更回路４は、アナログ回路で構成される。遅延部４０の例としては、例えばＣＣＤ（Charge-Coupled Device）がある。

本発明は、入力信号に応じてフィルタの時定数を変更する技術に適用することができる。

１…Ｄ／Ａ変換部、２…ローパスフィルタ、３…バッファ回路、４…フィルタ時定数変更回路、４０…遅延部、４１…減算部、４２…比較部、Ｒ１，Ｒ２…抵抗、Ｃ１…コンデンサ、ＳＷ１…スイッチ。

Claims (2)

1. 入力信号をフィルタリングするためのフィルタの時定数を決定するフィルタ時定数変更回路において、
   現時点の前記入力信号の値ｆ（ｔ）と現時点からＴ時間前の入力信号の値ｆ（ｔ−Ｔ）とから得られる所定時間Ｔあたりの変化量ｈ（ｔ，Ｔ）＝ｆ（ｔ）−ｆ（ｔ−Ｔ）を演算する変化量演算部と、
   前記変化量ｈ（ｔ，Ｔ）と所定の閾値との比較結果に基づいて前記フィルタの時定数を制御する制御信号を出力する比較部とを備え、
   前記比較部は、前記変化量ｈ（ｔ，Ｔ）が前記閾値以下の場合に前記フィルタの時定数を第１のフィルタ時定数τ１とする制御信号を出力し、前記変化量ｈ（ｔ，Ｔ）が前記閾値を超える場合に前記フィルタの時定数を前記第１のフィルタ時定数τ１よりも小さい第２のフィルタ時定数τ２に変更する制御信号を出力し、
   前記所定時間Ｔは、前記入力信号の変化開始時点から、前記フィルタの時定数が前記第２のフィルタ時定数τ２に変更された後に前記フィルタの出力信号の値が前記入力信号の変化の最終値に対して所定の割合に到達するまでの時間であることを特徴とするフィルタ時定数変更回路。
2. デジタル入力信号をアナログ信号に変換するＤ／Ａ変換部と、
   このＤ／Ａ変換部の出力信号を平滑化するフィルタと、
   前記デジタル入力信号を入力とし、前記フィルタの時定数を制御する制御信号を出力する、請求項１記載のフィルタ時定数変更回路とを備えることを特徴とするＤ／Ａ変換回路。