JP7152642B2 - デューティサイクル制御を備えるｄ級アンプ - Google Patents

Description

Ｄ級オーディオアンプは、増幅器の出力において矩形波形を生成するために高周波数で切り替わるスイッチモード増幅器である。Ｄ級アンプは、線形オーディオアンプよりもはるかに効率的であり得、その結果、より小さな電力供給を用い得、ヒートシンクをなくすことができる。従って、Ｄ級アンプは、同等の電力の線形増幅器と比較して、全体的なシステムコスト、サイズ、及び重みを著しく低減し得る。

Ｄ級アンプには、パルス幅変調器（ＰＷＭ）を用いて、オーディオ信号の振幅と共に幅が変化するパルスを生成するものがある。このパルスは、増幅器の出力トランジスタを、固定又は可変周波数で切り替えることができる。Ｄ級アンプには、パルス密度変調器など、他のタイプのパルス変調器に依存するものもある。Ｄ級アンプによって生成された矩形波形は、概して、フィルタリングされて、高周波数キャリア波形を除去し、オーディオ波形を再構成し、これを用いてスピーカーを駆動して音を生成し得る。

全高調波歪みの増大なしに或る範囲の動作効率を提供するように制御可能なＤ級オーディオアンプが本明細書に開示される。一実施例において、Ｄ級アンプが、出力ドライバ、パルス幅変調器、積分器、及びデューティサイクル制御回路要素を含む。出力ドライバは、スピーカーを駆動するように構成される。パルス幅変調器は出力ドライバに結合される。積分器はパルス幅変調器に結合される。デューティサイクル制御回路要素は積分器に結合される。デューティサイクル制御回路要素は、積分器の出力信号の振幅を監視し、出力ドライバの出力における信号の平均デューティサイクルを、振幅の関数として変えるように構成される。

別の実施例において、オーディオアンプ集積回路が、出力ドライバ、パルス幅変調器、積分器、及びデューティサイクル制御回路要素を含む。出力ドライバは、スピーカーコイルを駆動するように構成される。パルス幅変調器は、出力ドライバの入力に提供されるパルス信号を生成するように構成される。積分器は、パルス幅変調器によって変調されるオーディオ信号を生成するように構成される。デューティサイクル制御回路要素は、積分器によって生成されたオーディオ信号の振幅を監視し、その振幅に基づいて、出力ドライバの出力において生成されるべき出力信号の選択された平均デューティサイクルを判定するように構成される。また、デューティサイクル制御回路要素は、積分器に、出力信号の平均デューティサイクルを選択された平均デューティサイクルに調節させる、制御信号を生成するように構成される。

更なる実施例において、集積回路がＤ級オーディオアンプを含む。Ｄ級オーディオアンプは、出力ドライバ、パルス幅変調器、積分器、及びデューティサイクル制御回路要素を含む。出力ドライバは、スピーカーを駆動するように構成される。パルス幅変調器は、出力ドライバに入力を提供するように構成される。積分器は、パルス幅変調器に入力を提供するように構成される。デューティサイクル制御回路要素は積分器に結合される。デューティサイクル制御回路要素は、閾値回路要素、状態機械、及びデューティサイクル調節回路要素を含む。閾値回路要素は、第１のコンパレータ及び第２のコンパレータを含む。第１のコンパレータは積分器の出力に結合される。第１のコンパレータは、振幅を第１の閾値と比較するように構成される。第２のコンパレータは積分器の出力に結合される。第２のコンパレータは、振幅を第２の閾値と比較するように構成される。第１の閾値は第２の閾値より高い。状態機械は、閾値回路要素に結合され、出力ドライバの出力における信号の平均デューティサイクルが変更されるべきかどうかを、第１のコンパレータ及び第２のコンパレータの出力に基づいて判定するように構成される。デューティサイクル調節回路要素は、状態機械に結合され、状態機械の出力に基づいて平均デューティサイクルを変えるように構成される。

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

種々の実施例に従った、デューティサイクル制御を備えるＤ級アンプのブロック図を示す。

種々の実施例に従った、Ｄ級アンプでの使用に適したデューティサイクル制御回路要素のブロック図を示す。

種々の実施例に従った、Ｄ級アンプのデューティサイクルを制御する際に用いるのに適した閾値回路要素のブロック図を示す。

種々の実施例に従って、Ｄ級アンプにおける出力の平均デューティサイクルを制御するデューティサイクル制御状態機械を動作させる方法のためのフローチャートを示す。

種々の実施例に従った、Ｄ級アンプにおける平均出力デューティサイクルを変更させるデューティサイクル調節回路要素における遷移を示す。

種々の実施例に従った、Ｄ級アンプにおける高から低へのデューティサイクル遷移としてのＤ級アンプ出力信号及び積分器同相電圧の平均デューティサイクルの変化を示す。

種々の実施例に従った、Ｄ級アンプにおける信号振幅の変化に応じる出力デューティサイクル及び出力同相電圧の変化を示す。

固定デューティサイクルＤ級アンプに対する、制御可能なデューティサイクルの効率を示す。

下記の記載及び特許請求の範囲全般にわたって、特定のシステム構成要素を指すために一定の用語を用いる。当業者であれば理解し得るように、異なる企業が、或る構成要素を異なった名称で言及し得る。本明細書は、機能ではなく名称の異なる構成要素同士を区別することを意図していない。これ以降の説明及び特許請求の範囲において、「含む（includingやcomprising）」という用語はオープンエンド方式で用いられ、そのため、「含むが、それに限定されない」ことを意味すると解釈されるべきである。また、「結合する（couple又はcouples）」という用語は、間接的又は直接的な有線又はワイヤレス接続のいずれかを意味することが意図される。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は直接的な接続を介するもの、又は他のデバイス及び接続を介して間接的な接続を介するものであり得る。「～に基づく」という記載は、「少なくとも部分的に～に基づく」ことを意味することが意図される。従って、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数の付加的な要因の関数であり得る。

ブリッジ結合負荷を駆動するための従来のＤ級アンプでは、増幅器出力信号の瞬間デューティサイクルが入力信号振幅と共に変化する一方で、増幅器出力信号の平均デューティサイクルは、すべての入力信号レベルに対して５０％で固定されている。平均デューティサイクルは、ブリッジの各スピーカー出力における信号のデューティサイクルの合計の２分の１として定義され得る。増幅器出力での同相電圧は、増幅器の平均出力デューティサイクル（例えば、出力同相電圧＝平均デューティサイクル×ドライバ電源電圧）に直接的に関係する。残念ながら、固定の５０％平均デューティサイクルでの動作は、高い同相電圧に起因してＬ－Ｃフィルタを駆動するときにアイドル信号レベルでの実質的な電力損失となる。電力損失を低下させるために、従来のＤ級アンプは、システムコスト及び回路面積を増大させる一層大きなＬ－Ｃフィルタを含む。低い平均デューティサイクルで動作すると、同相電圧を下げることによってアイドル信号レベルでの電力損失は低減するが、出力電力が高い場合は平均デューティサイクルが低いと、全高調波歪みを増大させるクリッピングをもたらす。

本開示の実施例には、信号レベルに基づいて平均出力デューティサイクル（及び出力同相電圧）を制御するＤ級アンプが含まれる。入力信号レベルが高い場合、増幅器出力での信号の平均デューティサイクルが５０％に設定され得る。実施例は、入力信号レベルが下がるにつれて、平均出力デューティサイクルを低減する。例えば、入力信号がアイドルである場合、増幅器出力信号の平均デューティサイクルは、１０％、１５％等に設定され得る。信号レベルに基づいて平均出力デューティサイクル（及び出力同相電圧）を変更することによって、本明細書に開示されるＤ級アンプの実施例は、出力インダクタにおける電流リップルを低減させ得、電力損失を低減させ得、それによって、全体的な増幅器電力効率が改善される。実施例には、増幅器出力の平均デューティサイクルを調節しながらポップノイズやクリックノイズを抑える回路要素も含まれる。実施例は、Ｄ級アンプ集積回路の実装に適している。

図１は、種々の実施例に従った、デューティサイクル制御を備えるＤ級アンプ１００のブロック図を示す。増幅器１００は、利得制御回路要素１１０、積分器１０４、パルス幅変調器１０６、出力ドライバ１０８、及びデューティサイクル制御回路要素１０２を含む。Ｄ級アンプ１００の実施例は、集積回路において実装され得る。利得制御回路要素１１０は、オーディオ入力信号に適用される利得を設定する。利得制御回路要素１１０は、オーディオ入力信号に適用されるべき利得の量を設定するように制御され得る、選択可能又は可変抵抗を含み得る。例えば、利得制御回路要素１１０に含まれる抵抗は、２０デシベル（ｄＢ）、２６ｄＢ、３２ｄＢ、３６ｄＢ、又はその他の利得値をオーディオ入力信号に適用するように選択可能であり得る。幾つかの実施例において、利得制御回路要素１１０は、選択された利得を提供するため、積分器１０４と関連して動作し得る。

積分器１０４は、オーディオ入力信号を、ドライバ１０８の出力からのフィードバックと組み合わせて、出力駆動信号に導入される誤差を抑制し、増幅器１００の全高調波歪みを改善する。積分器１０４は、複数の順次接続された積分器段を含み得る。例えば、積分器１０４は、第１の積分段及び第２の積分段を含み得、第１の積分段の出力は、第２の積分段の入力に結合される。積分器１０４の出力は、パルス幅変調器１０６に提供される。

パルス幅変調器１０６は、積分器１０４から受け取った信号の振幅を表すパルスのストリームを出力する。パルス幅変調器１０６は、基準波生成器（例えば、三角形波又はランプ波生成器）及びコンパレータを含み得る。コンパレータは、基準波の振幅を、積分器１０４から受け取った信号の振幅と比較し得る。比較の結果は、積分器１０４から受け取った信号の振幅を表す一連のパルスである。パルス幅変調器１０６の出力はドライバ１０８に提供される。

ドライバ１０８は、スピーカーを駆動するパワートランジスタ（例えば、パワー金属酸化物半導体電界効果トランジスタ）を含む。また、ドライバ１０８は、パワートランジスタのゲート静電容量を駆動するためのゲートドライバ回路要素を含み得る。幾つかの実施例において、ドライバ１０８のトランジスタは、ブリッジ（例えば、Ｈブリッジ）を形成し得る。スピーカーは、ブリッジを横切って（例えば、Ｈブリッジの２つのスピーカー駆動端子を横切って）接続され得る。また、ドライバ１０８の出力は、誤差抑圧のために積分器１０４にフィードバックされる。

デューティサイクル制御回路要素１０２は積分器１０４に結合される。デューティサイクル制御回路要素１０２は、積分器１０４の出力を監視して、パルス幅変調器１０６に提供されるオーディオ信号の振幅を判定する。積分器１０４によって生成された出力信号の振幅に基づいて、デューティサイクル制御回路要素１０２は、積分器出力に、ドライバ１０８の出力における駆動信号の平均デューティサイクルを変更させる制御信号を生成する。例えば、積分器１０４によって生成される高振幅出力信号によって、デューティサイクル制御回路要素１０２は、積分器１０４にドライバ１０８の出力において５０％のデューティサイクルを生成させる制御信号を生成し得る。同様に、積分器１０４によって生成される低い振幅出力信号が、デューティサイクル制御回路要素１０２に、積分器１０４がドライバ１０８の出力において１０％又は１５％の平均デューティサイクルを生成するようにさせる制御信号を生成させ得る。オーディオ信号振幅が低い間は低い平均デューティサイクル出力を生成し、オーディオ信号振幅が高い間は高平均デューティサイクル出力を生成することによって、増幅器１００は、固定デューティサイクルを採用する従来のＤ級アンプよりも高い効率を提供する。幾つかの実施例において、デューティサイクル制御回路要素１０２は、積分器１０４の出力における同相オフセット電圧を変更させることによって、ドライバ出力の平均デューティサイクルを変化させ得る。ドライバ出力の平均デューティサイクルは、Ｈブリッジの第１のスピーカー駆動端子において生成される信号と、Ｈブリッジの第２のスピーカー駆動端子において生成される信号とのデューティサイクルの平均であり得る。

また、デューティサイクル制御回路要素１０２は、オーディオ出力における、ポップノイズ及び／又はクリックノイズなどの過渡現象を回避するために、異なる平均デューティサイクル値間の遷移を制御する回路要素を含み得る。例えば、このような回路要素は、過渡現象を軽減するレートで平均デューティサイクルを徐々に変更させ得る。オーディオ信号振幅が増大するときのクリッピングを回避するために、低い平均デューティサイクルから高い平均デューティサイクルへの遷移は、高い平均デューティサイクルから低い平均デューティサイクルへの遷移よりも速いレートで提供され得る。

図２は、種々の実施例に従ったデューティサイクル制御回路要素１０２のブロック図を示す。デューティサイクル制御回路要素１０２は、ローパスフィルタ２０２、閾値回路要素２０４、制御状態機械２０６、及びデューティサイクル調節回路要素２０８を含む。ローパスフィルタ２０２は、ドライバ１０８の出力のフィードバックによって導入される周波数など、オーディオ信号範囲を超える周波数を減衰させる。例えば、ローパスフィルタ２０２は、オクターブ当たり６ｄＢ、オクターブ当たり１２ｄＢなどのロールオフで、２０キロヘルツより大きい周波数を減衰させ得る。ローパスフィルタ２０２の出力２１０は、閾値回路要素２０４に提供される。

閾値回路要素２０４は、ローパスフィルタされたオーディオ信号の振幅を、１つ又は複数の閾値と比較する。各閾値は、１つの平均デューティサイクルから別の平均デューティサイクルへの遷移が開始される振幅を定義し得る。閾値回路要素２０４は、各閾値電圧をオーディオ信号と比較するコンパレータを含み得る。閾値回路要素２０４の出力２１２は、制御状態機械２０６に提供される。

制御状態機械２０６は、閾値回路要素２０６の出力に基づいて、Ｄ級アンプ１００がどの平均デューティサイクルを生成すべきかを判定する。例えば、オーディオ信号振幅が所定の閾値より下から上へ上昇したことを閾値回路要素２０４が示す場合、制御状態機械２０６は、Ｄ級アンプ１００によって生成される平均デューティサイクルを低から高に変更すべきであると判定し得る。そのため、制御状態機械２０６の出力は、Ｄ級アンプ１００によって生成されるべき平均デューティサイクルを特定する。制御状態機械２０６のデューティサイクル選択出力２１４は、デューティサイクル調節回路要素２０８に提供される。

デューティサイクル調節回路要素２０８は、１つの平均デューティサイクルから別の平均デューティサイクルへの遷移を制御する。デューティサイクル調節回路要素２０８は、平均デューティサイクルを或る電流値から所望の値に瞬間的に変更させるのではなく、一連のステップで平均デューティサイクルを次第に変更させる。例えば、デューティサイクル調節回路要素２０８は、積分器１０４に提供されるバイアス電圧を、電圧の複数のステップ変化として生成し得る。デューティサイクル調節回路要素２０８の幾つかの実施例において、各ステップの持続時間は同じであってもよく、ステップの電圧は平均デューティサイクル変化のレートを変えるために変わり得る。各ステップの持続時間、ステップの数、及び、平均デューティサイクルが変更される時間の持続時間は、デューティサイクル調節回路要素２０８のデジタル及び／又はアナログタイミング回路要素によって制御され得る。同様に、各ステップについて生成される電圧の値は、デューティサイクル調節回路要素２０８のアナログ又はデジタル電圧生成器又は分圧器によって制御され得る。

図３は、閾値回路要素２０４の一実施例を示す。図３に示される閾値回路要素２０４の実施例は、第１のコンパレータ３０２及び第２のコンパレータ３０４を含む。第１のコンパレータ３０２は、オーディオ信号を下側閾値電圧と比較する。第２のコンパレータ３０４は、オーディオ信号を上側閾値電圧と比較する。２つのコンパレータ３０２及び３０４の出力は、３つの振幅領域及び３つの対応する平均デューティサイクル値を定義する。例えば、オーディオ振幅が上側閾値を超える場合、信号クリッピングを防止するため、高い平均デューティサイクルが生成され得る。オーディオ振幅が下側閾値よりも低い場合、電力損失を低減するため、低い平均デューティサイクルが生成され得る。オーディオ振幅が、下側閾値を超え、上側閾値より低い場合、高い平均デューティサイクルと低い平均デューティサイクルとの間の平均デューティサイクル（即ち、中間の平均デューティサイクル）が生成され得る。

図４は、デューティサイクル制御状態機械２０６の種々の実施例を動作させる方法４００のためのフローチャートを示す。便宜上順次示されているが、示されている行為の少なくとも幾つかが、異なる順で実施され得、及び／又は並列に実施され得る。また、幾つかの実施例は、示された動作のうちの幾つかのみを実施してもよい。方法４００の動作は、フィルタリングされたオーディオ信号２１０の、閾値回路要素２０４による２つの閾値との比較に基づく。

ブロック４０２において、Ｄ級アンプ１００は低い平均デューティサイクル（１０％～１５％の平均デューティサイクル）を生成しており、制御状態機械２０６は、閾値比較の結果がオーディオ信号の振幅が下側閾値を超えることを示すかどうかを判定する。オーディオ信号の振幅が下側閾値を超えない場合、ブロック４０４において、制御状態機械２０６は、低い平均デューティサイクルが生成されるべきであると判定する。その後、方法４００は、ブロック４０２における、閾値比較の結果がオーディオ信号の振幅が下側閾値を超えていることを示すかどうかの判定に進む。

一方、ブロック４０２において、閾値比較の結果が、オーディオ信号の振幅が下側閾値を超えることを示す場合、ブロック４０６において、制御状態機械２０６は、中間の平均デューティサイクルが生成されるべきであると判定し、制御信号を生成して、サイクル調節回路要素２０８に、低い平均デューティサイクルから中間の平均デューティサイクルに変更させる。中間の平均デューティサイクルは、高い平均デューティサイクル値と低い平均デューティサイクル値との間の平均デューティサイクルであり得る。例えば、３５％の平均デューティサイクルが、中間の平均デューティサイクルであり得る。

ブロック４０８において、Ｄ級アンプ１００は中間の平均デューティサイクルを生成しており、制御状態機械２０６は、閾値比較の結果がオーディオ信号の振幅が下側閾値を下回っていることを示すかどうかを判定する。オーディオ信号の振幅が下側閾値を下回る場合、ブロック４１０において、制御状態機械２０６は制御信号を生成して、サイクル調節回路要素２０８に、解放時間インタバルにおいて平均デューティサイクルを中間から低に変更させる。解放時間インタバルにおける平均デューティサイクル変化のレートは、過渡現象の誘発を回避するように選択され得る。

ブロック４０８において、オーディオ信号の振幅が下側閾値を超えることを閾値比較が示す場合、制御状態機械２０６は、ブロック４１２において、閾値比較の結果がオーディオ信号の振幅が上側閾値を超えることを示すかどうかを判定する。オーディオ信号の振幅が上側閾値より低い場合、制御状態機械２０６は、ブロック４０６において、中間の平均デューティサイクルを維持する。しかしながら、オーディオ信号の振幅が上側閾値を超える場合、制御状態機械２０６は制御信号を生成して、ブロック４１４において、デューティサイクル調節回路要素２０８に中間の平均デューティサイクルから高い平均デューティサイクル（例えば、５０％）に次第に変更させる。高い平均デューティサイクルへの遷移は、信号振幅の増大によって引き起こされるクリッピングを防止するために、（平均デューティサイクルを低減するために適用される）解放時間インタバルよりも短いアタック時間インタバルにわたって生じ得る。従って、平均デューティサイクル変化のレートは、平均デューティサイクルを低減させる場合よりも、平均デューティサイクルを増大させる場合の方が速くなり得る。

ブロック４１６において、Ｄ級アンプ１００は高い平均デューティサイクルを生成しており、制御状態機械２０６は、閾値比較の結果がオーディオ信号の振幅が上側閾値より低いことを示すかどうかを判定する。オーディオ信号の振幅が上側閾値を超える場合、状態機械２０６はブロック４１４における高い平均デューティサイクルの生成を継続する。

ブロック４１６において、閾値比較がオーディオ信号の振幅が上側閾値を下回ったことを示す場合、ブロック４１８において、制御状態機械２０６は制御信号を生成して、デューティサイクル調節回路要素２０８に、解放時間インタバルの間、平均デューティサイクルを徐々に高から中間に遷移させる。解放時間インタバルにおける平均デューティサイクル変化のレートは、過渡現象の誘発を回避するように選択され得る。

図５は、種々の実施例に従った、デューティサイクル調節回路要素２０８における状態遷移を示す。ブロック５０２は、積分器１０４に高い平均デューティサイクルを誘発させる制御電圧の生成を表す。ブロック５２４は、積分器１０４に低い平均デューティサイクルを誘発させる制御電圧の生成を表す。ブロック５１４は、積分器１０４に中間の平均デューティサイクルを誘発させる制御電圧の生成を表す。一つのブロックから別のブロックに遷移すると、制御電圧に段階的な変化が生じる。遅い解放モードでは、デューティサイクル調節回路要素２０８は、高い平均デューティサイクルブロック５０２から、各ブロック５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６、５１８、５２０、及び５２２にわたってブロック５２４まで平均デューティサイクルを段階的に低減させることによって、平均デューティサイクルを低減させる。速い解放モードでは、デューティサイクル調節回路要素２０８は、ブロック５０２から、ブロック５０４へ、ブロック５０８へ、ブロック５１２へ、ブロック５１４へ、ブロック５１６へ、ブロック５１８へ、ブロック５２４へと平均デューティサイクルを段階的に低減させることによって、平均デューティサイクルを低減させる。そのため、ステップ時間期間が一貫している場合、速い解放モードは、遅い解放モードよりも少ない時間及びより大きなステップでの、低い平均デューティサイクルから高い平均デューティサイクルへの遷移を可能にする。デューティサイクル調節回路要素２０８の幾つかの実施例は、低い又は高いアタックモードで、異なる数のステップを用いて低い平均デューティサイクルに遷移し得る。

デューティサイクル調節回路要素２０８は概して、高い平均デューティサイクルから低い平均デューティサイクルへの遷移に対するよりも少ない時間で、低い平均デューティサイクルから高い平均デューティサイクルへの遷移を提供する。遅いアタックモードでは、デューティサイクル調節回路要素２０８は、ブロック５２４から、ブロック５２０へ、ブロック５１６へ、ブロック５１４へ、ブロック５１０へ、ブロック５１４へ、ブロック５０２へとデューティサイクルを段階的に増大させることによって、平均デューティサイクルを増大させる。速いアタックモードでは、デューティサイクル調節回路要素２０８は、ブロック５２４からブロック５１４への平均デューティサイクルをブロック５０２へ段階的に増大させることによって、平均デューティサイクルを増大させる。デューティサイクル調節回路要素２０８の幾つかの実施例は、低い又は高いアタックモードにおいて、異なる数のステップを用いて高い平均デューティサイクルに遷移し得る。

図６は、増幅器１００において、高から低への平均デューティサイクル遷移としての増幅器１００及び積分器出力同相電圧の平均デューティサイクルの変化を示す。時間６０２において、デューティサイクル制御回路要素１０２は、積分器１０４の出力において低い同相電圧を誘発している。その結果、増幅器１００の平均出射デューティサイクルは高くなる（例えば、５０％、ＢＤモード動作）。下側オーディオ信号振幅に応答して、デューティサイクル制御回路要素１０２は、平均デューティサイクルが低減されるべきであると判定し、一連のステップで積分器１０４の出力上の同相電圧を増加させる。各ステップは、デューティサイクル制御回路要素１０２によって積分器１０２に提供される出力同相制御の変化に対応し得る。積分器１０４の同相電圧出力における各段階的増大は、積分器１０４の出力同相電圧が時間６０４においてドライバ１０６の出力における所望の低い平均出力デューティサイクルを生成するまで、平均出力デューティサイクルにおける段階的低減を生成する。同様にして、デューティサイクル制御回路要素１０２は、積分器１０４の出力同相電圧を段階的に低減させることによって、平均出力デューティサイクルを増大させ得る。平均出力デューティサイクルを徐々に段階的に増加又は低減させることによって、デューティサイクル制御回路要素１０２は、ポップノイズ又はクリックノイズの形態をとり得る出力オーディオにおける過渡現象の発生を低減させる。

図７は、Ｄ級アンプ１００におけるオーディオ信号振幅の変化に応答する平均出力デューティサイクル及び増幅器出力同相電圧の変化を示す。図７において、オーディオ信号７０２は、インタバル７０４において高振幅である。信号振幅は、インタバル７０６で低レベルまで低減し、インタバル７０８で高レベルに戻る。インタバル７０４ではオーディオ信号７０２の振幅が高いため、増幅器１００の平均出力デューティサイクル７１４は高であり、増幅器１００の出力での同相電圧７１２は高である。インタバル７０６においてオーディオ信号７０２の振幅が低レベルまで低下すると、デューティサイクル制御回路要素１０２は振幅低減を検出する。例えば、閾値回路要素２０４は、オーディオ信号７０２の振幅が閾値電圧未満であると判定する。信号７１０は、閾値電圧に対する信号７０２の振幅の比較を表す。振幅の低減に応答して、デューティサイクル制御回路要素１０２は、信号振幅の低減が過渡的でないことを確実にするために、インタバル７１６においてオーディオ信号の振幅を監視し得る。インタバル７１８において、デューティサイクル制御回路要素１０２は、徐々に（例えば、一連のステップで）増幅器１００の平均出力デューティサイクル７１４及び出力同相電圧７１２を低減させる制御信号を積分器１０４に提供する。インタバル７２０において、平均出力デューティサイクル７１４は、低い値（例えば、１５％）まで低減されており、出力同相電圧７１２が対応して低減する。

インタバル７０８においてオーディオ信号７０２の振幅が増大すると、デューティサイクル制御回路要素１０２は、振幅の増大を検出し、クリッピングを防止するために増幅器１００の平均出力デューティサイクル７１４の増大をトリガする。従って、インタバル７２２において、デューティサイクル制御回路要素１０２は、平均出力デューティサイクル７１４が高い値（例えば、５０％）まで増大されるまで、増幅器１００の平均出力デューティサイクル７１４（これは、出力同相電圧７１２を増大させる）を増大させる制御信号を積分器１０４に提供し、出力同相電圧７１２が対応して増大する。

図８は、従来の固定デューティサイクルＤ級アンプに対する、Ｄ級アンプ１００の効率を示す。図８に示すように、増幅器１００の出力デューティサイクル制御回路要素１０２は、固定出力デューティサイクルを用いる従来のＤ級アンプと比較して、下側信号電力（例えば、下側オーディオ信号振幅）での電力効率のかなりの改善を提供する。

上述の説明は、本発明の原理及び種々の実施例の例示であることを意味している。上記開示を完全に理解したならば、当業者には多数の変更や変形が明らかになるであろう。後述の特許請求の範囲は、このような変更及び変形を含有するよう解釈されることを意図している。

Claims (4)

1. 集積回路であって、
   Ｄ級オーディオアンプであって、
   スピーカーを駆動するように構成されるＨブリッジを含む出力ドライバと、
   前記出力ドライバへの入力を提供するように構成されるパルス幅変調器と、
   前記パルス幅変調器への入力を提供するように構成される積分器と、
   前記積分器に結合されるデューティサイクル制御回路要素と、
   を含む、前記Ｄ級オーディオアンプを含み、
   前記デューティサイクル制御回路要素が、
   閾値回路要素であって、
   前記積分器の出力に結合され、前記積分器による信号出力の振幅を第１の閾値と比較するように構成される第１のコンパレータと、
   前記積分器の出力を結合され、前記振幅を第２の閾値と比較するように構成される第２のコンパレータと、
   を含み、前記第１の閾値が前記第２の閾値よりも高い、前記閾値回路要素と、
   前記閾値回路要素に結合される比較回路要素であって、前記第１のコンパレータと前記第２のコンパレータとの出力に基づいて、前記出力ドライバの出力における信号の平均デューティサイクルが変更されるべきかどうかを判定するように構成される、前記比較回路要素と、
   前記比較回路要素に結合され、前記比較回路要素の出力に基づいて前記平均デューティサイクルを変更するように構成されるデューティサイクル調節回路要素と、
   を含み、
   前記平均デューティサイクルが、前記Ｈブリッジの第１のスピーカー駆動端子において生成される信号と、前記Ｈブリッジの第２のスピーカー駆動端子において生成される信号とのデューティサイクルの平均である、集積回路。
2. 請求項１に記載の集積回路であって、
   前記比較回路要素が、
   前記振幅が前記第１の閾値を下回っていることに基づいて前記平均デューティサイクルを低減し、
   前記振幅が前記第２の閾値を上回っていることに基づいて前記平均デューティサイクルを増やす、
   ように更に構成される、集積回路。
3. 請求項１に記載の集積回路であって、
   前記デューティサイクル調節回路要素が、
   前記平均デューティサイクルを増やすために前記比較回路要素からの信号に応答して前記平均デューティサイクルを第１のレートで増やし、
   前記平均デューティサイクルを減らすために前記比較回路要素からの信号に応答して前記平均デューティサイクルを第２のレートで減らす、
   ように更に構成され、前記第１のレートが前記第２のレートよりも高い、集積回路。
4. 請求項１に記載の集積回路であって、
   前記デューティサイクル調節回路要素が、
   前記平均デューティサイクルを増やすために、前記比較回路要素による判定に応答して、複数のステップで前記平均デューティサイクルを増やし、前記ステップの各々が前記平均デューティサイクルを順次に増やし、
   前記平均デューティサイクルを減らすために、前記比較回路要素による判定に応答して、複数のステップで前記平均デューティサイクルを減らし、前記ステップの各々が前記平均デューティサイクルを順次に減らす、
   ように更に構成され、
   所定の量だけ前記平均デューティサイクルを増やすために適用されるステップの数が、前記所定の量だけ前記平均デューティサイクルを減らすために適用されるステップの数よりも少ない、集積回路。

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