JP4851502B2 - 可変利得増幅回路 - Google Patents
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Description
特許文献1の提案では、パルス幅変調回路によって規定されるデューティ比よって利得が調節され、能動フィルタ回路によって出力の平滑化がはかられる。
特許文献2の提案では、入力信号に対して並列接続された複数のコンダクタ増幅器と、これらの増幅器に各々接続される指数乗算器と、指数乗算器の乗算係数を外部からの制御信号に応じて変化させる制御部と、乗算後の電流出力を集約し電圧に変換する電流−電圧変換回路とで可変利得増幅器を構成している。指数乗算回路の乗算係数を制御電圧に従って変化させることによって、減衰器を用いず連続な可変利得特性が得られるとされている。
このため、自動利得制御に適用する場合などでは、全可変域に亘って精度を確保しつつ安定した利得制御を行うことが難しい。
一方、特許文献2の技術では、制御電圧に対する利得の変化が連続かつ対数線形であるため、利得の低い領域における利得制御も特許文献1の場合に比し確実に行うことが可能である。
本発明は上述のような状況に鑑みてなされたものであり、制御信号(制御電圧)に対する利得の変化が連続的かつ対数線形であるため、全可変域に亘って精度を確保しつつ安定した利得制御を行うことが容易であり、かつ、十分なダイナミックレンジが確保できる可変利得増幅回路を提供することを目的とする。
本発明の請求項1の可変利得増幅回路は:
利得制御用の参照信号のレベルと所定のランプ状部分を含む比較信号の所定期間のレベルとの両レベルを比較するコンパレータと、
前記比較信号に同期した所定の矩形波信号によって立ち上がりの始端が規定され前記コンパレータの出力信号によって応答継続期間の終端が規定されるステップ応答波形信号を生成するステップ応答波形信号生成回路と、
前記ステップ応答波形信号の前記終端のレベルによってパルス幅が規定される可変パルス幅信号を生成する可変パルス幅信号生成回路と、
可変利得増幅の対象とする入力信号が供給される入力端と可変利得増幅した出力信号を出力する出力端との間に前記可変パルス幅信号に基づいてオン・オフが制御されるスイッチ回路が介挿され該スイッチ回路のオン・オフの態様によって前記入力信号に関する利得を制御する利得制御回路と、
前記利得制御回路の出力信号を平滑した可変利得増幅出力を得る平滑回路と、
を備え、 前記ステップ応答波形信号生成回路は、抵抗素子とコンデンサとによる時定数回路を含み、前記時定数回路の過渡応答を利用して当該ステップ応答波形信号を生成することを特徴とする。
また、利得制御回路において、スイッチ回路のオン・オフの態様によって利得を制御するようにしているため、入力信号に関するダイナミックレンジも十分である。
上記請求項1の可変利得増幅回路において特に、所定の安定化電圧信号の供給を受ける抵抗素子を含んで構成され所定の参照電流を生成する電流リファレンス回路と、前記電流リファレンス回路によって生成された参照電流によって充電されるコンデンサの電圧に基づいて前記比較信号および前記矩形波信号を生成する電流制御発振回路と、を更に備えていることを特徴とする。
上記請求項2の可変利得増幅回路では、一つの半導体基板上に上述の抵抗およびコンデンサとを搭載する場合、これら回路要素間の整合をとることが容易である。
上記請求項1の可変利得増幅回路において特に、前記比較信号として鋸歯状波信号を適用することを特徴とする。
本発明の請求項4の可変利得増幅回路は:
上記請求項1の可変利得増幅回路において特に、前記比較信号として三角波信号を適用することを特徴とする。
[第1実施形態]
図1は、本発明の可変利得増幅回路の第1の実施形態の構成を示す回路図である。
この実施形態の可変利得増幅回路100は、図1に示すように、コンパレータ110と、ステップ応答波形信号生成回路120と、可変パルス幅信号生成回路130と、利得制御回路140と、平滑回路150と、を備えている。
ステップ応答波形信号生成回路120は、抵抗素子R1とコンデンサC1とによる時定数回路121、正極側の電源電圧Vhを時定数回路121に供給する回路中に介挿されたスイッチSW1およびSW2の直列接続回路、スイッチSW2のオン・オフを制御する信号を供給するインバータ122、および、時定数回路121の後段に接続されたサンプリング・ホールド回路(図中、S/Hと表記)123を有する。
時定数回路121のコンデンサC1には上述の矩形波信号Vsによってそのオン・オフが制御されるスイッチSW3が並列に接続されている。
サンプリング・ホールド回路123は、矩形波信号VsがLレベルである期間に一致したトラッキング期間において出力Srを実時間で捕捉し、続いて矩形波信号VsがHレベルである期間に一致したホールド期間において上述のトラッキング期間における最終の捕捉値を保持して出力する。以下の説明および図において、このサンプリング・ホールド回路123の出力をSrhと表記する。
上述のように設けられたコンパレータ131は、その出力端に、ステップ応答波形信号Srの終端のレベルによってパルス幅が規定される可変パルス幅信号Pwを生成する。
スイッチSW4は、可変パルス幅信号Pwが制御信号として供給されてそのオン・オフが制御される。このスイッチSW4のオン・オフの態様によって入力信号Vinに関する利得が制御される。
平滑回路150は、利得制御回路140の後段に接続され、利得制御回路140の出力信号Vmを平滑した可変利得増幅出力Voutを得る。この平滑回路150は、例えばローパスフィルタ回路によって構成されるものであり、図1中LPFと表記されている。
図2では、時刻t0から時刻t4までの矩形波信号Vsの1周期の期間(T1+T2)について図1中の各部の信号波形およびスイッチのオン・オフ(ON・OFF)が表され、本可変利得増幅回路100の動作期間中、矩形波信号Vsの毎周期において図示の動作が繰り返される。
このようにスイッチ時刻t0から時刻t2までの期間のうち、時刻t0から時刻t1までの期間では、コンパレータ110への参照信号Vaのレベルよりも比較信号Vcのレベルが低く、コンパレータ110の出力信号D1が“H”である。
上述のように信号D1が“H”である期間、この信号D1によってスイッチSW1がオンに制御される。
即ち、信号D1が“H”である時刻t0から時刻t1までの期間、正極側の電源電圧Vhによって、スイッチSW1およびスイッチSW2を通して時定数回路121のコンデンサC1が充電される。
時刻t1に到ると、コンパレータ110の両入力信号レベルの大小関係が逆転するため、出力信号D1が“H”から“L”に転じ、これに応答してスイッチSW1が時刻t1でオフに制御される。
換言すれば、ステップ応答波形信号Srは、比較信号Vcに同期した所定の矩形波信号Vsによって立ち上がりの始端(時刻t0に一致)が規定され、コンパレータ110の出力信号D1(その後縁)によって時定数回路121(そのコンデンサC1)への充電が断たれて応答継続期間の終端(時刻t1に一致)が規定される。
サンプリング・ホールド回路123において、その入力電圧Srの値は、トラッキング期間(時刻t0から時刻t2までの期間)中、実時間で捕捉され、続くホールド期間において、該捕捉による最終時点(時刻t2)での値(即ち、Vb)が維持される。即ち、サンプリング・ホールド回路123の出力Srhは、入力電圧Srが零にリセットされた後においてもVbに維持される。
図示の例では、出力信号Pwは、時刻t3から時刻t4までの期間において“H”となる。このように信号Pwが“H”である期間毎に利得制御回路140のスイッチSW4がオンに、それ以外の期間はオフになるように制御が行われて、利得制御回路140の利得が制御される。
そして、更に遡れば、この利得は、コンパレータ110における参照信号Vaの値に依存する。この実施形態では特に、参照信号Vaの値によって直接的に信号Pwのデューティ比を調節するのではなく、参照信号Vaの値をこの値に対応する電圧Sr(即ち、時定数回路121の出力電圧)として、指数関数に沿った変換を行った値によって該調節を行う。
このため、利得の制御用の信号(参照信号Va)の値と、デシベル表示による利得の変化とが線形になった(所謂、デシベルリニアな)調整のし易い特性を得ることができる。
ステップ応答回路120の出力信号Vbの時間的推移は次のように表される:
Vb=Vh*{1−e^(−t1/τ)}………(1)
ここに、τ=R*C、t1=(Va/Vh)*T1であり、従って、
Vb=Vh*[1−e^{(−Va*T1)/(Vh*R*C)}]………(2)
である。
但し、
R:抵抗R1の抵抗値
C:コンデンサC1の容量値
T1:鋸歯状波信号VcがGNDからVhまで遷移する時間
Va:任意の利得制御電圧(参照信号の電圧値)
Vb:ステップ応答回路120の出力信号(サンプリング・ホールド回路出力)
Vh:直流定電圧
t1:Vaと鋸歯状波信号Vcが同電圧になり、ステップ応答が終了する時刻
である。
GOUT=GMAX*(Vh−Vb)/(T2/T)………(3)
として表すことができる。ここにTは矩形波Vsの周期でありT1+T2である。
式(3)の両辺の対数をとると:
20*Log(GOUT)=20*Log{GMAX*(Vh−Vb)/(T2/T)}…(4)
式(4)の右辺について展開すると:
20*Log{GMAX*(Vh−Vb)/(T2/T)}
=20*Log(GMAX/(T2/T))+20*Log(Vh−Vb)……(5)
式(5)に式(1)を適用すると:
=20*Log(GMAX/(T2/T))+20*Log{Vh*e^(−t/τ)}
=20*Log(GMAX*Vh/(T2/T))+20*(−t/τ)*Log(e)…(6)
ここで式(6)において:A=20*Log(GMAX*Vh/(T2/T))とおき、
t=(Va/Vh)*T1を代入すると:
=20*{−T1/(Vh*τ)}*Log(e)*Va+A…(7)
と表される。従って、式(4)は:
20*Log(GOUT)=20*{−T1/(Vh*τ)}*Log(e)*Va+A…(8)
の式で表される。
図3は、本発明の第2の実施形態としての可変利得増幅回路300の構成を示す回路図である。図3において既述の図1との対応部は同一の参照符号を附して示し、それら各部の説明は省略する。また、各部の信号波形およびスイッチのオン・オフについては図2と同様であり、動作の説明に関しては図2を参照して既述の事項を援用する。
図3の第2の実施形態では、図1の第1の実施形態における各回路要素を全て備え、更に、図1の第1の実施形態では外部から取得していた上述の鋸歯状波信号Ps、矩形波信号Vs、および、比較信号Vcを自ら生成する電流リファレンス回路および電流制御発振器400をも備えている。
図3を既述の図1と対照して容易に理解されるとおり、この第2の実施形態の可変利得増幅回路300においても、コンパレータ110の基準信号入力端に供給される利得制御用の参照信号Vaのレベルがステップ応答波形信号生成回路120によって対数関数に沿った変化(図2:Sr)を呈するように変換される。
この可変パルス幅信号Pwのデューティ比に依存するようにして利得制御回路140の利得が制御される結果、可変利得増幅回路300の利得が制御される。
この場合、既述のステップ応答波形信号生成回路120の作用によって、利得の制御用の信号(参照信号Va)の値と、デシベル表示による利得の変化とが線形になった(所謂、デシベルリニアな)調整のし易い特性を得ることができる。
図4の電流リファレンス回路および電流制御発振器400は、その入力端101に、図示省略されたバンドギャップリファレンス回路から基準電源電圧が供給される。一般に、バンドギャップリファレンス回路では、外来ノイズに強く安定化された基準電源電圧を生成し供給可能である。
しかしながら、図4の電流制御発振器400は、従って、図3の可変利得増幅回路300は、バンドギャップリファレンス回路から基準電源電圧が供給されることを必須とするものではなく、他の適宜の安定化電源から同種の電圧の供給を受けるように構成することも可能である。
この電流制御発振器400は、電流リファレンス回路410と電流制御発振器420とを含んで構成される。
入力端101に供給される基準電源電圧がバンドギャップリファレンス回路(不図示)による基準電源から供給されるように構成する場合には、元になる電源電圧の変化や温度変化の影響を極めて受けにくいため、トランジスタQ1に流れる電流値は、略、抵抗R2の製造時のばらつきや温度特性にのみ依存するように調節される。
正極側の電源からP型MOSトランジスタQ2に流れる電流はP型MOSトランジスタQ3を通してコンデンサC2に供給され、このコンデンサC2を漸次充電する。このため、コンデンサC2の正極側に鋸歯状波信号Psが生起する。このコンデンサC2の両端はN型MOSトランジスタQ4によって結ばれ、このN型MOSトランジスタQ4がオン状態になるとコンデンサC2に充電された電荷は一掃(中和)されて鋸歯状波信号PsはGNDの電位になる。
同様に、コンデンサC3の正極側の出力は一方の端子に電圧Vhが供給されたコンパレータ422の他方の端子に供給される。このコンパレータ422の出力は、S−R型フリップフロップ回路430の他方のNORゲート4321側(例えばリセット端子)に供給される。
一方、信号Vsは、P型MOSトランジスタQ6およびN型MOSトランジスタQ7の各ゲートに供給されて、双方のトランジスタにおいて相互に位相が反転した形態でオン・オフのスイッチング動作が行われ、コンデンサC3の正極側に、図2のVcに表された信号波形を生起する。
このようにして電流リファレンス回路および電流制御発振器400から出力される各信号Ps、Vs、および、Vcが、図3中に同じシンボルで表された該当各部の信号として供給され、図1を参照して既述のような動作と同様の動作が営まれる。
鋸歯状波信号VcがGNDからVhまで遷移する時間をT1とすると:
T1=Vh*(C30/I5)…………(9)
この式(9)にI5=k*Vbg/R20を代入して
T1=Vh*(R20*C30)/(k*Vbg)…………(10)
なる式(10)を得る。
但し、
I5:P型MOSトランジスタQ5に流れる電流
C30:コンデンサC3の容量値
Vh:直流定電圧
k:P型MOSトランジスタQ1とP型MOSトランジスタQ5の電流ミラー比
Vbg:バンドギャップリファレンス回路から供給される電圧
R20:抵抗R2の抵抗値
である。
一方、ステップ応答回路120の出力信号Vbの時間的推移は、先の式(2)で表されるものであった。
この式(2)に式(10)を代入すると、その指数部は、
(−Va*Vh*R20*C30)/(Vh*R*C*k*Vbg)
=(−Va*R20*C30)/(R*C*k*Vbg)
となり、この結果、
Vb=Vh*[1−e^{(−Va*R20*C30)/(R*C*k*Vbg)}]…(11)
を得る。
電流リファレンス回路および電流制御発振器400の製造過程で、一つの半導体基板上にこれらの抵抗素子R1、R2、および、コンデンサC1、C3をそれらの抵抗値および容量値の温度依存性が相互に作動的に作用して相殺されるように整合性をとることによって、環境温度の変化によって特性の変化が起こり難い安定した特性が得られる。
因みに、通常の抵抗素子はその温度係数が正であり、これに対し、コンデンサの中には例えばポリプロピレン・フィルム・コンデンサのように容量の温度係数が負であるものがある。従って、これら両者を組み合わせ、式(11)における指数部に関して、温度の変化に関し、両者の抵抗値および容量値の変化が丁度相殺し合って、結果的に指数部の値が定常(に近い状態)を維持できるようにした回路が一つの実施例として考えられる。
従って、可変利得増幅回路300全体として、利得制御用の電圧(Va)に対する利得の応答特性は、環境温度の変化や製造時の素子特性のばらつきの影響を受け難いものとなり、動作の安定性に優れた可変利得増幅回路300が実現される。
図5は、本発明の可変利得増幅回路の第1の実施形態および第2の実施形態の変形例として、図2の鋸歯状波信号VcおよびPsに替えて三角波信号Vc1およびPs1を適用した場合について説明するためのタイミングチャートである。
従って、この三角波信号Vc1の前半周期T1の部分を図2の鋸歯状波信号Vcの時刻t0から時刻t2までの期間T1と同様に適用する。
従って、コンパレータ131の出力信号Pwは、時刻t11に“L”から“H”に転じてそのレベルを維持し、時刻t21に到ると“H”から“L”に復するような波形を呈する。
図2の動作との比較においては、矩形波信号Vsの1周期の期間において信号Pwが“H”レベルをとるタイミングを若干異にするが、そのデューティ比は図2に基づいて説明した場合と略同様にして可変であり、従って、図2の場合と略同様にスイッチSW4のオンオフを制御して可変利得増幅回路としての利得調節機能を実現することができる。
110…コンパレータ
120…ステップ応答波形信号生成回路
130…可変パルス幅信号生成回路
140…利得制御回路
150…平滑回路
Claims (4)
- 利得制御用の参照信号のレベルと所定のランプ状部分を含む比較信号の所定期間のレベルとの両レベルを比較するコンパレータと、
前記比較信号に同期した所定の矩形波信号によって立ち上がりの始端が規定され前記コンパレータの出力信号によって応答継続期間の終端が規定されるステップ応答波形信号を生成するステップ応答波形信号生成回路と、
前記ステップ応答波形信号の前記終端のレベルによってパルス幅が規定される可変パルス幅信号を生成する可変パルス幅信号生成回路と、
可変利得増幅の対象とする入力信号が供給される入力端と可変利得増幅した出力信号を出力する出力端との間に前記可変パルス幅信号に基づいてオン・オフが制御されるスイッチ回路が介挿され該スイッチ回路のオン・オフの態様によって前記入力信号に関する利得を制御する利得制御回路と、
前記利得制御回路の出力信号を平滑した可変利得増幅出力を得る平滑回路と、
を備え、
前記ステップ応答波形信号生成回路は、抵抗素子とコンデンサとによる時定数回路を含み、前記時定数回路の過渡応答を利用して当該ステップ応答波形信号を生成することを特徴とする可変利得増幅回路。 - 所定の安定化電圧信号の供給を受ける抵抗素子を含んで構成され所定の参照電流を生成する電流リファレンス回路と、前記電流リファレンス回路によって生成された参照電流によって充電されるコンデンサの電圧に基づいて前記比較信号および前記矩形波信号を生成する電流制御発振回路と、を更に備えていることを特徴とする請求項1に記載の可変利得増幅回路。
- 前記比較信号として鋸歯状波信号を適用することを特徴とする請求項1に記載の可変利得増幅回路。
- 前記比較信号として三角波信号を適用することを特徴とする請求項1に記載の可変利得増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008216845A JP4851502B2 (ja) | 2008-08-26 | 2008-08-26 | 可変利得増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008216845A JP4851502B2 (ja) | 2008-08-26 | 2008-08-26 | 可変利得増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010056638A JP2010056638A (ja) | 2010-03-11 |
JP4851502B2 true JP4851502B2 (ja) | 2012-01-11 |
Family
ID=42072144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008216845A Expired - Fee Related JP4851502B2 (ja) | 2008-08-26 | 2008-08-26 | 可変利得増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4851502B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6183354B2 (ja) * | 2012-02-16 | 2017-08-23 | 日本電気株式会社 | 電圧電流変換器およびそれを用いた積分回路、フィルタ回路、ならびに電圧電流変換方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3923873A (en) * | 1972-05-29 | 1975-12-02 | Firmenich & Cie | Bicyclic compounds, their use and process for preparing same |
JPS63274204A (ja) * | 1987-04-30 | 1988-11-11 | Matsushita Electric Ind Co Ltd | 音量制御装置 |
JPS6489807A (en) * | 1987-09-30 | 1989-04-05 | Matsushita Electric Ind Co Ltd | Sound volume controller |
US4873492A (en) * | 1988-12-05 | 1989-10-10 | American Telephone And Telegraph Company, At&T Bell Laboratories | Amplifier with modulated resistor gain control |
JPH02222311A (ja) * | 1989-02-23 | 1990-09-05 | Sony Corp | レベル制御回路 |
JP3379668B2 (ja) * | 1995-01-30 | 2003-02-24 | 株式会社リコー | アナログ信号加算装置およびそれを用いたファクシミリ装置 |
-
2008
- 2008-08-26 JP JP2008216845A patent/JP4851502B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010056638A (ja) | 2010-03-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100507 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110519 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110614 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110711 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111018 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111020 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141028 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |