JP3855452B2 - モータ制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、速度制御回路の出力として、Ｄ／Ａ変換器を備えたモータ制御回路に関するものである。
【０００２】
【従来の技術】
従来、モータ制御回路としては、特開平３−１５５３８４号公報に記載されたものが知られている。図４に従来のモータ制御回路を示す。
【０００３】
図４において、２８は周波数発電器であり、モータ２７の回転に応じた周波数信号ＦＧを発生する。
【０００４】
１は、１／２分周器であり、前記周波数発電器２８の信号ＦＧを１／２分周し、１／２ＦＧ及び１／２ＦＧＮを出力する。
【０００５】
２は、トリガパルス発生回路であり、インバータ２９を介した基準クロックＣＫＯの反転クロックＣＫＯＮ、前記１／２ＦＧ及び１／２ＦＧＮが印加され、トリガパルスＴ１、Ｔ２を発生する。具体的には、前記トリガパルス発生回路２において、前記１／２ＦＧが立ち上がると、前記反転クロックＣＫＯＮに同期して、該反転クロックＣＫＯＮの１周期分だけ“Ｌ”となるトリガパルスＴ１が出力され、また、前記１／２ＦＧＮが立ち上がると（１／２ＦＧが立ち下がると）、前記反転クロックＣＫＯＮに同期して、該反転クロックＣＫＯＮの１周期分だけ“Ｌ”となるトリガパルスＴ２が出力される。
【０００６】
３は、ＲＳフリップフロップであり、フリップフロップ接続されたＮＡＮＤゲート４、５より構成され、該ＮＡＮＤゲート４の一方の入力には、前記トリガパルスＴ１が入力される。６は、カウンタであり、前記ＲＳフリップフロップ３のＱ１Ｎ出力及び前記基準クロックＣＫＯが入力され、前記ＮＡＮＤゲート５の一方の入力に印加すべきカウンタ終了信号Ｒ１を出力する。具体的には、前記カウンタ６は、前記ＲＳフリップフロップ３のＱ１Ｎ出力の立ち下がりでリセットされ、カウント動作を開始し、カウント値が設定値に達したときに“Ｌ”のカウント終了信号Ｒ１を出力するものである。
【０００７】
７は、ＲＳフリップフロップであり、フリップフロップ接続されたＮＡＮＤゲート８、９より構成され、該ＮＡＮＤゲート８の一方の入力には、前記トリガパルスＴ２が入力される。１０は、カウンタであり、前記ＲＳフリップフロップ７のＱ２Ｎ出力及び前記基準クロックＣＫＯが入力され、前記ＮＡＮＤゲート９の一方の入力に印加すべきカウンタ終了信号Ｒ２を出力する。具体的には、前記カウンタ１０は、前記ＲＳフリップフロップ７のＱ２Ｎ出力の立ち下がりでリセットされ、カウント動作を開始し、カウント値が設定値に達したときに“Ｌ”のカウント終了信号Ｒ２を出力するものである。
【０００８】
１１は、回転速度誤差出力回路であり、ＮＡＮＤゲート１２及びＡＮＤゲート１３より構成され、前記モータ２７の回転が設定回転数より速いことを示すファースト信号Ｆ、及び前記モータ２７の回転が設定回転数より遅いことを示すスロー信号Ｓを出力する。具体的には、前記ＮＡＮＤゲート１２は、前記ＲＳフリップフロップ３のＱ１Ｎ出力及び前記ＲＳフリップフロップ７のＱ２Ｎ出力の論理積演算の否定を行って、“Ｌ”の前記ファースト信号Ｆを出力し、また、ＡＮＤゲート１３は、前記ＲＳフリップフロップ３のＱ１出力及び前記フリップフロップ７のＱ２出力の論理積演算を行って、“Ｈ”の前記スロー信号Ｓを出力する。
【０００９】
３０は、合成回路であり、チャージポンプ回路３１及び積分器１９から構成されている。前記チャージポンプ回路３１は、電源３２、ＰＮＰトランジスタ３３及びＮＰＮトランジスタ３４から構成されており、前記ＰＮＰトランジスタ３３には、前記ファースト信号Ｆが印加され、また前記ＮＰＮトランジスタ３４には、前記スロー信号Ｓが印加され、出力Ｄｏｕｔを発生する。具体的には、ファースト信号Ｆ印加時には、前記ＰＮＰトランジスタ３３がオンとなり、Ｄｏｕｔは電源３２の電圧Ｖｃｃにほぼ等しい電圧となり、スロー信号Ｓ印加時には、前記ＮＰＮトランジスタ３４がオンとなり、Ｄｏｕｔは接地電圧にほぼ等しい電圧となり、また、ファースト信号Ｆ及びスロー信号Ｓともに印加されない場合には、Ｄｏｕｔはハイ・インピーダンスの状態となり、前記積分器１９の基準電圧２０に等しい電圧となる。
【００１０】
前記積分器１９は、基準電圧２０、演算増幅器２１、抵抗２２、２３及びコンデンサ２４、２５から構成されており、前記チャージポンプ回路３１の出力Ｄｏｕｔに応じた電圧ＩＮＴＯを出力する。具体的には、前記ファースト信号Ｆ印加時には、基準電圧２０より小さな電圧を出力し、スロー信号Ｓ印加時には、基準電圧２０より大きな電圧を出力する。
【００１１】
２６は、ドライバであり、前記積分器１９の出力ＩＮＴＯに応じて前記モータ２７を駆動する。具体的には、ＩＮＴＯが前記基準電圧１／２Ｖｃｃよりも小さい電圧の場合には前記モータ２７を減速させ、前記基準電圧１／２Ｖｃｃよりも大きな電圧の場合には前記モータ２７を加速する。
【００１２】
以上のごとく構成された図４の回路の各部波形は、図５に示すとおりである。図５において、前記ＲＳフリップフロップ３のＱ１Ｎ及び前記ＲＳフリップフロップ７のＱ２Ｎが“Ｈ”である基準周期Ｋは、前記モータ２７が設定回転で回転するときＦＧの１周期Ａとなるように設定されている。換言すれば、前記ＲＳフリップフロップ３のＱ１Ｎ及び前記ＲＳフリップフロップ７のＱ２Ｎが“Ｈ”である基準周期Ｋは、カウンタ６、１０のカウント期間であるため、カウンタ６、１０のカウント値は、カウント期間が前記ＦＧの１周期Ａとなるように設定されている。そして、図４の回路は、ＦＧの１周期Ａが基準周期Ｋと等しくなるように動作する。
【００１３】
また、Ｄ／Ａ変換器を用いたモータ制御回路として、特開昭５９−１２３８４に記載されたものが知られている。図６に従来のモータ制御回路を示す。
【００１４】
図６において、周波数発電器２８の信号ＦＧは、制御回路３５の端子１ｂに印加される。端子３６は、回転数を設定するためにあり、ＦＧパルスの周期Ａが基準周期Ｋより大、すなわち回転数が遅い場合には、Ａ−Ｋの期間、前記制御回路３５の端子１ｄよりスロー信号Ｓが出力し、ＮＰＮトランジスタ３４がオンし、抵抗３７を通して、演算増幅器４０、抵抗３７、コンデンサ３８、基準電圧２０から構成される増幅器から電流を吸い込む。同時に、ＡＮＤゲート４３が開き、アップダウンカウンタ４４はカウントアップされ、前記ＦＧ信号の周期ごとにラッチ回路４５によってラッチされる。前記ラッチ回路４５の出力は、Ｄ／Ａ変換器４６に印加され、ここで、アナログの電流値に変換され、前記増幅器４０から電流を吸い込む。この動作は、Ａ＞Ｋである限り繰り返され、前記Ｄ／Ａ変換器４６の吸い込み電流Ｉｃは増加し続け、前記ＮＰＮトランジスタ３４による加速パルスと加算される。
【００１５】
Ａ＜Ｋ、すなわち回転数が速い場合は、前述の逆の動作をし、Ｋ−Ａの期間、前記制御回路３５の端子１Ｃよりファースト信号Ｆが出力し、ＰＮＰトランジスタ３３がオンし、抵抗３７を通して、電流を流し出す。それと同時に、ＡＮＤゲート４２が開き、前記アップダウンカウンタ４４はカウントダウンされ、前記ＰＮＰトランジスタ３３の減速パルスに流し込み電流Ｉｃが加算される。なお、端子４７は、基準クロック入力端子であり、また４１は、インバータである。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来のモータ制御回路では、以下のような問題点がある。
【００１７】
従来の技術１のモータ制御回路においては、図５に示すＤｏｕｔが基準電圧１／２Ｖｃｃを中心としたパルス電圧であるため、積分器の出力にリプル成分が発生し、それにより、回転にむらが生ずることとなる。
【００１８】
また、従来の技術２のモータ制御回路では、Ｄ／Ａ変換器の分解能をｎビットとすると、前記ファースト信号Ｆ及び前記スロー信号Ｓのそれぞれに対しては、ｎ／２ビットの分解能しかないことになり、制御系の分解能が低下し、結果、制御系の安定性が低下する。
【００１９】
また、設定回転数に達した場合には、１／２Ｖｃｃが必要であるが、従来のＤ／Ａ変換器では、絶対値精度が要求される。
【００２０】
本発明は、上記問題点に鑑み、安定な回転数制御が可能なモータ制御回路とそれに適したＤ／Ａ変換器の提供を目的とする。
【００２１】
【課題を解決するための手段】
上記問題点を解決するため、本発明のモータ制御回路とＤ／Ａ変換器は、モータの回転と設定回転数との差である回転速度誤差信号（ファースト信号及びスロー信号）を基準クロックによりカウントし、そのカウント数に応じた電圧を、外部で作成した基準電圧に対して、加算又は減算するＤ／Ａ変換器を備え、その出力によって、モータの回転を制御する構造としたものである。
【００２２】
これにより、従来の基準電圧に対して出力されるパルス電圧の幅によって、モータを制御する方式と比較して、積分器出力のリプル成分が低減でき、結果、安定な回転速度制御が可能という作用を有する。
【００２３】
また、本発明のＤ／Ａ変換器は、基準電圧に対して、カウント数に応じた電圧を加算及び減算するため、ファースト信号・スロー信号それぞれについて、ｎビット割り当てることが可能である。
【００２４】
これにより、従来のＤ／Ａ変換器と比較して、制御系の分解能を向上させることが可能という作用を有する。
【００２５】
加えて、前記Ｄ／Ａ変換器は、前記回転速度誤差信号を基準クロックによりカウントしたカウント数が設定値をこえると、基準電圧に対して、加算もしくは減算する電圧の比率を大きくするため、加算もしくは減算する電圧の比率の小さい範囲と比較して、Ｄ／Ａ変換器の見かけ上の感度を向上させることが可能という作用を有する。
【００２６】
【発明の実施の形態】
本発明の請求項１に記載の発明は、モータに設けられた周波数発電器の出力から基準クロックに同期したトリガパルスを発生するトリガパルス発生回路と、前記トリガパルスより前記基準クロックをカウントし、カウント値が設定値に達したときにカウント終了信号を出力する第１のカウンタと、前記トリガパルス及び前記カウント終了信号に基づいて、前記モータが設定回転数より速く回転したことを示すファースト信号及び前記モータが設定回転数より遅く回転したことを示すスロー信号よりなる、回転速度誤差信号を出力する速度制御回路を備え、前記回転速度誤差信号を前記基準クロックによりカウントする第２のカウンタと、前記第２のカウンタの出力に応じたアナログ電圧を出力するＤ／Ａ変換器とを備え、前記Ｄ／Ａ変換器の出力によって、前記モータの回転を制御するため、従来の基準電圧に対して出力されるパルス電圧の幅によって、モータを制御する方式と比較して、積分器出力のリプル成分が低減でき、結果、回転むらが低減できるという作用を有する。
【００２７】
本発明の請求項２に記載の発明は、速度制御回路がファースト信号としての回転速度誤差信号を出力した場合には、基準電圧に対して、第２のカウンタのカウント値に応じた電圧を加算（減算）したアナログ電圧を出力し、前記速度制御回路がスロー信号としての回転速度誤算信号を出力した場合には、前記基準電圧に対して、前記第２のカウンタのカウント値に応じた電圧を減算（加算）したアナログ電圧を出力することを特徴とするＤ／Ａ変換器を有するため、従来のｎビットＤ／Ａ変換器では、ファースト信号、スロー信号それぞれにｎ／２ビットを割り当てていたのに比較して、ファースト信号、スロー信号それぞれにｎビットを割り当てることができるため、同じビット数のＤ／Ａ変換器においても制御系の分解能を向上させることができるという作用を有する。また、ファースト信号・スロー信号ともに入力されない状態、すなわち、定常状態において出力する基準電圧を外部で作成しているため、安定な電圧を得ることができるという作用を有する。
【００２８】
本発明の請求項３に記載の発明は、第２のカウンタのカウント値が設定範囲内である場合には、基準電圧に対して加算又は減算する電圧の比率を小とし、また前記第２のカウンタのカウント値が設定範囲外である場合には、前記基準電圧に対して加算又は減算する電圧の比率を大とすることを特徴とする可変Ｄ／Ａ変換器を備えているため、加算又は減算する電圧の比率の大きい範囲は、小さい範囲と比較して、Ｄ／Ａ変換器の見かけ上の感度を上げることができるため、モータの回転数が設定回転数から大きくずれた場合に、設定値に速く収束させることができるという作用を有する。
【００２９】
【実施例】
以下、本発明の実施例について、図１を用いて説明する。
【００３０】
図１は、本発明の実施例における構成図で、図４に示す構成要素と同一の構成要素には同一の符号を付して、その説明を省略する。
【００３１】
１４は、ＯＲゲートであり、ファースト信号Ｆをインバータ１８によって反転した反転ファースト信号ＦＮとスロー信号Ｓとの論理和をとる。具体的には、回転速度誤差信号が出力されていれば、その期間“Ｈ”を出力する。
【００３２】
１５は、カウンタであり、前記ＯＲゲート１４の出力が印加され、カウント動作をする。具体的には、前記ＦＮ信号もしくは前記Ｓ信号のどちらか一方でも印加されれば、ＯＲゲート１４の出力は“Ｈ”となり、その“Ｈ”の期間をカウンタ１５はカウントする。すなわち、ファースト信号Ｆ及びスロー信号Ｓの幅をカウントする。また、カウント数がある設定された値以上となると、ＣＡＤ信号を出力する。
【００３３】
１６は、Ｄ／Ａ変換器であり、前記カウンタ１５の出力とファースト信号Ｆ及びスロー信号Ｓが印加され、出力ＤＡｏｕｔを発生する。具体的には、ファースト信号Ｆ印加時には、外部で作成された基準電圧１７に対して、前記カウンタ１５のカウント数に応じた電圧を加算した信号をＤＡｏｕｔとして出力し、スロー信号Ｓ印加時には、前記基準電圧１７に対して、前記カウンタ１５のカウント数に応じた電圧を減算した信号をＤＡｏｕｔとして出力する。
【００３４】
これを図２を用いて、詳細に説明する。
図２は、本発明のＤ／Ａ変換器の構成図である。
【００３５】
基本的な動作としては、従来より知られているはしご形Ｄ／Ａ変換器と同様であるが、入力として、はしご形抵抗１０３に電流源１０１に等しい電流Ｉを流し込むスロー側切換信号ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）と前記はしご形抵抗１０３から電流源１０２に等しい電流Ｉを吸い込むファースト側切換信号ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）があるため、ＤＡには、基準電圧１７に対して、ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号もしくはＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号に応じた電圧を加算もしくは減算した信号が出力される。ＤＡは、抵抗１０４、１０５及び演算増幅器１０６から構成される反転増幅器によって増幅される。
【００３６】
具体的には、１０７は、切換スイッチ群であり、前記カウンタ１５の出力、ファースト信号Ｆ及びスロー信号Ｓが印加され、ファースト側切換信号ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）及びスロー側切換信号ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）を出力する。具体的には、ファースト信号印加時には、前記カウンタ１５の出力に応じたＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号を出力し、スロー信号印加時には、前記カウンタ１５の出力に応じたＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号を出力する。
【００３７】
ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号印加時には、この信号に応じてスイッチｂｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）がオン、オフする。スイッチがオンした箇所は、前記はしご形抵抗１０３より電流源１０２の電流Ｉを吸い込むため、ＤＡは（数１）に示すように、前記基準電圧１７よりも小さな電圧を出力する。
【００３８】
【数１】
【００３９】
ここで、Ｒは、前記はしご形抵抗１０３を構成する抵抗の抵抗値であり、ｂｉは相当するビットの信号がオンならば、“１”となり、オフならば“０”となる。
【００４０】
ＤＡ信号は、前記抵抗１０４、１０５及び前記演算増幅器１０６で構成される反転増幅器で増幅され、前記基準電圧１７よりも大きな電圧ＤＡｏｕｔを出力する。
【００４１】
ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号印加時には、この信号に応じてスイッチａｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）がオン、オフする。スイッチがオンした箇所は、前記はしご形抵抗１０３へ電流源１０１の電流Ｉを流し込むため、ＤＡは（数２）に示すように、前記基準電圧１７よりも大きな電圧を出力する。
【００４２】
【数２】
【００４３】
ここで、Ｒは、前記はしご形抵抗１０３を構成する抵抗の抵抗値であり、ａｉは相当するビットの信号がオンならば、“１”となり、オフならば“０”となる。
【００４４】
ＤＡ信号は、前記抵抗１０４、１０５及び前記演算増幅器１０６で構成される反転増幅器で増幅され、前記基準電圧１７よりも小さな電圧ＤＡｏｕｔを出力する。
【００４５】
ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号及びＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号の両方とも印加されない時、すなわちモータの回転が設定回転数に等しい場合には、ａｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）及びｂｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）のスイッチは全てオフとなり、ＤＡｏｕｔには、外部で作成された基準電圧１／２Ｖｃｃが出力される。
【００４６】
以上のように、ファースト信号印加時には、前記基準電圧１７に対して、ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）に応じた電圧を減算した信号がＤＡとして出力され、反転増幅器で増幅される。結果、前記基準電圧１７に対して、加算された信号が出力される。
【００４７】
また、スロー信号印加時には、前記基準電圧１７に対して、ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）に応じた電圧を加算した信号がＤＡとして出力され、反転増幅器で増幅される。結果、前記基準電圧１７に対して、減算された信号が出力される。
【００４８】
結果、ファースト信号Ｆ及びスロー信号Ｓそれぞれにｎビットを割り当てることができるため、Ｄ／Ａ変換器の分解能を向上することができる。
【００４９】
また、前記カウンタ１５よりＣＡＤ信号が出力されると、すなわち、該カウンタ１５のカウント数が設定値を超えると、下位ビットより設定されたビット数の電流値が２倍となるため、前記基準電圧１７に対して加算または減算される電圧の比率が大きくなる。
【００５０】
前記Ｄ／Ａ変換器１６の出力ＤＡｏｕｔは、積分器１９に印加され、従来の方式１と同様に、積分器１９の出力ＩＮＴＯによって、モータの回転は制御される。
【００５１】
上記構成により、積分器１９の出力ＩＮＴＯに含まれるリプル成分が低減される。また、基準電圧１７に対してカウンタ１５の出力に応じた電圧を加算もしくは減算する構成のｎビットＤ／Ａ変換器を使用しているため、ファースト信号Ｆ及びスロー信号Ｓそれぞれについて、ｎビットを有効に使用することができる。また、モータの回転が設定回転数から大きくはずれた場合には、基準電圧に対して加算もしくは減算する電圧の比率を大きくするため、Ｄ／Ａ変換器の見かけ上の感度をあげることができる。
【００５２】
以上のごとく構成された図１の回路の各部波形は、図３に示すとおりである。なお、上記構成の制御回路はカウンタ６、１０の２段の構成としたが、特開平３−１５５３８４号及び特開平５−３３６７７９号公報と同様に、カウンタ１段の構成としても良いことはいうまでもない。
【００５３】
【発明の効果】
上記の実施例の記載から明らかなように、本発明によれば、以下の効果を得ることができる。
【００５４】
請求項１記載の発明によれば、Ｄ／Ａ変換器の出力によってモータの回転を制御するため、従来の基準電圧に対して出力されるパルス電圧の幅によってモータを制御する方式と比較して、積分器出力のリプル成分を低減することができ、結果、回転むらを小さくできるという効果が得られる。
【００５５】
また、請求項２記載の発明によれば、基準電圧に対して、ファースト信号Ｆ及びスロー信号Ｓの幅に応じた電圧を加算もしくは減算するので、ｎビットＤ／Ａ変換器において、前記ファースト信号Ｆ及び前記スロー信号Ｓのそれぞれに対して、ｎビットを割り当てることができるため、従来方式と比較して、同ビット数のＤ／Ａ変換器を用いた場合、制御系の分解能を向上することができるという効果が得られる。また、定常状態において出力される基準電圧を外部で作成しているため、定常状態におけるＤ／Ａ変換器の信号を安定とすることができ、結果、安定な回転制御を得られるという効果が得られる。
【００５６】
また、請求項３記載の発明によれば、モータの回転が設定回転数から大きくはずれた場合には、加算もしくは減算する電圧の比率を大きくするため、比率の小さい範囲と比較して、Ｄ／Ａ変換器の見かけ上の感度を上げることができ、結果、設定回転数への収束をはやめることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例によるモータ制御回路の構成図
【図２】本発明のＤ／Ａ変換器構成図
【図３】本発明の一実施例によるモータ制御回路の各部波形図
【図４】従来例１のモータ制御回路の構成図
【図５】従来例１のモータ制御回路の各部波形図
【図６】従来例２のモータ制御回路の構成図
【符号の説明】
１ １／２分周器
２ トリガパルス発生回路
３、７ ＲＳフリップフロップ
４、５、８、９、１２ ＮＡＮＤゲート
６、１０、１５ カウンタ
１１ 回転速度誤差出力回路
１３、４２、４３ ＡＮＤゲート
１４ ＯＲゲート
１６、４６ Ｄ／Ａ変換器
１７、２０ 基準電圧
１８、２９、４１ インバータ
１９ 積分器
２１、４０、１０６ 演算増幅器
２２、２３、３７、３９、１０４、１０５ 抵抗
２４、２５、３８ コンデンサ
２６ ドライバ
２７ モータ
２８ 周波数発電器
３０ 合成回路
３１ チャージポンプ回路
３２ 電源
３３ ＰＮＰトランジスタ
３４ ＮＰＮトランジスタ
３５ 制御回路
３６ 回転数設定端子
４４ アップダウンカウンタ
４５ ラッチ回路
４７ 基準クロック入力端子
１０１、１０２ 電流源
１０３ はしご形抵抗
１０７ 演算増幅器
【発明の属する技術分野】
本発明は、速度制御回路の出力として、Ｄ／Ａ変換器を備えたモータ制御回路に関するものである。
【０００２】
【従来の技術】
従来、モータ制御回路としては、特開平３−１５５３８４号公報に記載されたものが知られている。図４に従来のモータ制御回路を示す。
【０００３】
図４において、２８は周波数発電器であり、モータ２７の回転に応じた周波数信号ＦＧを発生する。
【０００４】
１は、１／２分周器であり、前記周波数発電器２８の信号ＦＧを１／２分周し、１／２ＦＧ及び１／２ＦＧＮを出力する。
【０００５】
２は、トリガパルス発生回路であり、インバータ２９を介した基準クロックＣＫＯの反転クロックＣＫＯＮ、前記１／２ＦＧ及び１／２ＦＧＮが印加され、トリガパルスＴ１、Ｔ２を発生する。具体的には、前記トリガパルス発生回路２において、前記１／２ＦＧが立ち上がると、前記反転クロックＣＫＯＮに同期して、該反転クロックＣＫＯＮの１周期分だけ“Ｌ”となるトリガパルスＴ１が出力され、また、前記１／２ＦＧＮが立ち上がると（１／２ＦＧが立ち下がると）、前記反転クロックＣＫＯＮに同期して、該反転クロックＣＫＯＮの１周期分だけ“Ｌ”となるトリガパルスＴ２が出力される。
【０００６】
３は、ＲＳフリップフロップであり、フリップフロップ接続されたＮＡＮＤゲート４、５より構成され、該ＮＡＮＤゲート４の一方の入力には、前記トリガパルスＴ１が入力される。６は、カウンタであり、前記ＲＳフリップフロップ３のＱ１Ｎ出力及び前記基準クロックＣＫＯが入力され、前記ＮＡＮＤゲート５の一方の入力に印加すべきカウンタ終了信号Ｒ１を出力する。具体的には、前記カウンタ６は、前記ＲＳフリップフロップ３のＱ１Ｎ出力の立ち下がりでリセットされ、カウント動作を開始し、カウント値が設定値に達したときに“Ｌ”のカウント終了信号Ｒ１を出力するものである。
【０００７】
７は、ＲＳフリップフロップであり、フリップフロップ接続されたＮＡＮＤゲート８、９より構成され、該ＮＡＮＤゲート８の一方の入力には、前記トリガパルスＴ２が入力される。１０は、カウンタであり、前記ＲＳフリップフロップ７のＱ２Ｎ出力及び前記基準クロックＣＫＯが入力され、前記ＮＡＮＤゲート９の一方の入力に印加すべきカウンタ終了信号Ｒ２を出力する。具体的には、前記カウンタ１０は、前記ＲＳフリップフロップ７のＱ２Ｎ出力の立ち下がりでリセットされ、カウント動作を開始し、カウント値が設定値に達したときに“Ｌ”のカウント終了信号Ｒ２を出力するものである。
【０００８】
１１は、回転速度誤差出力回路であり、ＮＡＮＤゲート１２及びＡＮＤゲート１３より構成され、前記モータ２７の回転が設定回転数より速いことを示すファースト信号Ｆ、及び前記モータ２７の回転が設定回転数より遅いことを示すスロー信号Ｓを出力する。具体的には、前記ＮＡＮＤゲート１２は、前記ＲＳフリップフロップ３のＱ１Ｎ出力及び前記ＲＳフリップフロップ７のＱ２Ｎ出力の論理積演算の否定を行って、“Ｌ”の前記ファースト信号Ｆを出力し、また、ＡＮＤゲート１３は、前記ＲＳフリップフロップ３のＱ１出力及び前記フリップフロップ７のＱ２出力の論理積演算を行って、“Ｈ”の前記スロー信号Ｓを出力する。
【０００９】
３０は、合成回路であり、チャージポンプ回路３１及び積分器１９から構成されている。前記チャージポンプ回路３１は、電源３２、ＰＮＰトランジスタ３３及びＮＰＮトランジスタ３４から構成されており、前記ＰＮＰトランジスタ３３には、前記ファースト信号Ｆが印加され、また前記ＮＰＮトランジスタ３４には、前記スロー信号Ｓが印加され、出力Ｄｏｕｔを発生する。具体的には、ファースト信号Ｆ印加時には、前記ＰＮＰトランジスタ３３がオンとなり、Ｄｏｕｔは電源３２の電圧Ｖｃｃにほぼ等しい電圧となり、スロー信号Ｓ印加時には、前記ＮＰＮトランジスタ３４がオンとなり、Ｄｏｕｔは接地電圧にほぼ等しい電圧となり、また、ファースト信号Ｆ及びスロー信号Ｓともに印加されない場合には、Ｄｏｕｔはハイ・インピーダンスの状態となり、前記積分器１９の基準電圧２０に等しい電圧となる。
【００１０】
前記積分器１９は、基準電圧２０、演算増幅器２１、抵抗２２、２３及びコンデンサ２４、２５から構成されており、前記チャージポンプ回路３１の出力Ｄｏｕｔに応じた電圧ＩＮＴＯを出力する。具体的には、前記ファースト信号Ｆ印加時には、基準電圧２０より小さな電圧を出力し、スロー信号Ｓ印加時には、基準電圧２０より大きな電圧を出力する。
【００１１】
２６は、ドライバであり、前記積分器１９の出力ＩＮＴＯに応じて前記モータ２７を駆動する。具体的には、ＩＮＴＯが前記基準電圧１／２Ｖｃｃよりも小さい電圧の場合には前記モータ２７を減速させ、前記基準電圧１／２Ｖｃｃよりも大きな電圧の場合には前記モータ２７を加速する。
【００１２】
以上のごとく構成された図４の回路の各部波形は、図５に示すとおりである。図５において、前記ＲＳフリップフロップ３のＱ１Ｎ及び前記ＲＳフリップフロップ７のＱ２Ｎが“Ｈ”である基準周期Ｋは、前記モータ２７が設定回転で回転するときＦＧの１周期Ａとなるように設定されている。換言すれば、前記ＲＳフリップフロップ３のＱ１Ｎ及び前記ＲＳフリップフロップ７のＱ２Ｎが“Ｈ”である基準周期Ｋは、カウンタ６、１０のカウント期間であるため、カウンタ６、１０のカウント値は、カウント期間が前記ＦＧの１周期Ａとなるように設定されている。そして、図４の回路は、ＦＧの１周期Ａが基準周期Ｋと等しくなるように動作する。
【００１３】
また、Ｄ／Ａ変換器を用いたモータ制御回路として、特開昭５９−１２３８４に記載されたものが知られている。図６に従来のモータ制御回路を示す。
【００１４】
図６において、周波数発電器２８の信号ＦＧは、制御回路３５の端子１ｂに印加される。端子３６は、回転数を設定するためにあり、ＦＧパルスの周期Ａが基準周期Ｋより大、すなわち回転数が遅い場合には、Ａ−Ｋの期間、前記制御回路３５の端子１ｄよりスロー信号Ｓが出力し、ＮＰＮトランジスタ３４がオンし、抵抗３７を通して、演算増幅器４０、抵抗３７、コンデンサ３８、基準電圧２０から構成される増幅器から電流を吸い込む。同時に、ＡＮＤゲート４３が開き、アップダウンカウンタ４４はカウントアップされ、前記ＦＧ信号の周期ごとにラッチ回路４５によってラッチされる。前記ラッチ回路４５の出力は、Ｄ／Ａ変換器４６に印加され、ここで、アナログの電流値に変換され、前記増幅器４０から電流を吸い込む。この動作は、Ａ＞Ｋである限り繰り返され、前記Ｄ／Ａ変換器４６の吸い込み電流Ｉｃは増加し続け、前記ＮＰＮトランジスタ３４による加速パルスと加算される。
【００１５】
Ａ＜Ｋ、すなわち回転数が速い場合は、前述の逆の動作をし、Ｋ−Ａの期間、前記制御回路３５の端子１Ｃよりファースト信号Ｆが出力し、ＰＮＰトランジスタ３３がオンし、抵抗３７を通して、電流を流し出す。それと同時に、ＡＮＤゲート４２が開き、前記アップダウンカウンタ４４はカウントダウンされ、前記ＰＮＰトランジスタ３３の減速パルスに流し込み電流Ｉｃが加算される。なお、端子４７は、基準クロック入力端子であり、また４１は、インバータである。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来のモータ制御回路では、以下のような問題点がある。
【００１７】
従来の技術１のモータ制御回路においては、図５に示すＤｏｕｔが基準電圧１／２Ｖｃｃを中心としたパルス電圧であるため、積分器の出力にリプル成分が発生し、それにより、回転にむらが生ずることとなる。
【００１８】
また、従来の技術２のモータ制御回路では、Ｄ／Ａ変換器の分解能をｎビットとすると、前記ファースト信号Ｆ及び前記スロー信号Ｓのそれぞれに対しては、ｎ／２ビットの分解能しかないことになり、制御系の分解能が低下し、結果、制御系の安定性が低下する。
【００１９】
また、設定回転数に達した場合には、１／２Ｖｃｃが必要であるが、従来のＤ／Ａ変換器では、絶対値精度が要求される。
【００２０】
本発明は、上記問題点に鑑み、安定な回転数制御が可能なモータ制御回路とそれに適したＤ／Ａ変換器の提供を目的とする。
【００２１】
【課題を解決するための手段】
上記問題点を解決するため、本発明のモータ制御回路とＤ／Ａ変換器は、モータの回転と設定回転数との差である回転速度誤差信号（ファースト信号及びスロー信号）を基準クロックによりカウントし、そのカウント数に応じた電圧を、外部で作成した基準電圧に対して、加算又は減算するＤ／Ａ変換器を備え、その出力によって、モータの回転を制御する構造としたものである。
【００２２】
これにより、従来の基準電圧に対して出力されるパルス電圧の幅によって、モータを制御する方式と比較して、積分器出力のリプル成分が低減でき、結果、安定な回転速度制御が可能という作用を有する。
【００２３】
また、本発明のＤ／Ａ変換器は、基準電圧に対して、カウント数に応じた電圧を加算及び減算するため、ファースト信号・スロー信号それぞれについて、ｎビット割り当てることが可能である。
【００２４】
これにより、従来のＤ／Ａ変換器と比較して、制御系の分解能を向上させることが可能という作用を有する。
【００２５】
加えて、前記Ｄ／Ａ変換器は、前記回転速度誤差信号を基準クロックによりカウントしたカウント数が設定値をこえると、基準電圧に対して、加算もしくは減算する電圧の比率を大きくするため、加算もしくは減算する電圧の比率の小さい範囲と比較して、Ｄ／Ａ変換器の見かけ上の感度を向上させることが可能という作用を有する。
【００２６】
【発明の実施の形態】
本発明の請求項１に記載の発明は、モータに設けられた周波数発電器の出力から基準クロックに同期したトリガパルスを発生するトリガパルス発生回路と、前記トリガパルスより前記基準クロックをカウントし、カウント値が設定値に達したときにカウント終了信号を出力する第１のカウンタと、前記トリガパルス及び前記カウント終了信号に基づいて、前記モータが設定回転数より速く回転したことを示すファースト信号及び前記モータが設定回転数より遅く回転したことを示すスロー信号よりなる、回転速度誤差信号を出力する速度制御回路を備え、前記回転速度誤差信号を前記基準クロックによりカウントする第２のカウンタと、前記第２のカウンタの出力に応じたアナログ電圧を出力するＤ／Ａ変換器とを備え、前記Ｄ／Ａ変換器の出力によって、前記モータの回転を制御するため、従来の基準電圧に対して出力されるパルス電圧の幅によって、モータを制御する方式と比較して、積分器出力のリプル成分が低減でき、結果、回転むらが低減できるという作用を有する。
【００２７】
本発明の請求項２に記載の発明は、速度制御回路がファースト信号としての回転速度誤差信号を出力した場合には、基準電圧に対して、第２のカウンタのカウント値に応じた電圧を加算（減算）したアナログ電圧を出力し、前記速度制御回路がスロー信号としての回転速度誤算信号を出力した場合には、前記基準電圧に対して、前記第２のカウンタのカウント値に応じた電圧を減算（加算）したアナログ電圧を出力することを特徴とするＤ／Ａ変換器を有するため、従来のｎビットＤ／Ａ変換器では、ファースト信号、スロー信号それぞれにｎ／２ビットを割り当てていたのに比較して、ファースト信号、スロー信号それぞれにｎビットを割り当てることができるため、同じビット数のＤ／Ａ変換器においても制御系の分解能を向上させることができるという作用を有する。また、ファースト信号・スロー信号ともに入力されない状態、すなわち、定常状態において出力する基準電圧を外部で作成しているため、安定な電圧を得ることができるという作用を有する。
【００２８】
本発明の請求項３に記載の発明は、第２のカウンタのカウント値が設定範囲内である場合には、基準電圧に対して加算又は減算する電圧の比率を小とし、また前記第２のカウンタのカウント値が設定範囲外である場合には、前記基準電圧に対して加算又は減算する電圧の比率を大とすることを特徴とする可変Ｄ／Ａ変換器を備えているため、加算又は減算する電圧の比率の大きい範囲は、小さい範囲と比較して、Ｄ／Ａ変換器の見かけ上の感度を上げることができるため、モータの回転数が設定回転数から大きくずれた場合に、設定値に速く収束させることができるという作用を有する。
【００２９】
【実施例】
以下、本発明の実施例について、図１を用いて説明する。
【００３０】
図１は、本発明の実施例における構成図で、図４に示す構成要素と同一の構成要素には同一の符号を付して、その説明を省略する。
【００３１】
１４は、ＯＲゲートであり、ファースト信号Ｆをインバータ１８によって反転した反転ファースト信号ＦＮとスロー信号Ｓとの論理和をとる。具体的には、回転速度誤差信号が出力されていれば、その期間“Ｈ”を出力する。
【００３２】
１５は、カウンタであり、前記ＯＲゲート１４の出力が印加され、カウント動作をする。具体的には、前記ＦＮ信号もしくは前記Ｓ信号のどちらか一方でも印加されれば、ＯＲゲート１４の出力は“Ｈ”となり、その“Ｈ”の期間をカウンタ１５はカウントする。すなわち、ファースト信号Ｆ及びスロー信号Ｓの幅をカウントする。また、カウント数がある設定された値以上となると、ＣＡＤ信号を出力する。
【００３３】
１６は、Ｄ／Ａ変換器であり、前記カウンタ１５の出力とファースト信号Ｆ及びスロー信号Ｓが印加され、出力ＤＡｏｕｔを発生する。具体的には、ファースト信号Ｆ印加時には、外部で作成された基準電圧１７に対して、前記カウンタ１５のカウント数に応じた電圧を加算した信号をＤＡｏｕｔとして出力し、スロー信号Ｓ印加時には、前記基準電圧１７に対して、前記カウンタ１５のカウント数に応じた電圧を減算した信号をＤＡｏｕｔとして出力する。
【００３４】
これを図２を用いて、詳細に説明する。
図２は、本発明のＤ／Ａ変換器の構成図である。
【００３５】
基本的な動作としては、従来より知られているはしご形Ｄ／Ａ変換器と同様であるが、入力として、はしご形抵抗１０３に電流源１０１に等しい電流Ｉを流し込むスロー側切換信号ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）と前記はしご形抵抗１０３から電流源１０２に等しい電流Ｉを吸い込むファースト側切換信号ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）があるため、ＤＡには、基準電圧１７に対して、ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号もしくはＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号に応じた電圧を加算もしくは減算した信号が出力される。ＤＡは、抵抗１０４、１０５及び演算増幅器１０６から構成される反転増幅器によって増幅される。
【００３６】
具体的には、１０７は、切換スイッチ群であり、前記カウンタ１５の出力、ファースト信号Ｆ及びスロー信号Ｓが印加され、ファースト側切換信号ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）及びスロー側切換信号ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）を出力する。具体的には、ファースト信号印加時には、前記カウンタ１５の出力に応じたＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号を出力し、スロー信号印加時には、前記カウンタ１５の出力に応じたＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号を出力する。
【００３７】
ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号印加時には、この信号に応じてスイッチｂｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）がオン、オフする。スイッチがオンした箇所は、前記はしご形抵抗１０３より電流源１０２の電流Ｉを吸い込むため、ＤＡは（数１）に示すように、前記基準電圧１７よりも小さな電圧を出力する。
【００３８】
【数１】
ここで、Ｒは、前記はしご形抵抗１０３を構成する抵抗の抵抗値であり、ｂｉは相当するビットの信号がオンならば、“１”となり、オフならば“０”となる。
【００４０】
ＤＡ信号は、前記抵抗１０４、１０５及び前記演算増幅器１０６で構成される反転増幅器で増幅され、前記基準電圧１７よりも大きな電圧ＤＡｏｕｔを出力する。
【００４１】
ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号印加時には、この信号に応じてスイッチａｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）がオン、オフする。スイッチがオンした箇所は、前記はしご形抵抗１０３へ電流源１０１の電流Ｉを流し込むため、ＤＡは（数２）に示すように、前記基準電圧１７よりも大きな電圧を出力する。
【００４２】
【数２】
ここで、Ｒは、前記はしご形抵抗１０３を構成する抵抗の抵抗値であり、ａｉは相当するビットの信号がオンならば、“１”となり、オフならば“０”となる。
【００４４】
ＤＡ信号は、前記抵抗１０４、１０５及び前記演算増幅器１０６で構成される反転増幅器で増幅され、前記基準電圧１７よりも小さな電圧ＤＡｏｕｔを出力する。
【００４５】
ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号及びＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）信号の両方とも印加されない時、すなわちモータの回転が設定回転数に等しい場合には、ａｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）及びｂｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）のスイッチは全てオフとなり、ＤＡｏｕｔには、外部で作成された基準電圧１／２Ｖｃｃが出力される。
【００４６】
以上のように、ファースト信号印加時には、前記基準電圧１７に対して、ＮＦｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）に応じた電圧を減算した信号がＤＡとして出力され、反転増幅器で増幅される。結果、前記基準電圧１７に対して、加算された信号が出力される。
【００４７】
また、スロー信号印加時には、前記基準電圧１７に対して、ＮＳｉ（ｉ＝０，１，２・・・（ｎ−１），ｎ）に応じた電圧を加算した信号がＤＡとして出力され、反転増幅器で増幅される。結果、前記基準電圧１７に対して、減算された信号が出力される。
【００４８】
結果、ファースト信号Ｆ及びスロー信号Ｓそれぞれにｎビットを割り当てることができるため、Ｄ／Ａ変換器の分解能を向上することができる。
【００４９】
また、前記カウンタ１５よりＣＡＤ信号が出力されると、すなわち、該カウンタ１５のカウント数が設定値を超えると、下位ビットより設定されたビット数の電流値が２倍となるため、前記基準電圧１７に対して加算または減算される電圧の比率が大きくなる。
【００５０】
前記Ｄ／Ａ変換器１６の出力ＤＡｏｕｔは、積分器１９に印加され、従来の方式１と同様に、積分器１９の出力ＩＮＴＯによって、モータの回転は制御される。
【００５１】
上記構成により、積分器１９の出力ＩＮＴＯに含まれるリプル成分が低減される。また、基準電圧１７に対してカウンタ１５の出力に応じた電圧を加算もしくは減算する構成のｎビットＤ／Ａ変換器を使用しているため、ファースト信号Ｆ及びスロー信号Ｓそれぞれについて、ｎビットを有効に使用することができる。また、モータの回転が設定回転数から大きくはずれた場合には、基準電圧に対して加算もしくは減算する電圧の比率を大きくするため、Ｄ／Ａ変換器の見かけ上の感度をあげることができる。
【００５２】
以上のごとく構成された図１の回路の各部波形は、図３に示すとおりである。なお、上記構成の制御回路はカウンタ６、１０の２段の構成としたが、特開平３−１５５３８４号及び特開平５−３３６７７９号公報と同様に、カウンタ１段の構成としても良いことはいうまでもない。
【００５３】
【発明の効果】
上記の実施例の記載から明らかなように、本発明によれば、以下の効果を得ることができる。
【００５４】
請求項１記載の発明によれば、Ｄ／Ａ変換器の出力によってモータの回転を制御するため、従来の基準電圧に対して出力されるパルス電圧の幅によってモータを制御する方式と比較して、積分器出力のリプル成分を低減することができ、結果、回転むらを小さくできるという効果が得られる。
【００５５】
また、請求項２記載の発明によれば、基準電圧に対して、ファースト信号Ｆ及びスロー信号Ｓの幅に応じた電圧を加算もしくは減算するので、ｎビットＤ／Ａ変換器において、前記ファースト信号Ｆ及び前記スロー信号Ｓのそれぞれに対して、ｎビットを割り当てることができるため、従来方式と比較して、同ビット数のＤ／Ａ変換器を用いた場合、制御系の分解能を向上することができるという効果が得られる。また、定常状態において出力される基準電圧を外部で作成しているため、定常状態におけるＤ／Ａ変換器の信号を安定とすることができ、結果、安定な回転制御を得られるという効果が得られる。
【００５６】
また、請求項３記載の発明によれば、モータの回転が設定回転数から大きくはずれた場合には、加算もしくは減算する電圧の比率を大きくするため、比率の小さい範囲と比較して、Ｄ／Ａ変換器の見かけ上の感度を上げることができ、結果、設定回転数への収束をはやめることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例によるモータ制御回路の構成図
【図２】本発明のＤ／Ａ変換器構成図
【図３】本発明の一実施例によるモータ制御回路の各部波形図
【図４】従来例１のモータ制御回路の構成図
【図５】従来例１のモータ制御回路の各部波形図
【図６】従来例２のモータ制御回路の構成図
【符号の説明】
１ １／２分周器
２ トリガパルス発生回路
３、７ ＲＳフリップフロップ
４、５、８、９、１２ ＮＡＮＤゲート
６、１０、１５ カウンタ
１１ 回転速度誤差出力回路
１３、４２、４３ ＡＮＤゲート
１４ ＯＲゲート
１６、４６ Ｄ／Ａ変換器
１７、２０ 基準電圧
１８、２９、４１ インバータ
１９ 積分器
２１、４０、１０６ 演算増幅器
２２、２３、３７、３９、１０４、１０５ 抵抗
２４、２５、３８ コンデンサ
２６ ドライバ
２７ モータ
２８ 周波数発電器
３０ 合成回路
３１ チャージポンプ回路
３２ 電源
３３ ＰＮＰトランジスタ
３４ ＮＰＮトランジスタ
３５ 制御回路
３６ 回転数設定端子
４４ アップダウンカウンタ
４５ ラッチ回路
４７ 基準クロック入力端子
１０１、１０２ 電流源
１０３ はしご形抵抗
１０７ 演算増幅器
Claims (3)
- モータに設けられた周波数発電器の出力から基準クロックに同期したトリガパルスを発生するトリガパルス発生回路と、前記トリガパルスより前記基準クロックをカウントし、カウント値が設定値に達したときにカウント終了信号を出力する第１のカウンタと、前記トリガパルス及び前記カウント終了信号に基づいて、前記モータが設定回転数より速く回転したことを示すファースト信号及び前記モータが設定回転数より遅く回転したことを示すスロー信号よりなる、回転速度誤差信号を出力する回転速度誤差出力回路を備え、前記回転速度誤差信号を前記基準クロックによりカウントする第２のカウンタと、前記第２のカウンタの出力に応じたアナログ電圧を出力するＤ／Ａ変換器とを備え、前記Ｄ／Ａ変換器の出力によって、前記モータの回転を制御する構成としたモータ制御回路。
- Ｄ／Ａ変換器は、前記回転速度誤差出力回路がファースト信号としての回転速度誤差信号を出力した場合には、基準電圧に対して、第２のカウンタのカウント値に応じた電圧を加算（減算）したアナログ電圧を出力し、前記回転速度誤差出力回路がスロー信号としての回転速度誤算信号を出力した場合には、前記基準電圧に対して、前記第２のカウンタのカウント値に応じた電圧を減算（加算）したアナログ電圧を出力することを特徴とする請求項１記載のモータ制御回路。
- Ｄ／Ａ変換器は、第２のカウンタのカウント値が設定範囲内である場合には、基準電圧に対して加算又は減算する電圧の比率を小とし、また前記第２のカウンタのカウント値が設定範囲外である場合には、前記基準電圧に対して加算又は減算する電圧の比率を大とすることを特徴とする可変Ｄ／Ａ変換器を備えた請求項１記載のモータ制御回路。
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