JPH0731171A - 速度制御回路 - Google Patents
速度制御回路Info
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- JPH0731171A JPH0731171A JP5166797A JP16679793A JPH0731171A JP H0731171 A JPH0731171 A JP H0731171A JP 5166797 A JP5166797 A JP 5166797A JP 16679793 A JP16679793 A JP 16679793A JP H0731171 A JPH0731171 A JP H0731171A
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- pulse signal
- speed
- frequency
- circuit
- zero
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Abstract
(57)【要約】
【目的】 モータ等の速度制御回路を少ない素子数で低
消費電力に構成する。 【構成】 周波数変換されて検出された速度信号をＨ
（高レベル）とＬ（低レベル）の２値論理を交互にとる
速度パルス信号にデジタル変換し、この速度パルス信号
のＨまたはＬのいずれか一方の特定論理期間だけを、カ
ウンタによって計数される基準時間と比較させ、この比
較結果を制御対象の速度制御量にフィードバックさせ
る。 【効果】基準時間を計数するカウンタを１つだけにする
ことができる。
消費電力に構成する。 【構成】 周波数変換されて検出された速度信号をＨ
（高レベル）とＬ（低レベル）の２値論理を交互にとる
速度パルス信号にデジタル変換し、この速度パルス信号
のＨまたはＬのいずれか一方の特定論理期間だけを、カ
ウンタによって計数される基準時間と比較させ、この比
較結果を制御対象の速度制御量にフィードバックさせ
る。 【効果】基準時間を計数するカウンタを１つだけにする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、速度制御回路、さらに
はモータの速度制御に適用して有効な技術に関するもの
であって、たとえばフロッピィディスク・ドライブやハ
ードディスク・ドライブの制御部分をなす半導体集積回
路装置（ＩＣ）に利用して有効な技術に関するものであ
る。
はモータの速度制御に適用して有効な技術に関するもの
であって、たとえばフロッピィディスク・ドライブやハ
ードディスク・ドライブの制御部分をなす半導体集積回
路装置（ＩＣ）に利用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】たとえばフロッピィディスク・ドライブ
やハードディスク・ドライブでは、記憶媒体であるディ
スクを回転駆動するモータの回転速度を速度発電機（い
わゆるタコ・ゼネレータ）で検出し、この検出に基づい
て上記モータをフィードバック制御する速度制御回路が
使用される（たとえば、特開昭６１−１５４４９２号公
報参照）。
やハードディスク・ドライブでは、記憶媒体であるディ
スクを回転駆動するモータの回転速度を速度発電機（い
わゆるタコ・ゼネレータ）で検出し、この検出に基づい
て上記モータをフィードバック制御する速度制御回路が
使用される（たとえば、特開昭６１−１５４４９２号公
報参照）。
【０００３】図５および図６は本発明者らによって検討
された速度制御回路の構成およびその動作の概略を示し
たものであって、１１は基準クロックＣＫの入力アン
プ、１２は第１のカウンタ、１３は第２のカウンタ、１
４はゼロクロス検出回路、１５は１／２分周回路、１６
は誤差検出回路、１７はコントロールアンプ、１８は回
転位相検出回路（ホールアンプ）、１９はモータ駆動回
路（ドライバ）、２１は３相ブラシレス・モータ、２２
は速度発電機、３１はロー・パス・フィルタである。
された速度制御回路の構成およびその動作の概略を示し
たものであって、１１は基準クロックＣＫの入力アン
プ、１２は第１のカウンタ、１３は第２のカウンタ、１
４はゼロクロス検出回路、１５は１／２分周回路、１６
は誤差検出回路、１７はコントロールアンプ、１８は回
転位相検出回路（ホールアンプ）、１９はモータ駆動回
路（ドライバ）、２１は３相ブラシレス・モータ、２２
は速度発電機、３１はロー・パス・フィルタである。
【０００４】図５および図６において、速度発電機２２
はモータ２１の回転速度を周波数に変換して検出する。
はモータ２１の回転速度を周波数に変換して検出する。
【０００５】周波数変換されて検出された速度信号Ｖｆ
は、ゼロクロス検出回路１４によってＨ（高レベル）と
Ｌ（低レベル）の２値論理を交互にとる速度パルス信号
Ｖ１にデジタル変換され、さらにＬ論理期間とＨ論理期
間のデューティ幅を揃えるために、分周回路１５にて１
／２の周波数に分周される。
は、ゼロクロス検出回路１４によってＨ（高レベル）と
Ｌ（低レベル）の２値論理を交互にとる速度パルス信号
Ｖ１にデジタル変換され、さらにＬ論理期間とＨ論理期
間のデューティ幅を揃えるために、分周回路１５にて１
／２の周波数に分周される。
【０００６】第１のカウンタ１２は、１／２周波数に分
周された速度パルス信号Ｖ２のＨ論理期間に同期して動
作し、基準クロックパルスＣＫによる第１の基準時間ｔ
ｎ１の計数を行なう。第２のカウンタ１３は、上記速度
パルス信号Ｖ２のＬ論理期間に同期して動作し、基準ク
ロックパルスＣＫによる第２の基準時間ｔｎ２の計数を
行なう。
周された速度パルス信号Ｖ２のＨ論理期間に同期して動
作し、基準クロックパルスＣＫによる第１の基準時間ｔ
ｎ１の計数を行なう。第２のカウンタ１３は、上記速度
パルス信号Ｖ２のＬ論理期間に同期して動作し、基準ク
ロックパルスＣＫによる第２の基準時間ｔｎ２の計数を
行なう。
【０００７】誤差検出回路１６は、上記速度パルス信号
Ｖ２のＨ論理期間ｔｆ１と上記第１の基準時間ｔｎ１と
の時間長差（ｔｆ１−ｔｎ１）、および上記速度パルス
信号Ｖ２のＬ論理期間ｔｆ２と上記第２の基準時間ｔｎ
２との時間長差（ｔｆ２−ｔｎ２）をそれぞれに論理検
出するとともに、その検出時間長差（ｔｆ１−ｔｎ１）
（ｔｆ２−ｔｎ２）に相当する幅の誤差パルス信号Ｖ３
を合成して出力する。
Ｖ２のＨ論理期間ｔｆ１と上記第１の基準時間ｔｎ１と
の時間長差（ｔｆ１−ｔｎ１）、および上記速度パルス
信号Ｖ２のＬ論理期間ｔｆ２と上記第２の基準時間ｔｎ
２との時間長差（ｔｆ２−ｔｎ２）をそれぞれに論理検
出するとともに、その検出時間長差（ｔｆ１−ｔｎ１）
（ｔｆ２−ｔｎ２）に相当する幅の誤差パルス信号Ｖ３
を合成して出力する。
【０００８】すなわち、速度パルス信号Ｖ２のＨとＬの
各論理期間ｔｆ１，ｔｆ２がそれぞれ、カウンタ１２，
１３によって計数される基準時間ｔｎ１，ｔｎ２により
も長い場合は、図６の（Ａ）に示すように、その時間長
差に応じたパルス幅（ｔｆ１−ｔｎ１）（ｔｆ２−ｔｎ
２）をもつ正の誤差パルスＶ３が出力される。
各論理期間ｔｆ１，ｔｆ２がそれぞれ、カウンタ１２，
１３によって計数される基準時間ｔｎ１，ｔｎ２により
も長い場合は、図６の（Ａ）に示すように、その時間長
差に応じたパルス幅（ｔｆ１−ｔｎ１）（ｔｆ２−ｔｎ
２）をもつ正の誤差パルスＶ３が出力される。
【０００９】反対に、速度パルス信号Ｖ２のＨとＬの各
論理期間ｔｆ１，ｔｆ２がそれぞれ、カウンタ１２，１
３によって計数される基準時間ｔｎ１，ｔｎ２によりも
短い場合は、図６の（Ｂ）に示すように、その時間長差
に応じたパルス幅（ｔｎ１−ｔｆ１）（ｔｎ２−ｔｆ
２）をもつ負の誤差パルスＶ３が出力される。
論理期間ｔｆ１，ｔｆ２がそれぞれ、カウンタ１２，１
３によって計数される基準時間ｔｎ１，ｔｎ２によりも
短い場合は、図６の（Ｂ）に示すように、その時間長差
に応じたパルス幅（ｔｎ１−ｔｆ１）（ｔｎ２−ｔｆ
２）をもつ負の誤差パルスＶ３が出力される。
【００１０】このような誤差検出回路１６の出力Ｖ３を
ロー・パス・フィルタ３１で直流化し、制御対象である
モータ２１の速度制御量にフィードバックさせることに
より、そのモータ２１の回転速度を、基準クロックＣＫ
の周波数およびカウンタ１２，１３での計数値ｎ１，ｎ
２によって設定される目標速度に制御することができ
る。
ロー・パス・フィルタ３１で直流化し、制御対象である
モータ２１の速度制御量にフィードバックさせることに
より、そのモータ２１の回転速度を、基準クロックＣＫ
の周波数およびカウンタ１２，１３での計数値ｎ１，ｎ
２によって設定される目標速度に制御することができ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【００１２】すなわち、上述した速度制御回路では、速
度パルス信号Ｖ２のＨ論理期間ｔｆ１とＬ論理期間ｔｆ
２の両方についてそれぞれに基準時間ｔｎ１，ｔｎ２と
の比較を行なわせるため、その基準時間ｔｎ１，ｔｎ２
を計数するカウンタは同じものが２組必要となる。一
方、上述した速度制御回路の制御精度を確保するために
は、基準時間ｔｎ１，ｔｎ２を計数するカウンタ１２，
１３の段数はできるだけ多いことが要求される。ところ
が、カウンタ１２，１３の段数を多くすると、このカウ
ンタ１２，１３を構成するための回路素子数が多くなっ
てしまい、これに伴って消費電流が大きくなってしま
う、という問題が生じる。この問題は、とくに、上述し
た速度制御回路を半導体集積回路装置化する上で切実と
なる。
度パルス信号Ｖ２のＨ論理期間ｔｆ１とＬ論理期間ｔｆ
２の両方についてそれぞれに基準時間ｔｎ１，ｔｎ２と
の比較を行なわせるため、その基準時間ｔｎ１，ｔｎ２
を計数するカウンタは同じものが２組必要となる。一
方、上述した速度制御回路の制御精度を確保するために
は、基準時間ｔｎ１，ｔｎ２を計数するカウンタ１２，
１３の段数はできるだけ多いことが要求される。ところ
が、カウンタ１２，１３の段数を多くすると、このカウ
ンタ１２，１３を構成するための回路素子数が多くなっ
てしまい、これに伴って消費電流が大きくなってしま
う、という問題が生じる。この問題は、とくに、上述し
た速度制御回路を半導体集積回路装置化する上で切実と
なる。
【００１３】本発明の目的は、モータ等の速度制御回路
を少ない素子数で低消費電力に構成する、という技術を
提供することにある。
を少ない素子数で低消費電力に構成する、という技術を
提供することにある。
【００１４】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１６】すなわち、周波数変換されて検出された速
度信号をＨ（高レベル）とＬ（低レベル）の２値論理を
交互にとる速度パルス信号にデジタル変換し、この速度
パルス信号のＨまたはＬのいずれか一方の特定論理期間
だけを、カウンタによって計数される基準時間と比較さ
せ、この比較結果を制御対象の速度制御量にフィードバ
ックさせる、というものである。
度信号をＨ（高レベル）とＬ（低レベル）の２値論理を
交互にとる速度パルス信号にデジタル変換し、この速度
パルス信号のＨまたはＬのいずれか一方の特定論理期間
だけを、カウンタによって計数される基準時間と比較さ
せ、この比較結果を制御対象の速度制御量にフィードバ
ックさせる、というものである。
【００１７】
【作用】上述した手段によれば、基準時間を計数するカ
ウンタを１つだけにすることができる。
ウンタを１つだけにすることができる。
【００１８】これにより、モータ等の速度制御回路を少
ない素子数で低消費電力に構成する、という目的が達成
される。
ない素子数で低消費電力に構成する、という目的が達成
される。
【００１９】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。
ながら説明する。
【００２０】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００２１】図１および図２は本発明の第１の実施例に
よる速度制御回路の構成およびその動作の概略を示した
ものであって、１１は基準クロックＣＫの入力回路を形
成するアンプ、１２はカウンタ、１４はゼロクロス検出
回路、１５は１／２分周回路、１６は誤差検出回路、１
７はコントロールアンプ、１８は回転位相検出回路（ホ
ールアンプ）、１９はモータ駆動回路（ドライバ）、２
１は３相ブラシレス・モータ、２２は速度発電機、３１
はロー・パス・フィルタである。１１〜１９は同一半導
体基板１内に集積形成されている。
よる速度制御回路の構成およびその動作の概略を示した
ものであって、１１は基準クロックＣＫの入力回路を形
成するアンプ、１２はカウンタ、１４はゼロクロス検出
回路、１５は１／２分周回路、１６は誤差検出回路、１
７はコントロールアンプ、１８は回転位相検出回路（ホ
ールアンプ）、１９はモータ駆動回路（ドライバ）、２
１は３相ブラシレス・モータ、２２は速度発電機、３１
はロー・パス・フィルタである。１１〜１９は同一半導
体基板１内に集積形成されている。
【００２２】図１および図２において、速度発電機２２
はモータ２１の回転速度を周波数に変換して検出する。
はモータ２１の回転速度を周波数に変換して検出する。
【００２３】ゼロクロス検出回路１４と１／２分周回路
１５は、上記速度発電機２２からの速度信号ＶｆをＨ
（高レベル）とＬ（低レベル）の２値論理を交互にとる
速度パルス信号にデジタル変換する信号処理回路を構成
する。すなわち、ゼロクロス検出回路１４は、上記速度
信号Ｖｆを所定のゼロクロスレベルＶｈでレベル比較す
ることにより、Ｈ（高レベル）とＬ（低レベル）の２値
論理レベルを交互にとる速度パルス信号Ｖ１にデジタル
変換する。１／２分周回路１５は、上記速度パルス信号
Ｖ１を１／２の周波数の速度パルス信号Ｖ２に分周す
る。
１５は、上記速度発電機２２からの速度信号ＶｆをＨ
（高レベル）とＬ（低レベル）の２値論理を交互にとる
速度パルス信号にデジタル変換する信号処理回路を構成
する。すなわち、ゼロクロス検出回路１４は、上記速度
信号Ｖｆを所定のゼロクロスレベルＶｈでレベル比較す
ることにより、Ｈ（高レベル）とＬ（低レベル）の２値
論理レベルを交互にとる速度パルス信号Ｖ１にデジタル
変換する。１／２分周回路１５は、上記速度パルス信号
Ｖ１を１／２の周波数の速度パルス信号Ｖ２に分周す
る。
【００２４】カウンタ１２は、１／２周波数に分周され
た速度パルス信号Ｖ２のＨ論理期間ｔｆ１だけに同期し
て所定の基準時間ｔｎ１を計数する。この基準時間ｔｎ
１の計数は基準クロックパルスＣＫを所定数ｎ１だけ計
数することにより行なわれ、その動作は上記速度パルス
信号Ｖ２がＬからＨに立ち上がるごとに開始される。
た速度パルス信号Ｖ２のＨ論理期間ｔｆ１だけに同期し
て所定の基準時間ｔｎ１を計数する。この基準時間ｔｎ
１の計数は基準クロックパルスＣＫを所定数ｎ１だけ計
数することにより行なわれ、その動作は上記速度パルス
信号Ｖ２がＬからＨに立ち上がるごとに開始される。
【００２５】誤差検出回路１６は、上記速度パルス信号
Ｖ２のＨ論理期間と上記基準時間ｔｎ１との時間長差
（ｔｆ１−ｔｎ１）を論理検出して、その時間長差に相
当するパルス幅（ｔｆ１−ｔｎ１）をもつ誤差パルス信
号Ｖ３を出力する。このとき、その検出した時間長差の
正負は誤差パルス信号Ｖ３の正負極性として出力され
る。
Ｖ２のＨ論理期間と上記基準時間ｔｎ１との時間長差
（ｔｆ１−ｔｎ１）を論理検出して、その時間長差に相
当するパルス幅（ｔｆ１−ｔｎ１）をもつ誤差パルス信
号Ｖ３を出力する。このとき、その検出した時間長差の
正負は誤差パルス信号Ｖ３の正負極性として出力され
る。
【００２６】すなわち、速度パルス信号Ｖ２のＨ論理期
間ｔｆ１が、カウンタ１２によって計数される基準時間
ｔｎ１よりも長い場合は、図２の（Ａ）に示すように、
その時間長差に応じたパルス幅（ｔｆ１−ｔｎ１）をも
つ正のパルスが出力される。
間ｔｆ１が、カウンタ１２によって計数される基準時間
ｔｎ１よりも長い場合は、図２の（Ａ）に示すように、
その時間長差に応じたパルス幅（ｔｆ１−ｔｎ１）をも
つ正のパルスが出力される。
【００２７】反対に、速度パルス信号Ｖ２のＨ論理期間
ｔｆ１が、カウンタ１２によって計数される基準時間ｔ
ｎ１よりも短い場合は、図２の（Ｂ）に示すように、そ
の時間長差に応じたパルス幅（ｔｎ１−ｔｆ１）をもつ
負のパルスが出力される。
ｔｆ１が、カウンタ１２によって計数される基準時間ｔ
ｎ１よりも短い場合は、図２の（Ｂ）に示すように、そ
の時間長差に応じたパルス幅（ｔｎ１−ｔｆ１）をもつ
負のパルスが出力される。
【００２８】この誤差検出回路１６の出力Ｖ３をロー・
パス・フィルタ３１で直流化して、制御対象であるモー
タ２１の速度制御量にフィードバックさせることによ
り、そのモータ２１の回転速度を、基準クロックＣＫの
周波数およびカウンタ１２での計数値ｎ１によって設定
される目標速度に制御することが行なわれる。
パス・フィルタ３１で直流化して、制御対象であるモー
タ２１の速度制御量にフィードバックさせることによ
り、そのモータ２１の回転速度を、基準クロックＣＫの
周波数およびカウンタ１２での計数値ｎ１によって設定
される目標速度に制御することが行なわれる。
【００２９】以上のようにして、周波数変換されて検出
された速度信号ＶｆをＨ（高レベル）とＬ（低レベル）
の２値論理を交互にとる速度パルス信号Ｖ２にデジタル
変換し、この速度パルス信号Ｖ２のＨ論理期間だけをカ
ウンタ１２で計数される基準時間ｔｎ１と比較させ、こ
の比較結果を制御対象の速度制御量にフィードバックさ
せることが行なわれる。
された速度信号ＶｆをＨ（高レベル）とＬ（低レベル）
の２値論理を交互にとる速度パルス信号Ｖ２にデジタル
変換し、この速度パルス信号Ｖ２のＨ論理期間だけをカ
ウンタ１２で計数される基準時間ｔｎ１と比較させ、こ
の比較結果を制御対象の速度制御量にフィードバックさ
せることが行なわれる。
【００３０】このとき、上記基準時間ｔｎ１を計数する
ためのカウンタは、速度パルス信号Ｖ２のＨ論理期間だ
けを計数すればよいので、１つだけ設ければよい。これ
により、モータ等の速度制御回路を少ない素子数で低消
費電力に構成することができる。とくに、半導体集積回
路装置化に際しては、半導体チップの面積低減という利
点が得られる。
ためのカウンタは、速度パルス信号Ｖ２のＨ論理期間だ
けを計数すればよいので、１つだけ設ければよい。これ
により、モータ等の速度制御回路を少ない素子数で低消
費電力に構成することができる。とくに、半導体集積回
路装置化に際しては、半導体チップの面積低減という利
点が得られる。
【００３１】図３および図４は本発明の第２の実施例に
よる速度制御回路の構成およびその動作の概略を示した
ものであって、上述した第１の実施例との相違について
説明すると、この第２の実施例では、周波数変換されて
検出された速度信号ＶｆをゼロクロスレベルＶｈで比較
しただけの速度パルス信号Ｖ１に対して、そのＨ論理期
間ｔｆ１／２をカウンタ１２で計数される基準時間ｔｎ
１／２と論理比較させることにより、フィードバック制
御のための誤差パルス信号Ｖ３を得るようにしている。
よる速度制御回路の構成およびその動作の概略を示した
ものであって、上述した第１の実施例との相違について
説明すると、この第２の実施例では、周波数変換されて
検出された速度信号ＶｆをゼロクロスレベルＶｈで比較
しただけの速度パルス信号Ｖ１に対して、そのＨ論理期
間ｔｆ１／２をカウンタ１２で計数される基準時間ｔｎ
１／２と論理比較させることにより、フィードバック制
御のための誤差パルス信号Ｖ３を得るようにしている。
【００３２】１／２周波数の分周処理を行なっていない
速度パルス信号Ｖ１は、そのＨ論理期間とＬ論理期間の
各デューティ幅が必ずしも揃わないが、その一方の特定
論理期間ｔｆ１／２だけについて基準時間ｔｎ１／２と
の比較を行なうことで、上記デューティ幅の不揃にかか
わらず、検出速度と目標速度との差を正確に反映した誤
差パルス信号Ｖ３を得ることができる。
速度パルス信号Ｖ１は、そのＨ論理期間とＬ論理期間の
各デューティ幅が必ずしも揃わないが、その一方の特定
論理期間ｔｆ１／２だけについて基準時間ｔｎ１／２と
の比較を行なうことで、上記デューティ幅の不揃にかか
わらず、検出速度と目標速度との差を正確に反映した誤
差パルス信号Ｖ３を得ることができる。
【００３３】さらに、その誤差パルス信号Ｖ３の間隔
（周期）は、上記速度パルス信号Ｖ１が分周されていな
いことにより、第１の実施例の場合よりも半分に短縮さ
れ、これによりロー・パス・フィルタ３１の時定数を小
さくすること、および制御の応答を速めることができ
る。
（周期）は、上記速度パルス信号Ｖ１が分周されていな
いことにより、第１の実施例の場合よりも半分に短縮さ
れ、これによりロー・パス・フィルタ３１の時定数を小
さくすること、および制御の応答を速めることができ
る。
【００３４】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３５】たとえば、速度信号Ｖｆはモータ２１の逆
起電力から取り出すこともできる。
起電力から取り出すこともできる。
【００３６】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるモー
タの速度制御回路に適用した場合について説明したが、
それに限定されるものではなく、たとえば振動発生器の
発振周波数制御などにも適用できる。
てなされた発明をその背景となった利用分野であるモー
タの速度制御回路に適用した場合について説明したが、
それに限定されるものではなく、たとえば振動発生器の
発振周波数制御などにも適用できる。
【００３７】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
【００３８】すなわち、モータ等の速度制御回路を少な
い素子数で低消費電力に構成することができる、という
効果が得られる。
い素子数で低消費電力に構成することができる、という
効果が得られる。
【図１】本発明の技術が適用された速度制御回路の第１
の実施例を示す回路図
の実施例を示す回路図
【図２】図１に示した速度制御回路の要部における動作
を示す波形チャート
を示す波形チャート
【図３】本発明の技術が適用された速度制御回路の第２
の実施例を示す回路図
の実施例を示す回路図
【図４】図３に示した速度制御回路の要部における動作
を示す波形チャート
を示す波形チャート
【図５】本発明に先立って検討された速度制御回路の構
成を示す回路図
成を示す回路図
【図６】図５に示した速度制御回路の要部における動作
を示す波形チャート
を示す波形チャート
Ｖｆ 速度信号 Ｖ１，Ｖ２ 速度パルス信号 ＣＫ 基準クロック １２ カウンタ １４ ゼロクロス検出回路 １５ １／２分周回路 １６ 誤差検出回路 １７ コントロールアンプ １８ 回転位相検出回路（ホールアンプ） １９ モータ駆動回路（ドライバ） ２１ 制御対象であるモータ ２２ 速度発電機 ３１ ロー・パス・フィルタ
Claims (3)
- 【請求項１】 周波数変換されて検出された速度信号を
Ｈ（高レベル）とＬ（低レベル）の２値論理を交互にと
る速度パルス信号にデジタル変換する信号処理回路と、
上記速度パルス信号のＨまたはＬのいずれか一方の特定
論理期間だけに同期して所定の基準時間を計数するカウ
ンタと、上記特定論理期間と上記基準時間の時間長差を
論理検出してその時間長差に相当するパルス幅をもつ誤
差パルス信号を出力する誤差検出回路と、上記誤差パル
ス信号を直流化するロー・パス・フィルタとを有し、こ
のロー・パス・フィルタによって直流化された信号を制
御対象の速度制御量にフィードバックさせることを特徴
とする速度制御回路。 - 【請求項２】 信号処理回路は、周波数変換されて検出
された速度信号をゼロクロスレベルで比較することによ
りＨ（高レベル）とＬ（低レベル）の２値論理を交互に
とる速度パルス信号にデジタル変換するゼロクロス検出
回路と、このゼロクロス検出出力を分周する分周回路と
によって構成され、この分周回路で分周された速度パル
ス信号の特定論理期間が基準時間と比較されることを特
徴とする請求項１に記載の速度制御回路。 - 【請求項３】 信号処理回路は、周波数変換されて検出
された速度信号をゼロクロスレベルで比較することによ
りＨ（高レベル）とＬ（低レベル）の２値論理を交互に
とる速度パルス信号にデジタル変換するゼロクロス検出
回路によって構成され、このゼロクロス検出回路から出
力される速度パルス信号の特定論理期間が基準時間と比
較されることを特徴とする請求項１に記載の速度制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166797A JPH0731171A (ja) | 1993-07-06 | 1993-07-06 | 速度制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5166797A JPH0731171A (ja) | 1993-07-06 | 1993-07-06 | 速度制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0731171A true JPH0731171A (ja) | 1995-01-31 |
Family
ID=15837863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5166797A Pending JPH0731171A (ja) | 1993-07-06 | 1993-07-06 | 速度制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731171A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010165383A (ja) * | 1999-09-28 | 2010-07-29 | Immersion Corp | 振動体感フィードバック装置の体感刺激の制御方法 |
-
1993
- 1993-07-06 JP JP5166797A patent/JPH0731171A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010165383A (ja) * | 1999-09-28 | 2010-07-29 | Immersion Corp | 振動体感フィードバック装置の体感刺激の制御方法 |
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