JPH0528346B2 - - Google Patents
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- JPH0528346B2 JPH0528346B2 JP60141575A JP14157585A JPH0528346B2 JP H0528346 B2 JPH0528346 B2 JP H0528346B2 JP 60141575 A JP60141575 A JP 60141575A JP 14157585 A JP14157585 A JP 14157585A JP H0528346 B2 JPH0528346 B2 JP H0528346B2
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モータの回転制御装置における回転
速度検出装置に関し、特に、パルスエンコーダよ
り出力された信号より、その回転速度に比例した
アナログ電圧を発生するＦ−Ｖ変換器に関する。
速度検出装置に関し、特に、パルスエンコーダよ
り出力された信号より、その回転速度に比例した
アナログ電圧を発生するＦ−Ｖ変換器に関する。
工作機械の主軸制御等に使用されているモータ
の回転速度制御装置としては第５図のブロツク図
に示すものが知られている。
の回転速度制御装置としては第５図のブロツク図
に示すものが知られている。
この回転速度制御装置は、制御対象のモータ５
にギヤやカツプリングを介して連結され、その回
転角に応じたパルス列信号PAおよびPBを出力す
るパルスエンコーダ６と、パルス列信号PAおよ
びPBを入力し、これを弁別してパルス列信号＋
XPおよび−XPを出力するパルス弁別器７と、パ
ルス列信号＋XPおよび−XPを入力し、パルスエ
ンコーダ６の回転速度、即ちモータ５の回転速度
に比例した速度検出電圧VFを出力するＦ−Ｖ変
換器８と、回転速度指令電圧VRと速度検出電圧
VFが一致するようにモータ５の端子電圧VMを制
御するサーボ増幅器９で構成されている。
にギヤやカツプリングを介して連結され、その回
転角に応じたパルス列信号PAおよびPBを出力す
るパルスエンコーダ６と、パルス列信号PAおよ
びPBを入力し、これを弁別してパルス列信号＋
XPおよび−XPを出力するパルス弁別器７と、パ
ルス列信号＋XPおよび−XPを入力し、パルスエ
ンコーダ６の回転速度、即ちモータ５の回転速度
に比例した速度検出電圧VFを出力するＦ−Ｖ変
換器８と、回転速度指令電圧VRと速度検出電圧
VFが一致するようにモータ５の端子電圧VMを制
御するサーボ増幅器９で構成されている。
第６図はＦ−Ｖ変換器８の従来例の概略ブロツ
ク図で、パルス列信号＋XP，−XPを入力し、こ
れを、トリガとして、一定波高、一定幅のパルス
＋MP，−MPをそれぞれ出力する単安定マルチバ
イブレータ１０と、単安定マルチバイブレータ１
０の出力パルス＋MP，−MPを入力し、これらを
平滑し、アナログ電圧VFを出力する平滑器１１
で構成されている。
ク図で、パルス列信号＋XP，−XPを入力し、こ
れを、トリガとして、一定波高、一定幅のパルス
＋MP，−MPをそれぞれ出力する単安定マルチバ
イブレータ１０と、単安定マルチバイブレータ１
０の出力パルス＋MP，−MPを入力し、これらを
平滑し、アナログ電圧VFを出力する平滑器１１
で構成されている。
第７図は単安定マルチバイブレータ１０の具体
的回路図、第１０図はその基本動作のタイミング
チヤートである。
的回路図、第１０図はその基本動作のタイミング
チヤートである。
この単安定マルチバイブレータ１０は、パルス
列信号＋XP，−XPを入力するノアゲートNOR
と、ノアゲートNORの出力をロード信号と
するカウンタCNT1（74169）と、カウンタCNT1
のパルス幅設定用端子Ａ、Ｂ、Ｃ、Ｄと＋5V電
源の間にそれぞれ設けられ、パルス幅を設定する
ためのスイツチSW1，SW2，SW3，SW4（スイツ
チSW1，SW3はオン、スイツチSW2，SW4はオフ
している）と、パルス幅設定用端子Ａ、Ｂ、Ｃ、
Ｄに“０”レベルを与えるための抵抗R1，R2，
R3，R4と、カウンタCNT1のボロー信号を
反転し、カウンタCNT1のカウントイネーブル入
力に出力するインバータINV1と、ノアゲート
NORの出力とクロツクパルスCPを入力するオア
ゲートORと、パルス列信号＋XPをデータ入力、
オアゲートORの出力をクロツク入力とするＤフ
リツプフロツプDFFと、ボロー信号とＤフ
リツプフロツプDFFのＱ出力を入力するナンド
ゲートNAND1と、ボロー信号とＤフリツプ
フロツプDFFのＱ出力を入力するナンドゲート
NAND2と、入力端子I11がOV、入力端子I10が基
準電圧−REFに接続され、ナンドゲートNAND1
の出力信号S1が“０”レベルの時、出力端子Y1
が入力端子I10と接続され、出力信号S1が“１”
レベルの時、出力端子Y1が入力端子I11と接続さ
れてパルス＋MPを出力するアナログスイツチ
ASW1と、入力端子I21がOV、入力端子I20が基準
電圧＋REFに接続され、ナンドゲートNAND2の
出力信号S2が“０”レベルの時、出力端子Y2が
入力端子I20と接続され、出力信号S2が“１”レ
ベルの時、出力端子Y2が入力端子I21と接続され
てパルス−MPを出力するアナログスイツチ
ASW2で構成されている。
列信号＋XP，−XPを入力するノアゲートNOR
と、ノアゲートNORの出力をロード信号と
するカウンタCNT1（74169）と、カウンタCNT1
のパルス幅設定用端子Ａ、Ｂ、Ｃ、Ｄと＋5V電
源の間にそれぞれ設けられ、パルス幅を設定する
ためのスイツチSW1，SW2，SW3，SW4（スイツ
チSW1，SW3はオン、スイツチSW2，SW4はオフ
している）と、パルス幅設定用端子Ａ、Ｂ、Ｃ、
Ｄに“０”レベルを与えるための抵抗R1，R2，
R3，R4と、カウンタCNT1のボロー信号を
反転し、カウンタCNT1のカウントイネーブル入
力に出力するインバータINV1と、ノアゲート
NORの出力とクロツクパルスCPを入力するオア
ゲートORと、パルス列信号＋XPをデータ入力、
オアゲートORの出力をクロツク入力とするＤフ
リツプフロツプDFFと、ボロー信号とＤフ
リツプフロツプDFFのＱ出力を入力するナンド
ゲートNAND1と、ボロー信号とＤフリツプ
フロツプDFFのＱ出力を入力するナンドゲート
NAND2と、入力端子I11がOV、入力端子I10が基
準電圧−REFに接続され、ナンドゲートNAND1
の出力信号S1が“０”レベルの時、出力端子Y1
が入力端子I10と接続され、出力信号S1が“１”
レベルの時、出力端子Y1が入力端子I11と接続さ
れてパルス＋MPを出力するアナログスイツチ
ASW1と、入力端子I21がOV、入力端子I20が基準
電圧＋REFに接続され、ナンドゲートNAND2の
出力信号S2が“０”レベルの時、出力端子Y2が
入力端子I20と接続され、出力信号S2が“１”レ
ベルの時、出力端子Y2が入力端子I21と接続され
てパルス−MPを出力するアナログスイツチ
ASW2で構成されている。
この単安定マルチバイブレータ１０では、パル
ス列信号＋XPまたは−XPが入力後、カウンタ
CNT1からボロー信号（パルスはクロツクパ
ルスCPの５周期分）が出力されている間、パル
ス＋MPまたは−MPが出力される。
ス列信号＋XPまたは−XPが入力後、カウンタ
CNT1からボロー信号（パルスはクロツクパ
ルスCPの５周期分）が出力されている間、パル
ス＋MPまたは−MPが出力される。
第９図は平滑器１０の具体例の回路図、第１１
図は、その基本動作のタイミングチヤートであ
る。
図は、その基本動作のタイミングチヤートであ
る。
この平滑器１１は、演算増幅器OPと、抵抗器
R5，R6，R7と、コンデンサC1で構成されている。
R5，R6，R7と、コンデンサC1で構成されている。
この平滑器１１の伝達関数は、
VF＝１／（R7・C1）Ｓ＋１｛（＋MP）R7／R5＋（−MP）
R7／R6｝ ただし、Ｓは微分演算子 となることが一般的に知られている。
R7／R6｝ ただし、Ｓは微分演算子 となることが一般的に知られている。
そこで、
R7／R5＝R7／R6＝Ｋ
R7・C1＝τ
とおくと
VF＝Ｋ／τs＋１｛（＋MP）＋（−MP）｝
となる。
したがつて、パルス＋MP，−MPの平均電圧を
それぞれ（＋MP）av，（−MP）avとすると、
出力電圧VFの平均電圧（VF）avは （VF）av＝−Ｋ｛（＋MP）av＋（−MP）av｝ となる。
それぞれ（＋MP）av，（−MP）avとすると、
出力電圧VFの平均電圧（VF）avは （VF）av＝−Ｋ｛（＋MP）av＋（−MP）av｝ となる。
いま、パルス＋MPのみが、パルス幅W+，周
期T+で与えられたとすると、パルスの波高値は
前述したように−REFであるので、パルス＋MP
の平均電圧（＋MP）avは （＋MP）av＝W+／T+（−REF） となり、出力VFの平均電圧（VF）av+は （VF）av+＝−Ｋ・W+／T+（−REF） となる。
期T+で与えられたとすると、パルスの波高値は
前述したように−REFであるので、パルス＋MP
の平均電圧（＋MP）avは （＋MP）av＝W+／T+（−REF） となり、出力VFの平均電圧（VF）av+は （VF）av+＝−Ｋ・W+／T+（−REF） となる。
次に、パルス−MPのみが、パルス幅W-、周
期T-で与えられたとすると、パルスの波高値は
前述したように＋REFであるので パルス−MPの平均電圧（−MP）avは （−MP）av＝W-／T-（＋REF） となり、出力VFの平均電圧（VF）av-は （VF）av-＝−Ｋ・W-／T-（＋REF） となる。第１０図１，２はパルス＋MP，−MPと
アナログ電圧VFの関係を示している。
期T-で与えられたとすると、パルスの波高値は
前述したように＋REFであるので パルス−MPの平均電圧（−MP）avは （−MP）av＝W-／T-（＋REF） となり、出力VFの平均電圧（VF）av-は （VF）av-＝−Ｋ・W-／T-（＋REF） となる。第１０図１，２はパルス＋MP，−MPと
アナログ電圧VFの関係を示している。
そこで、
W+＝W-＝Ｗ
（−REF）＝−（＋REF）＝−es
Ｇ＝Ｋ・Ｗ・es
とおくと、出力VFの平均電圧（VF）av＋、（VF）
av−はそれぞれ （VF）av+＝Ｇ・１／T+ （VF）av-＝−Ｇ・１／T- となり、入力パルス＋MPおよび−MPの周期
T+、T-に反比例、すなわち周波数に比例し、入
力パルス＋MPに対しては正の電位、入力パルス
−MPに対しては負の電位を持つことがわかる。
また、入力パルス＋MP，−MPはそれぞれパルス
列信号＋XP，−XPをトリガとした信号であるの
で、出力VFはパル列信号＋XPの周波数に比例し
た正の電位、またはパルス列信号−XPの周波数
に比例した負の電位であり、Ｆ−Ｖ変換器として
の機能を満足している。
av−はそれぞれ （VF）av+＝Ｇ・１／T+ （VF）av-＝−Ｇ・１／T- となり、入力パルス＋MPおよび−MPの周期
T+、T-に反比例、すなわち周波数に比例し、入
力パルス＋MPに対しては正の電位、入力パルス
−MPに対しては負の電位を持つことがわかる。
また、入力パルス＋MP，−MPはそれぞれパルス
列信号＋XP，−XPをトリガとした信号であるの
で、出力VFはパル列信号＋XPの周波数に比例し
た正の電位、またはパルス列信号−XPの周波数
に比例した負の電位であり、Ｆ−Ｖ変換器として
の機能を満足している。
ところで、パルスエンコーダ６の出力信号PA，
PBは、パルスエンコーダ６の使用状況等により
第１１図１，２，３に示すような乱れを生じるこ
とがある。第１１図１はパルスエンコーダ６の使
用部品の温度特性や経時変化等により、パルス幅
や位相が変化した場合を示しており、第１１図２
はパルスエンコーダ６の出力信号PA，PBにノイ
ズが重量された場合を示しており、第１１図３は
パルスエンコーダ６の出力信号PA，PBが変化す
るところでリンギングを生じている（これは信号
線の長さや負荷条件等により生ずる）場合を示し
ている。Ｆ−Ｖ変換器８では、パルスエンコーダ
６の出力信号PA，PBにこのような乱れが生じる
と入力パルス＋XPと次の入力パルス＋XPまたは
入力パルス−XPと次の入力パルス−XPの間隔が
短かく、単安定マルチバイブレータ１０からパル
ス＋MPまたはパルス−MPが出力されていると
きに入力パルス＋XPまたは−XPが入力されたと
すると、単安定マルチバイブレータ１０のカウン
タCNT1に新にパルス幅設定用データがロードさ
れ、先に出力していたパルスの幅が狭くなり、精
度が悪くなるという欠点がある。
PBは、パルスエンコーダ６の使用状況等により
第１１図１，２，３に示すような乱れを生じるこ
とがある。第１１図１はパルスエンコーダ６の使
用部品の温度特性や経時変化等により、パルス幅
や位相が変化した場合を示しており、第１１図２
はパルスエンコーダ６の出力信号PA，PBにノイ
ズが重量された場合を示しており、第１１図３は
パルスエンコーダ６の出力信号PA，PBが変化す
るところでリンギングを生じている（これは信号
線の長さや負荷条件等により生ずる）場合を示し
ている。Ｆ−Ｖ変換器８では、パルスエンコーダ
６の出力信号PA，PBにこのような乱れが生じる
と入力パルス＋XPと次の入力パルス＋XPまたは
入力パルス−XPと次の入力パルス−XPの間隔が
短かく、単安定マルチバイブレータ１０からパル
ス＋MPまたはパルス−MPが出力されていると
きに入力パルス＋XPまたは−XPが入力されたと
すると、単安定マルチバイブレータ１０のカウン
タCNT1に新にパルス幅設定用データがロードさ
れ、先に出力していたパルスの幅が狭くなり、精
度が悪くなるという欠点がある。
従来、これを防止するために、単安定マルチバ
イブレータ１０の出力パルス＋MP，−MPの幅を
狭くすることで対処されていたが、ノイズの影響
等を考えると、この方法でも無理がある。しか
も、パルス幅を狭くすると、上記のＧを大きくす
る必要が生じ、演算増幅器OPの動作電圧範囲
（ダイナミツクレンジ）を大きくする必要も生じ、
演算増幅器OPのスルーレートやドリフトの影響
を受け易くなり、精度の低下を招く。
イブレータ１０の出力パルス＋MP，−MPの幅を
狭くすることで対処されていたが、ノイズの影響
等を考えると、この方法でも無理がある。しか
も、パルス幅を狭くすると、上記のＧを大きくす
る必要が生じ、演算増幅器OPの動作電圧範囲
（ダイナミツクレンジ）を大きくする必要も生じ、
演算増幅器OPのスルーレートやドリフトの影響
を受け易くなり、精度の低下を招く。
本発明の目的は、入力パルス列信号の周期が異
常に短かくなつても、精度良くＦ−Ｖ変換を行な
うＦ−Ｖ変換器を提供することである。
常に短かくなつても、精度良くＦ−Ｖ変換を行な
うＦ−Ｖ変換器を提供することである。
本発明のＦ−Ｖ変換器は、一定波高、かつ一定
幅のパルスおよび該パルスが出力中であることを
示す、一定波高、かつ一定幅のパルス出力中信号
を出力する単安定マルチバイブレータと、前記パ
ルスを平滑し、平均値電圧を出力する平滑器と、
カウンタを含み、前記パルス出力中信号がインア
クテイブのときはパルス列信号が入力する毎に前
記単安定マルチバイブレータに対してトリガ信号
を出力し、前記パルス出力信号がアクテイブのと
きはパルス列信号が入力されても、前記パルス出
力中信号がインアクテイブになるまで前記パルス
列信号のパルス数を前記カウンタに蓄え、前記パ
ルス出力中信号がインアクテイブになる毎に前記
単安定マルチバイブレータに対して、前記カウン
タに蓄えられたパルス数が零になるまでトリが信
号を１パルスずつ出力するパルスバツフア回路を
有する。
幅のパルスおよび該パルスが出力中であることを
示す、一定波高、かつ一定幅のパルス出力中信号
を出力する単安定マルチバイブレータと、前記パ
ルスを平滑し、平均値電圧を出力する平滑器と、
カウンタを含み、前記パルス出力中信号がインア
クテイブのときはパルス列信号が入力する毎に前
記単安定マルチバイブレータに対してトリガ信号
を出力し、前記パルス出力信号がアクテイブのと
きはパルス列信号が入力されても、前記パルス出
力中信号がインアクテイブになるまで前記パルス
列信号のパルス数を前記カウンタに蓄え、前記パ
ルス出力中信号がインアクテイブになる毎に前記
単安定マルチバイブレータに対して、前記カウン
タに蓄えられたパルス数が零になるまでトリが信
号を１パルスずつ出力するパルスバツフア回路を
有する。
［作用］
このように、パルス出力中信号がアクテイブの
間はパルス列信号＋XPまたは＋XPが入力しても
これをパルスバツフア回路に一時蓄積しておき、
パルス出力信号がインアクテイブになつて単安定
マルチバイブレータにトリガ信号を出力すること
により、パルス列信号＋XP，−XPの周期が異常
に短かくなつても単安定マルチバイブレータのカ
ウンタにパルス幅設定用データが新たにロードさ
れ、先に出力していたパルスの幅が狭くなること
がなくなり、精度の良いＦ−Ｖ変換が可能とな
る。
間はパルス列信号＋XPまたは＋XPが入力しても
これをパルスバツフア回路に一時蓄積しておき、
パルス出力信号がインアクテイブになつて単安定
マルチバイブレータにトリガ信号を出力すること
により、パルス列信号＋XP，−XPの周期が異常
に短かくなつても単安定マルチバイブレータのカ
ウンタにパルス幅設定用データが新たにロードさ
れ、先に出力していたパルスの幅が狭くなること
がなくなり、精度の良いＦ−Ｖ変換が可能とな
る。
一般に、モータが一定速度で回転していても、
パルスエンコーダの出力のパルスデユーテイは常
に50％であると限らない（発光素子の光量が経時
変化により劣化すると、受光素子の出力電圧が変
化し、コンパレータの出力波形が変化するため）。
市販されているパルスエンコーダの出力パルスデ
ユーテイの許容値は殆んどのものが37.5〜62.5％
（50±12.5％）となつている。そうすると、パル
スエンコーダの二相出力信号（PA，PB）の位相
差は、パルスの１周期を360度としているので、
45度〜135度となる（標準は90度）。また、一般
に、パルス弁別器は、パルスエンコーダの二相出
力信号（PA，PB）のすべての変化する点を検知
して出力パルス（＋XP，−XP）を得ている。従
つて、パルス弁別器の出力パルス（＋XP，−XP）
の間隔は、最悪の場合、瞬間的には半分（２倍の
速度に等価）になることがある。この影響を考慮
して平滑器の入力パルス（＋MP，−MP）のパル
ス幅を設定しておけば最大パルス幅のパルス出力
を出力中に次のパルス入力は入力されることはな
いが、このことは本発明と比較して最大パルス幅
を半分にすることを意味し、本発明のＦ−Ｖ変換
器と同じ出力電圧を滑るには平滑器のゲインを２
倍にする必要がある。もし、平滑器が、モータの
最高回転時に、Ｆ−Ｖ変換器の最大動作電圧を出
力するようなゲインに設定されていた場合、パル
ス間隔が狭くなつたとすると、平滑器のフイルタ
の時定数しだいでは、平滑器の飽和領域に突入す
る恐れもある。これを防止するには、平滑器のフ
イルタの時定数を大きくする必要が生じる。平滑
器のフイルタの時定数を大きくすると、Ｆ−Ｖ変
換器としての応答が悪くなる。すなわち、モータ
の回転制御装置の性能にまで影響する。このよう
な理由で、Ｆ−Ｖ変換器では平滑器の入力パルス
（＋MP，−MP）の幅をできる限り大きくしよう
とされており、このようにパルス幅を大きくする
ので、第１（第２）のパルス出力の出力中に第１
（第２）のパルス入力が得られる。
パルスエンコーダの出力のパルスデユーテイは常
に50％であると限らない（発光素子の光量が経時
変化により劣化すると、受光素子の出力電圧が変
化し、コンパレータの出力波形が変化するため）。
市販されているパルスエンコーダの出力パルスデ
ユーテイの許容値は殆んどのものが37.5〜62.5％
（50±12.5％）となつている。そうすると、パル
スエンコーダの二相出力信号（PA，PB）の位相
差は、パルスの１周期を360度としているので、
45度〜135度となる（標準は90度）。また、一般
に、パルス弁別器は、パルスエンコーダの二相出
力信号（PA，PB）のすべての変化する点を検知
して出力パルス（＋XP，−XP）を得ている。従
つて、パルス弁別器の出力パルス（＋XP，−XP）
の間隔は、最悪の場合、瞬間的には半分（２倍の
速度に等価）になることがある。この影響を考慮
して平滑器の入力パルス（＋MP，−MP）のパル
ス幅を設定しておけば最大パルス幅のパルス出力
を出力中に次のパルス入力は入力されることはな
いが、このことは本発明と比較して最大パルス幅
を半分にすることを意味し、本発明のＦ−Ｖ変換
器と同じ出力電圧を滑るには平滑器のゲインを２
倍にする必要がある。もし、平滑器が、モータの
最高回転時に、Ｆ−Ｖ変換器の最大動作電圧を出
力するようなゲインに設定されていた場合、パル
ス間隔が狭くなつたとすると、平滑器のフイルタ
の時定数しだいでは、平滑器の飽和領域に突入す
る恐れもある。これを防止するには、平滑器のフ
イルタの時定数を大きくする必要が生じる。平滑
器のフイルタの時定数を大きくすると、Ｆ−Ｖ変
換器としての応答が悪くなる。すなわち、モータ
の回転制御装置の性能にまで影響する。このよう
な理由で、Ｆ−Ｖ変換器では平滑器の入力パルス
（＋MP，−MP）の幅をできる限り大きくしよう
とされており、このようにパルス幅を大きくする
ので、第１（第２）のパルス出力の出力中に第１
（第２）のパルス入力が得られる。
本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のＦ−Ｖ変換器の一実施例のブ
ロツク図である。
ロツク図である。
本実施例のＦ−Ｖ変換器は、パルスバツフア回
路１と単安定マルチバイブレータ２と平滑器３よ
り構成されている。
路１と単安定マルチバイブレータ２と平滑器３よ
り構成されている。
平滑器３は第６図の従来の平滑器１１と同じで
あるが、単安定マルチバイブレータ２は、一定波
高、一定幅のパルス＋MPまたは−MPを出力し
ている間はパルス出力中信号BUSYを出力する
点が第７図の従来の単安定マルチバイブレータ１
０と異なる。パルスバツフア回路１はパルス列信
号＋XPおよび−XPと単安定マルチバイブレータ
２からのパルス出力中信号BUSYを入力し、単
安定マルチバイブレータ２のトリガ信号＋TRG，
−TRGを出力する回路で、パルス列信号＋XPま
たは−XPが入力されてもパルス出力中信号
BUSYがアクテイブ（“１”レベル）の間は一時
蓄積しておき、パルス出力中信号BUSYがイン
アクテイブ（“０”レベル）になつてからトリガ
信号＋TRG，−TRGを出力する。
あるが、単安定マルチバイブレータ２は、一定波
高、一定幅のパルス＋MPまたは−MPを出力し
ている間はパルス出力中信号BUSYを出力する
点が第７図の従来の単安定マルチバイブレータ１
０と異なる。パルスバツフア回路１はパルス列信
号＋XPおよび−XPと単安定マルチバイブレータ
２からのパルス出力中信号BUSYを入力し、単
安定マルチバイブレータ２のトリガ信号＋TRG，
−TRGを出力する回路で、パルス列信号＋XPま
たは−XPが入力されてもパルス出力中信号
BUSYがアクテイブ（“１”レベル）の間は一時
蓄積しておき、パルス出力中信号BUSYがイン
アクテイブ（“０”レベル）になつてからトリガ
信号＋TRG，−TRGを出力する。
第２図は単安定マルチバイブレータ２の具体例
の回路図である。
の回路図である。
この単安定マルチバイブレータ２は第７図の従
来の単安定マルチバイブレータ１０において、カ
ウンタCNT1のボロー信号をパルス出力中信
号BUSYとしたものである。
来の単安定マルチバイブレータ１０において、カ
ウンタCNT1のボロー信号をパルス出力中信
号BUSYとしたものである。
第３図はパルスバツフア回路１の具体例の回路
図である。
図である。
このパルスバツフア回路１は、パルス列信号＋
XPを反転するインバータINV2と、パルス列信号
−XPを反転するインバータINV3と、単安定マル
チバイブレータ２からのパルス出力中信号
BUSYを反転するインバータINV4と、カウンタ
CNT2と、カウンタCNT2の出力信号B0，B1，
B2，B3を入力とするナンドゲートNAND5と、カ
ウンタCNT2の出力信号B3を反転するインバータ
INV5と、インバータINV3，INV4，INV5の出力
とナンドゲートNAND5の出力を入力とす
るナンドゲートNAND6と、インバータINV2，
INV4の出力とカウンタCNT2の出力信号B3とナ
ンドゲートNAND5の出力を入力とするナ
ンドゲートNAND7と、インバータINV2，INV3
とナンドゲートNAND6，NAND7の出力を入力
とするナンドゲートNAND3と、インバータ
INV2の出力とナンドゲートNAND7の出力を入
力とし、カウンタCNT2のカウントアツプ入力Ｕ
に出力するナンドゲートNAND4と、ナンドゲー
トNAND3の出力を反転し、カウンタCNT2のカ
ウントイネーブル入力，に出力するインバー
タINV6と、ナンドゲートNAND6の出力を反転
して単安定マルチバイブレータ２にトリが信号＋
TRGを出力するインバータINV7と、ナンドゲー
トNAND7の出力を反転して単安定マルチバイブ
レータ２にトリが信号−TRGを出力するインバ
ータINV8より構成されている。
XPを反転するインバータINV2と、パルス列信号
−XPを反転するインバータINV3と、単安定マル
チバイブレータ２からのパルス出力中信号
BUSYを反転するインバータINV4と、カウンタ
CNT2と、カウンタCNT2の出力信号B0，B1，
B2，B3を入力とするナンドゲートNAND5と、カ
ウンタCNT2の出力信号B3を反転するインバータ
INV5と、インバータINV3，INV4，INV5の出力
とナンドゲートNAND5の出力を入力とす
るナンドゲートNAND6と、インバータINV2，
INV4の出力とカウンタCNT2の出力信号B3とナ
ンドゲートNAND5の出力を入力とするナ
ンドゲートNAND7と、インバータINV2，INV3
とナンドゲートNAND6，NAND7の出力を入力
とするナンドゲートNAND3と、インバータ
INV2の出力とナンドゲートNAND7の出力を入
力とし、カウンタCNT2のカウントアツプ入力Ｕ
に出力するナンドゲートNAND4と、ナンドゲー
トNAND3の出力を反転し、カウンタCNT2のカ
ウントイネーブル入力，に出力するインバー
タINV6と、ナンドゲートNAND6の出力を反転
して単安定マルチバイブレータ２にトリが信号＋
TRGを出力するインバータINV7と、ナンドゲー
トNAND7の出力を反転して単安定マルチバイブ
レータ２にトリが信号−TRGを出力するインバ
ータINV8より構成されている。
次に、本実施例のＦ−Ｖ変換器の動作を第２図
〜第４図を参照して説明する。
〜第４図を参照して説明する。
まず、このＦ−Ｖ変換器は定常状態にあつて、
パルス列信号＋XP，−XPがインアクテイブ
（“０”レベル）で、パルス出力中信号BUSYも
インアクテイブ（“０”レベル）とすると、カウ
ンタCNT2の出力信号B0，B1，B2，B3は全て
“１”レベルになつている。この状態から、時刻
t1にパルス列信号＋XPが１パルス（１クロツク
周期）入力する（“１”レベルになる）と、カウ
ンタCNT2のカウントイネーブル端子，が
“０”レベル、カウントアツプ端子Ｕが“１”レ
ベルとなり、カウンタCNT2は１だけカウントア
ツプする。すると、カウンタCNT2の内容（出力
信号）B0，B1，B2，B3）は「0000」となり、ナ
ンドゲートNAND5の出力信号は“０”レ
ベルから“１”レベルに変化する。このとき、パ
ルス列信号−XPおよびパルス出力中信号BUSY
は“０”レベルであるので、ナンドゲート
NAND6の出力が“０”レベルとなり、これがイ
ンバータINV7で反転されてトリが信号＋TRGが
“１”レベルとなる。このトリガ信号＋TRGによ
り、時刻t2に単安定マルチバイブレータ２からパ
ルス＋MPが出力されるとともに、パルス出力中
信号BUSYがアクテイブ（“１”レベル）状態に
なる。一方、トリが信号＋TRGが“１”レベル
になると、カウンタCNT2のカウントイネーブル
入力およびとカウントアツプ入力Ｕが“０”
レベルになり、カウンタCNT2は１だけカウント
ダウンする。すると、カウンタCNT2の内容は
「1111」となり、ナンドゲートNAND5の出力
EMPは“１”レベルから“０”レベルとなり、
トリガ信号＋TRGは“１”レベルから“０”レ
ベルになる。その後、時刻t3，t4にパルス列信号
＋XPが続いて入力すると、カウンタCNT2は入
力されたパルス数だけカウントアツプする。そし
てパルス出力中信号BUSYがインアクテイブ
（“０”レベル）になる毎にトリガ信号＋TRG
（“１”レベル）が１パルス出力され、トリガ信号
＋TRGが１パルス出力される毎にカウンタ
CNT2はカウントダウンされ、カウンタCNT2の
内容が「1111」になる時刻t5まで繰返される。
パルス列信号＋XP，−XPがインアクテイブ
（“０”レベル）で、パルス出力中信号BUSYも
インアクテイブ（“０”レベル）とすると、カウ
ンタCNT2の出力信号B0，B1，B2，B3は全て
“１”レベルになつている。この状態から、時刻
t1にパルス列信号＋XPが１パルス（１クロツク
周期）入力する（“１”レベルになる）と、カウ
ンタCNT2のカウントイネーブル端子，が
“０”レベル、カウントアツプ端子Ｕが“１”レ
ベルとなり、カウンタCNT2は１だけカウントア
ツプする。すると、カウンタCNT2の内容（出力
信号）B0，B1，B2，B3）は「0000」となり、ナ
ンドゲートNAND5の出力信号は“０”レ
ベルから“１”レベルに変化する。このとき、パ
ルス列信号−XPおよびパルス出力中信号BUSY
は“０”レベルであるので、ナンドゲート
NAND6の出力が“０”レベルとなり、これがイ
ンバータINV7で反転されてトリが信号＋TRGが
“１”レベルとなる。このトリガ信号＋TRGによ
り、時刻t2に単安定マルチバイブレータ２からパ
ルス＋MPが出力されるとともに、パルス出力中
信号BUSYがアクテイブ（“１”レベル）状態に
なる。一方、トリが信号＋TRGが“１”レベル
になると、カウンタCNT2のカウントイネーブル
入力およびとカウントアツプ入力Ｕが“０”
レベルになり、カウンタCNT2は１だけカウント
ダウンする。すると、カウンタCNT2の内容は
「1111」となり、ナンドゲートNAND5の出力
EMPは“１”レベルから“０”レベルとなり、
トリガ信号＋TRGは“１”レベルから“０”レ
ベルになる。その後、時刻t3，t4にパルス列信号
＋XPが続いて入力すると、カウンタCNT2は入
力されたパルス数だけカウントアツプする。そし
てパルス出力中信号BUSYがインアクテイブ
（“０”レベル）になる毎にトリガ信号＋TRG
（“１”レベル）が１パルス出力され、トリガ信号
＋TRGが１パルス出力される毎にカウンタ
CNT2はカウントダウンされ、カウンタCNT2の
内容が「1111」になる時刻t5まで繰返される。
時刻t6にパルス列信号−XPが１パルス入力す
る（“１”レベルになる）と、カウンタCNT2の
カウントイネーブル入力およびが“０”レベ
ル、カウントアツプ入力Ｕが“１”レベルにな
り、カウンタCNT2は１だけカウントアツプす
る。すると、カウンタCNT2の内容は「0000」と
なり、ナンドゲートNAND5の出力は“０”
レベルから“１”レベルに変化する。このときパ
ルス列信号＋XPおよびパルス出力中信号BUSY
は“０”レベルであるので、トリガ信号−TRG
が“１”レベルとなる。このトリガ信号−TRG
により、時刻t7に単安定マルチバイブレータ２か
らパルス−MPが出力されるとともに、パルス出
力中信号BUSYがアクテイブ（“１”レベル）状
態になる。以後、前述した、パルス列信号＋XP
の場合と同様の動作が行なわれる。
る（“１”レベルになる）と、カウンタCNT2の
カウントイネーブル入力およびが“０”レベ
ル、カウントアツプ入力Ｕが“１”レベルにな
り、カウンタCNT2は１だけカウントアツプす
る。すると、カウンタCNT2の内容は「0000」と
なり、ナンドゲートNAND5の出力は“０”
レベルから“１”レベルに変化する。このときパ
ルス列信号＋XPおよびパルス出力中信号BUSY
は“０”レベルであるので、トリガ信号−TRG
が“１”レベルとなる。このトリガ信号−TRG
により、時刻t7に単安定マルチバイブレータ２か
らパルス−MPが出力されるとともに、パルス出
力中信号BUSYがアクテイブ（“１”レベル）状
態になる。以後、前述した、パルス列信号＋XP
の場合と同様の動作が行なわれる。
以上説明したように本発明は、単安定マルチバ
イブレータからパルス出力中信号を出力し、この
パルス出力中信号がアクテイブの間はパルス列信
号＋XPまたは−XPが入力してもこれをパルスバ
ツフア回路に一時、蓄積しておき、パルス出力中
信号がインアクテイブになつて単安定マルチバイ
ブレータにトリガ信号を出力することにより、パ
ルス列信号＋XP，−XPの周期が異常に短かくな
つても単安定マルチバイブレータのカウンタにパ
ルス幅設定用データが新にロードされ、先に出力
していたパルスの幅が狭くなることがなくなり、
精度の良いＦ−Ｖ変換が可能となり、また、入力
パルス列＋XP，−XPの最高平均周波数に対処で
きるパルス幅を考慮すればよいだけとなり、単安
定マルチバイブレータの出力パルスのパルス巾を
広くすることが可能となり、前述したように、平
滑器の演算増幅器のダイナミツクレンジを小さく
でき、さらに、精度の向上が期待でき、その結
果、パルスエンコーダの出力パルスの幅や位相が
変化したり、その出力信号にノイズが重畳された
り、リンギングを生じたりしても、精度良くモー
タの回転速度を制御することができるという効果
がある。
イブレータからパルス出力中信号を出力し、この
パルス出力中信号がアクテイブの間はパルス列信
号＋XPまたは−XPが入力してもこれをパルスバ
ツフア回路に一時、蓄積しておき、パルス出力中
信号がインアクテイブになつて単安定マルチバイ
ブレータにトリガ信号を出力することにより、パ
ルス列信号＋XP，−XPの周期が異常に短かくな
つても単安定マルチバイブレータのカウンタにパ
ルス幅設定用データが新にロードされ、先に出力
していたパルスの幅が狭くなることがなくなり、
精度の良いＦ−Ｖ変換が可能となり、また、入力
パルス列＋XP，−XPの最高平均周波数に対処で
きるパルス幅を考慮すればよいだけとなり、単安
定マルチバイブレータの出力パルスのパルス巾を
広くすることが可能となり、前述したように、平
滑器の演算増幅器のダイナミツクレンジを小さく
でき、さらに、精度の向上が期待でき、その結
果、パルスエンコーダの出力パルスの幅や位相が
変化したり、その出力信号にノイズが重畳された
り、リンギングを生じたりしても、精度良くモー
タの回転速度を制御することができるという効果
がある。
第１図は本発明のＦ−Ｖ変換器の一実施例のブ
ロツク図、第２図は第１図のパルスバツフア回路
１の具体例の回路図、第３図は第１図の単安定マ
ルチバイブレータ２の具体例の回路図、第４図は
第１図のＦ−Ｖ変換器の基本動作のタイミングチ
ヤート、第５図はＦ−Ｖ変換器を用いたモータの
回転制御装置のブロツク図、第６図はＦ−Ｖ変換
器の従来例のブロツク図、第７図は第６図の単安
定マルチバイブレータ１０の具体例の回路図、第
８図は第６図の単安定マルチバイブレータ１０の
基本動作のタイミングチヤート、第９図は第６図
の平滑器１１の具体例の回路図、第１０図１，２
は第６図の平滑器１１の基本動作のタイミングチ
ヤート、第１１図１，２，３はパルスエンコーダ
６の出力信号の波形図である。 １：パルスバツフア回路、２：単安定マルチバ
イブレータ、３：平滑器、NOR：ノアゲート、
OR：オアゲート、DFF：Ｄフリツプフロツプ、
ASW1，ASW2：アナログスイツチ、NAND1〜
NANDT7：ナンドゲート、INV1〜INV8：イン
バータ、SW1〜SW4：スイツチ、R1〜R4：抵抗、
CNT1，CNT2：カウンタ、＋XP，−XP：パルス
列信号、＋TRG，−TRG：トリガ信号、BUSY：
パルス出力中信号、＋MP，−MP：パルス、VF：
アナログ電圧、CP：クロツクパルス、：カ
ウンタCNT2のボロー信号、＋REF，−REF：基準
電圧、B0〜B3：カウンタCNT2の出力信号、
EMP：ナンドゲートNAND5の出力信号。
ロツク図、第２図は第１図のパルスバツフア回路
１の具体例の回路図、第３図は第１図の単安定マ
ルチバイブレータ２の具体例の回路図、第４図は
第１図のＦ−Ｖ変換器の基本動作のタイミングチ
ヤート、第５図はＦ−Ｖ変換器を用いたモータの
回転制御装置のブロツク図、第６図はＦ−Ｖ変換
器の従来例のブロツク図、第７図は第６図の単安
定マルチバイブレータ１０の具体例の回路図、第
８図は第６図の単安定マルチバイブレータ１０の
基本動作のタイミングチヤート、第９図は第６図
の平滑器１１の具体例の回路図、第１０図１，２
は第６図の平滑器１１の基本動作のタイミングチ
ヤート、第１１図１，２，３はパルスエンコーダ
６の出力信号の波形図である。 １：パルスバツフア回路、２：単安定マルチバ
イブレータ、３：平滑器、NOR：ノアゲート、
OR：オアゲート、DFF：Ｄフリツプフロツプ、
ASW1，ASW2：アナログスイツチ、NAND1〜
NANDT7：ナンドゲート、INV1〜INV8：イン
バータ、SW1〜SW4：スイツチ、R1〜R4：抵抗、
CNT1，CNT2：カウンタ、＋XP，−XP：パルス
列信号、＋TRG，−TRG：トリガ信号、BUSY：
パルス出力中信号、＋MP，−MP：パルス、VF：
アナログ電圧、CP：クロツクパルス、：カ
ウンタCNT2のボロー信号、＋REF，−REF：基準
電圧、B0〜B3：カウンタCNT2の出力信号、
EMP：ナンドゲートNAND5の出力信号。
Claims (1)
- 【特許請求の範囲】 １ 一定波高、かつ一定幅のパルスおよび、該パ
ルスが出力中であることを示す、一定波高、かつ
一定幅のパルス出力中信号を出力する単安定マル
チバイブレータと、 前記パルスを平滑し、平均値電圧を出力する平
滑器と、 カウンタを含み、前記パルス出力中信号がイン
アクテイブのときはパルス列信号が入力する毎に
前記単安定マルチバイブレータに対してトリガ信
号を出力し、前記パルス出力中信号がアクテイブ
のときはパルス列信号が入力されても、前記パル
ス出力中信号がインアクテイブになるまで前記パ
ルス列信号のパルス数を前記カウンタに蓄え、前
記パルス出力中信号がインアクテイブになる毎に
前記単安定マルチバイブレータに対して、前記カ
ウンタに蓄えられたパルス数が零になるまでトリ
ガ信号を１パルスずつ出力するパルスバツフア回
路を有するＦ−Ｖ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141575A JPS623664A (ja) | 1985-06-29 | 1985-06-29 | Ｆ−ｖ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141575A JPS623664A (ja) | 1985-06-29 | 1985-06-29 | Ｆ−ｖ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS623664A JPS623664A (ja) | 1987-01-09 |
| JPH0528346B2 true JPH0528346B2 (ja) | 1993-04-26 |
Family
ID=15295165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141575A Granted JPS623664A (ja) | 1985-06-29 | 1985-06-29 | Ｆ−ｖ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623664A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317951B1 (en) * | 1997-10-02 | 2001-11-20 | Fuji Photo Film Co., Ltd. | Method of and apparatus for processing photographic photosensitive film |
| JP7430139B2 (ja) | 2018-06-25 | 2024-02-19 | 日星電気株式会社 | 同軸ケーブル |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168373A (ja) * | 1983-03-14 | 1984-09-22 | Mitsubishi Electric Corp | 自動車用電子式エンジン回転計 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784469U (ja) * | 1980-11-13 | 1982-05-25 |
-
1985
- 1985-06-29 JP JP60141575A patent/JPS623664A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168373A (ja) * | 1983-03-14 | 1984-09-22 | Mitsubishi Electric Corp | 自動車用電子式エンジン回転計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS623664A (ja) | 1987-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |