JPS6139768B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、比較的速度変動が少なくしかも、高
精度な速度制御のフイードバツク系等に使用され
るパルス逓倍回路に関するもので、特に16逓倍以
上の高次の逓倍を実現する回路に関するものであ
る。

〔従来の技術〕

従前の速度検出器としては、アナログ式の速度
発電機が一般的であつたが、温度によるドリフト
や、回転リツプルなど種々の欠点のため、パルス
ジエネレータの出力パルスを計数することによ
り、速度を検出するようになつてきた。

ところが、パルスジエネレータの出力パルスが
密でないと、例えば、試験水槽に船舶模型を浮か
べ、これを曳引する台車の速度を高精度に制御す
ることなどができない。

しかるに、パルスジエネレータのスリツトを増
して出力パルス間隔を密にすることは機械的に限
界があり、上述の例のように速度変化が極めて少
ない速度制御系においては、パルスジエネレータ
の出力パルスを電気的に逓倍する回路を付加する
ことで解決している。

このパルス逓倍回路を簡単に説明すると、入力
パルス列の周期毎に、入力パルス列の最後のパル
ス間隔の１／Ｎ間隔のパルス列を出力するもので
ある。

かかるパルス逓倍回路として、本発明者がさき
に特願昭53―2958号（特公昭58―14093）を提案
している。

すなわち、入力パルス列の周期ごとに微分信号
を発生させる微分回路と、高周波基準パルスの１
パルス周期の長さを測定する第１のカウンタと、
その長さの１／ｎの内容を保持するメモリ回路
と、基準パルスを計数する第２のカウンタと、前
記メモリ値と第２のカウンタの計数値が等しくな
ると一致信号を出して第２のカウンタをリセツト
し、この一致信号を計数して過出力を抑制し、入
力パルス列の最後のパルス間隔の１／ｎ間隔のパ
ルス列を発生させるようにして逓倍を行わせてい
る。

〔発明が解決しようとする問題点〕

ところが、前記提案の回路では、入力パルス列
の各周期について、その前後の周期変動が、Ｎ分
の１以内でないと、正確にＮ逓倍なされないとい
う問題があることが判明した。

すなわち、入力パルス列の前後の周期が「短」
から「長」へ変動した場合は、出力パルス列をＮ
個に押える機能があるが、逆に入力パルス列の前
後の周期が「長」から「短」へ変動した場合は、
Ｎ個未満のパルスしか出力されない。

ここでいう周期変動とは、本来無い方が望まし
いものであるが、パルスジエネレータの電気的特
性から生ずる変動であつて、速度は変動していな
いのに、パルスジエネレータの周期が長くなつた
り、短くなつたりすることを繰り返す現象であ
る。

〔本発明の目的〕

したがつて、本発明は、入力パルス列の各周期
の前後の周期変動がＮ分の１以上の場合において
も、Ｎ逓倍できる回路を提供することを目的とす
るものである。

〔問題点を解決するための手段〕

このため、本発明は、前記提案の回路における
最終出力パルスをＮ分周する分周回路と、そのＮ
分周されたパルスをダウンカウントし、入力パル
スをアツプカウントする可逆カウンタと、その可
逆カウンタの出力値が「０」のときに閉じて最終
出力パルスが出力されるゲートを設けるようにし
てある。

〔作 用〕

以上の構成により、最終出力パルスがフイード
バツクされて監視されているので、常にＮ逓倍の
パルスが出力されるようになる。

〔実施例〕

以下、本発明の具体的実施例を16逓倍の場合に
ついて図面を参照して説明する。

１０１は一定周波数（8MHz）の基準パルス
CLKを発振出力する基準発振器である。

１０８は入力パルス列ｆを微分する微分回路
で、入力パルス列ｆの立ち上り毎にトリガパルス
として微分信号DSを発する回路である。

１０２は２進16ビツトの第１カウンタで、ゲー
ト回路１０９を介して基準パルスCLKを計数
し、前記微分信号DSにより、リセツトされる。
したがつて、この第１カウンタ１０２は入力パル
ス列の周期を測定するカウンタである。

１０３は、12ビツトのメモリ回路で、第１カウ
ンタ１０２がリセツトされる前の上位４ビツトを
除いた下位12ビツトの内容を保持するものであ
る。これにより、第１カウンタ１０２の内容を４
ビツトずらしたことになり、入力パルス列ｆのパ
ルス周期の16分の１の周期を表す値を示すことに
なる。

１０５は２進12ビツトの第２カウンタで、第１
カウンタ１０２と同じタイミングで基準パルス
CLKを計数する。

１０４は12ビツトの比較回路であり、前記メモ
リ回路１０３の内容と、前記第２カウンタ１０５
の計数値を比較して、等しい場合に一致信号CS
を出力し、この一致信号によりゲート回路１１０
を介して第２カウンタ１０５をリセツトする。

したがつて、入力パルス列ｆの各パルス周期ご
とにその前後の周期が等しければ、比較回路１０
４の一致信号CSは、入力パルス列ｆの１周期中
に15回出力される。

１０６は２進４ビツトの第３カウンタで、最終
出力パルスＦを16分の１分周するためのものであ
り、最終出力パルスＦを15回計数するとカウント
アツプ信号Ｃを出力する。

１０７は２進４ビツトの第４カウンタで、前記
カウントアツプ信号Ｃをダウンカウントし、前記
微分信号DSをアツプカウントする可逆カウンタ
であり、その計数値が０のときはゲート回路１１
１を介してゲート回路１１２を閉じる。

ゲート回路１１２は、一致信号CSと、ゲート
回路１１１の出力を入力し、その論理積を出力す
る回路である。

ゲート回路１１２の出力は、ゲート回路１１３
に前記微分信号DSとともに入力され、その論理
和を最終出力パルスＦとして出力する回路であ
る。

したがつて、第３カウンタ１０６が、最終出力
パルスＦを16回計数するまでは、第４カウンタ１
０７の計数値は「０」にならないので、ゲート回
路１１２は閉じられず、一致信号CSは最終出力
パルスＦとして出力される。

この出力パルスは、実は次周期に入つてから出
されることになるが、複数の周期をとれば、平均
して16発のパルスが出力されることになり、仮に
次周期に出なかつた場合、その次の周期に持ち越
される。つまり、第３カウンタ１０６が最終出力
パルスＦを16回計数しないと、第４カウンタ１０
７の計数値は減算されない。

以上、16逓倍回路で説明したが、８逓倍、32逓
倍など広範囲の逓倍回路を構成できることは勿論
であり、Ｎビツトの第１カウンタ１０２の内容
を、上位からｎビツト（ただしｎ＝log₂N）を除
いてメモリ回路１０３に保持させることにより、
２ⁿ逓倍とすることができる。

本実施例は、４ビツトずらしてあるので、2⁴＝
16により、16逓倍となつたもものであり、５ビツ
トずらせば32逓倍となる。

その場合、各カウンタ、メモリ回路、比較回路
の容量（ビツト数）を変える必要があるが、当業
者であれば容易に実施できるので、説明は省略す
る。

〔発明の効果〕

以上述べたように、本発明によれば、入力パル
ス列周期が「短」から「長」へ変動した場合はも
とより、「長」から、「短」に変動しても、正確な
高次逓倍が可能な回路を提供することができる。

したがつて、一定速度制御系などに適用すれ
ば、その精度および信頼性の向上に極めて大なる
ものがある。

【図面の簡単な説明】

図面は本発明の具体的実施例を示す図である。 １０１…基準発振器、１０２…第１カウンタ、
１０３…メモリ回路、１０４…比較回路、１０５
…第２カウンタ、１０６…第３カウンタ、１０７
…第４カウンタ、１０８…微分回路、１０９，１
１０，１１１，１１２，１１３…ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ 入力パルスをＮ逓倍する回路において、 (a) 入力パルス列の周期ごとにその微分信号を発
   生する微分回路１０８と、 (b) 高周波の基準パルスを発生する基準発振器１
   ０１と、 (c) 前記基準パルスを計数し、前記微分回路１０
   ８の微分信号によりリセツトされるＮビツトの
   第１カウンタ１０２と、 (d) リセツトされる寸前の前記第１カウンタ１０
   ２の内容を、上位ｎビツト（ただし、ｎ＝
   log₂N）を除いて保持するメモリ回路１０３
   と、 (e) 前記第１カウンタと同じタイミングで基準パ
   ルスを計数する第２カウンタ１０５と、 (f) 前記メモリ回路１０３の保持値と前記第２カ
   ウンタ１０５の計数値を比較し、一致したとき
   に一致信号CSを出力させるとともに、前記第
   ２カウンタ１０５をリセツトする比較回路１０
   ４と、 (g) 最終出力パルスの１／Ｎ分周パルスを発生す
   る第３カウンタ１０６と、 (h) 前記微分回路１０８の微分信号をアツプカウ
   ントし、前記１／Ｎ分周パルスをダウンカウン
   トする第４カウンタ１０７と、 (i) 前記第４カウンタ１０７の計数値が「０」で
   ないことを検出するゲート回路１１１と、 (k) 前記ゲート回路１１１の出力と、前記一致信
   号CSの論理積をとるゲート回路１１２と、 (l) 前記ゲート回路１１２の出力と、前記微分信
   号DSの論理和をとり、その出力を最終出力と
   するゲート回路１１３ とを備えたことを特徴とするパルス逓倍回路。