JP2611164B2 - 高速ｆｖ変換を用いた速度−加速度計 - Google Patents
高速ｆｖ変換を用いた速度−加速度計Info
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- JP2611164B2 JP2611164B2 JP61073143A JP7314386A JP2611164B2 JP 2611164 B2 JP2611164 B2 JP 2611164B2 JP 61073143 A JP61073143 A JP 61073143A JP 7314386 A JP7314386 A JP 7314386A JP 2611164 B2 JP2611164 B2 JP 2611164B2
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Description
【発明の詳細な説明】 （イ）発明の目的 ［産業上の利用分野］ この発明は高速FV変換器を用いて速度及び加速度を検
出する速度−加速度計に関するものである。
出する速度−加速度計に関するものである。
この種の速度−加速度計は車輌、モータ等の簡易出力
モニタ、車輌の惰行試験結果の実時間表示装置として使
用することができる。
モニタ、車輌の惰行試験結果の実時間表示装置として使
用することができる。
［従来の技術］ 車輌の惰行試験結果の実時間表示や、車輌、モータ等
の簡易出力モニタの為には、停止に近い状態から高速ま
での広い回転域にわたって、角速度、角加速度に比例し
た信号を得る必要がある。
の簡易出力モニタの為には、停止に近い状態から高速ま
での広い回転域にわたって、角速度、角加速度に比例し
た信号を得る必要がある。
従来、このような角速度を求める一技術として一般の
FV変換器を利用するものがある。
FV変換器を利用するものがある。
一般に、高速FV変換器は、回転体の回転むらの検出等
のように高応答を必要とする場合や、比較的低周波のパ
ルス入力をFV変換する場合に用いられ、パルス入力にお
ける各パルスの間隔ｔに対して1/tに比例する電圧すな
わち、角速度に比例した電圧を演算して出力するもので
ある。
のように高応答を必要とする場合や、比較的低周波のパ
ルス入力をFV変換する場合に用いられ、パルス入力にお
ける各パルスの間隔ｔに対して1/tに比例する電圧すな
わち、角速度に比例した電圧を演算して出力するもので
ある。
［発明が解決しようとする問題点］ 一般に、FV変換によって角速度を求めることができ
る。このFV変換器によって角加速度を得ようとする場合
には、得られた角速度信号を微分して角加速度信号を得
ることが考えられるが、こうして得られた角加速度信号
は、特に低速域でのリップルが大きく問題があり、ま
た、各信号間の位相歪が大きくて両者の相関を検討する
には適さない。
る。このFV変換器によって角加速度を得ようとする場合
には、得られた角速度信号を微分して角加速度信号を得
ることが考えられるが、こうして得られた角加速度信号
は、特に低速域でのリップルが大きく問題があり、ま
た、各信号間の位相歪が大きくて両者の相関を検討する
には適さない。
この発明は上記の如き事情に鑑みてなされたものであ
って、速度、加速度出力信号間の位相差が小さく、また
リップルが小さい高速FV変換を用いた速度一加速度計を
提供することを目的とするものである。
って、速度、加速度出力信号間の位相差が小さく、また
リップルが小さい高速FV変換を用いた速度一加速度計を
提供することを目的とするものである。
（ロ）発明の構成 ［問題を解決するための手段］ この目的に対応して、この発明の高速FV変換を用いた
速度−加速度計は、一定周波数のクロックパルスを発生
するクロック発生装置と、前記クロックパルスを分周す
るカスケードに接続した２段のレートマルチプライヤ
と、前記レートマルチプライヤの出力パルスでダウンカ
ウントしかつその出力でレート設定するダウンカウンタ
と、前記ダウンカウンタに入力パルスより遅延させたセ
ット信号を送る遅延回路と、前記ダウンカウンタの出力
をラッチするレジスタと、前記ラッチ出力を速度信号と
して出力するD/A変換器と、前記ダウンカウンタの出力
をロードし前記レートマルチプライヤの出力パルスでア
ップカウントするアップダウンカウンタと、前記アップ
ダウンカウンタの出力をラッチして速度差信号として出
力するレジスタと、前記速度信号と速度差信号を乗算し
て加速度信号を出力する乗算型D/A変換器とを備えるこ
とを特徴としている。
速度−加速度計は、一定周波数のクロックパルスを発生
するクロック発生装置と、前記クロックパルスを分周す
るカスケードに接続した２段のレートマルチプライヤ
と、前記レートマルチプライヤの出力パルスでダウンカ
ウントしかつその出力でレート設定するダウンカウンタ
と、前記ダウンカウンタに入力パルスより遅延させたセ
ット信号を送る遅延回路と、前記ダウンカウンタの出力
をラッチするレジスタと、前記ラッチ出力を速度信号と
して出力するD/A変換器と、前記ダウンカウンタの出力
をロードし前記レートマルチプライヤの出力パルスでア
ップカウントするアップダウンカウンタと、前記アップ
ダウンカウンタの出力をラッチして速度差信号として出
力するレジスタと、前記速度信号と速度差信号を乗算し
て加速度信号を出力する乗算型D/A変換器とを備えるこ
とを特徴としている。
［実施例の説明］ 以下、この発明の詳細を一実施例を示す図面について
説明する。
説明する。
第１図において、１は速度−加速度計であり、速度−
加速度計１は速度演算部２と加速度演算部３とからなっ
ている。速度演算部２は一般の公知のFV変換器からなっ
ている。すなわち、速度演算部２はカスケードに接続さ
れたレートマルチプライヤ4,5を有し、レートマルチプ
ライヤ４にクロックを入力するクロック発生装置６、レ
ートマルチプライヤ４にレート入力をするダウンカウン
タ７、ダウンカウンタ７にセット信号を入力するセット
信号発生装置８を有する。更にダウンカウンタ７の出力
を保持するレジスタ11、レジスタ11の出力をD/A変換す
るD/A変換器12及び入力パルスを波形整形する波形整形
器13を有している。
加速度計１は速度演算部２と加速度演算部３とからなっ
ている。速度演算部２は一般の公知のFV変換器からなっ
ている。すなわち、速度演算部２はカスケードに接続さ
れたレートマルチプライヤ4,5を有し、レートマルチプ
ライヤ４にクロックを入力するクロック発生装置６、レ
ートマルチプライヤ４にレート入力をするダウンカウン
タ７、ダウンカウンタ７にセット信号を入力するセット
信号発生装置８を有する。更にダウンカウンタ７の出力
を保持するレジスタ11、レジスタ11の出力をD/A変換す
るD/A変換器12及び入力パルスを波形整形する波形整形
器13を有している。
一方、加速度演算部３を速度演算部２に接続されてお
り、この加速度演算部３はレジスタ11の出力と次の１パ
ルス間隔内のダウンカウントパルスの差を求めるアップ
ダウンカウンタ14とアップダウンカウンタ14の出力を保
持するレジスタ15とレジスタ15の出力を前述のD/A変換
器の出力と乗算するマルチプライングD/A変換器16と及
び入力パルスを遅延してアップダウンカウンタ14に入力
する遅延器17とを有する． ［作用］ 次にこのように構成された速度一加速度計の動作を第
２図に示すタイムチャートと共に説明する。
り、この加速度演算部３はレジスタ11の出力と次の１パ
ルス間隔内のダウンカウントパルスの差を求めるアップ
ダウンカウンタ14とアップダウンカウンタ14の出力を保
持するレジスタ15とレジスタ15の出力を前述のD/A変換
器の出力と乗算するマルチプライングD/A変換器16と及
び入力パルスを遅延してアップダウンカウンタ14に入力
する遅延器17とを有する． ［作用］ 次にこのように構成された速度一加速度計の動作を第
２図に示すタイムチャートと共に説明する。
まず、速度の算出について述べる。
クロック発生装置６から一定周波数fcのクロックをカ
スケードに接続したレートマルチプライヤ4,5に送り、
二段のレートマルチプライヤ4,5によりダウンカウンタ
７の値で設定された比率でクロック・fcを分周する。こ
のとき、そのレートマルチプライヤ５の出力パルスでカ
ウントダウンするダウンカウンタ７の出力をレート入力
としてレート設定を行い、この場合にダウンカウンタ７
の出力が［1/｛ｔ＋（M/fc）｝］×（M2/fc）で変化す
ることを利用して入カパルス間隔ｔの逆数、すなわち入
力周波数に比例した電圧を得る。なお、Ｍは2n（n:カウ
ンタのビット数）である。
スケードに接続したレートマルチプライヤ4,5に送り、
二段のレートマルチプライヤ4,5によりダウンカウンタ
７の値で設定された比率でクロック・fcを分周する。こ
のとき、そのレートマルチプライヤ５の出力パルスでカ
ウントダウンするダウンカウンタ７の出力をレート入力
としてレート設定を行い、この場合にダウンカウンタ７
の出力が［1/｛ｔ＋（M/fc）｝］×（M2/fc）で変化す
ることを利用して入カパルス間隔ｔの逆数、すなわち入
力周波数に比例した電圧を得る。なお、Ｍは2n（n:カウ
ンタのビット数）である。
ダウンカウンタ７がフルビットONの状態にセットされ
た最初の状態では、入力されたクロック・fcはそのまま
出力されるが、そのレートマルチプライヤ５の出力パル
スでダウンカウンタ７をダウンカウントさせるので、そ
のカウンタの内容が急速に低下し、それにより二段のレ
ートマルチプライヤ4,5の出力パルスの間隔が急速に大
きくなつて周知が長くなり、従つてダウンカウンタのダ
ウンカウントの速度も次第に遅くなり、上記 ［1/｛ｔ＋M/fc）〕］×（M2/fc） の変化が得られる。ダウンカウンタ７は、パルス入力に
よってフルビットにセットされるが、セットされるタイ
ミングを（M/fc）だけ遅延することによって、パルス入
力から時間ｔ後のダウンカウンタの出力は前述のダウン
カウンター出力の式 ［1/｛ｔ＋（M/tc）｝］×（M2/fc）のｔに ｛ｔ−（M/fc）｝を代入して、 ［1/｛ｔ−（M/fc）＋（M/fc）｝］×（M2/fc）すなわ
ち （1/t）×（M2/fc）となる。このダウンカウンタ７の内
容は、上述したようにセット信号が入力された後に急速
に低下するものであるが、これがレジスタ11に送られ、
次のパルス入力によりそのときの値がラッチされて、DA
変換器12を介して出力され、更にその次のパルス入力に
よってレジスタ11に新たな値がラッチされるまでの間保
持される。
た最初の状態では、入力されたクロック・fcはそのまま
出力されるが、そのレートマルチプライヤ５の出力パル
スでダウンカウンタ７をダウンカウントさせるので、そ
のカウンタの内容が急速に低下し、それにより二段のレ
ートマルチプライヤ4,5の出力パルスの間隔が急速に大
きくなつて周知が長くなり、従つてダウンカウンタのダ
ウンカウントの速度も次第に遅くなり、上記 ［1/｛ｔ＋M/fc）〕］×（M2/fc） の変化が得られる。ダウンカウンタ７は、パルス入力に
よってフルビットにセットされるが、セットされるタイ
ミングを（M/fc）だけ遅延することによって、パルス入
力から時間ｔ後のダウンカウンタの出力は前述のダウン
カウンター出力の式 ［1/｛ｔ＋（M/tc）｝］×（M2/fc）のｔに ｛ｔ−（M/fc）｝を代入して、 ［1/｛ｔ−（M/fc）＋（M/fc）｝］×（M2/fc）すなわ
ち （1/t）×（M2/fc）となる。このダウンカウンタ７の内
容は、上述したようにセット信号が入力された後に急速
に低下するものであるが、これがレジスタ11に送られ、
次のパルス入力によりそのときの値がラッチされて、DA
変換器12を介して出力され、更にその次のパルス入力に
よってレジスタ11に新たな値がラッチされるまでの間保
持される。
キャリア周波数fcとするとダウンカウンタ７の入力周
波数fdは、 fd＝（N/M）２・fc となる。all“1"にセットしてからの経過時間ｔの時の
内容Ｎは、 Ｎ＝Ｍ−▲∫t 0▼（N/M）２・fcdt である。
波数fdは、 fd＝（N/M）２・fc となる。all“1"にセットしてからの経過時間ｔの時の
内容Ｎは、 Ｎ＝Ｍ−▲∫t 0▼（N/M）２・fcdt である。
従って、Δｔ時間の変化量ΔＮは ΔＮ＝Ｎ（ｔ＋Δｔ）−Ｎ（ｔ） ＝−（N/M）２・fcΔｔ 従って −（1/N2）dN＝（fc/M2）dt 1/N＝｛（fc/M2）＋ｔ｝＋c, ｃ＝1/M ∴Ｎ＝［1/｛ｔ＋M/fc）｝］×（M2/fc）］ 入力信号からM/fcだけ遅延してカウンタをall“1"に
セットし、次の入力信号でカウンタの内容をラッチすれ
ばその内容はＮ＝1/tに比例する。ここにｔは入力パル
スの時間間隔。従つて入力パルスの周波数に比例した信
号（速度信号Ｖ）が得られる。
セットし、次の入力信号でカウンタの内容をラッチすれ
ばその内容はＮ＝1/tに比例する。ここにｔは入力パル
スの時間間隔。従つて入力パルスの周波数に比例した信
号（速度信号Ｖ）が得られる。
次に加速度の算出について述べる。入力パルスが入力
される度に、遅延回路17によって入力パルスより微小時
間△ｔ遅延してレジスタ11にラッチされた１パルス前の
ダウンカウンタ７の出力（２個前のパルスと１個前のパ
ルスの間隔で決まる速度に相当する）をアップダウンカ
ウンタ14にロードし、これをレートマルチプライヤ５の
出力パルス（ダウンカウンタ７の入力）でダウンカウン
トする。このアップダウンカウンタ14の内容をレジスタ
15によって入力パルスでラッチした出力は ｛（1/Δtn）−（1/Δtn-1）｝、すなわち速度差（Vn−
Vn-1）に比例した出力，△Vnとなる。
される度に、遅延回路17によって入力パルスより微小時
間△ｔ遅延してレジスタ11にラッチされた１パルス前の
ダウンカウンタ７の出力（２個前のパルスと１個前のパ
ルスの間隔で決まる速度に相当する）をアップダウンカ
ウンタ14にロードし、これをレートマルチプライヤ５の
出力パルス（ダウンカウンタ７の入力）でダウンカウン
トする。このアップダウンカウンタ14の内容をレジスタ
15によって入力パルスでラッチした出力は ｛（1/Δtn）−（1/Δtn-1）｝、すなわち速度差（Vn−
Vn-1）に比例した出力，△Vnとなる。
一方、速度Ｖの出力（D/A変換器12の出力）はVn,すな
わち1/Δtnであるから、レジスタ15の出力△VnとD/A変
換器12の出力Ｖ（＝1/Δtn）を乗算型DA変換器16で乗算
することにより△Vn/Δtn、すなわち加速度を得ること
ができる。
わち1/Δtnであるから、レジスタ15の出力△VnとD/A変
換器12の出力Ｖ（＝1/Δtn）を乗算型DA変換器16で乗算
することにより△Vn/Δtn、すなわち加速度を得ること
ができる。
第１図のレートマルチプライヤ５からアツプダウンカ
ウンタ14へ入力される信号はダウンカウントするパルス
として作用する。ダウンカウンタ７をダウンカウントす
ると同時にアップダウンカウンタ14をもダウンカウント
する。ダウンカウンタ７は速度のフルスケールにセット
された値を速度の分解能に相当する速度値毎にダウンカ
ウントするに対し、アップダウンカウンタ14は、直前の
速度値にセットされた値を同様の速度値毎にダウンカウ
ントする。レジスタ11には、１入力パルス前の速度値が
ラッチされる。レートマルチプライヤ５からは、図２の
２段目のように、フルビットにセットされたダウンカウ
ンタの値を1/tの形で順次カウントダウンするためのパ
ルスが出力される。このパルスはアップダウンカウンタ
にアップ信号として供給される。（差分動作を行うため
の減算処理は、実際の信号処理としてはカウントダウン
ではなく、カウントアップを行う）。もし速度に変化が
なく、１入力パルス前と速度が同じなら、次の入力パル
スまでにはアップカウンタにラッチされた値と同じ値ま
でダウンカウンタの値をカウントダウンするだけのパル
スがレートマルチプライヤ５から出力されるから、アッ
プダウンカウンタの値はカウントアップされてフルビッ
トONの状態になる。
ウンタ14へ入力される信号はダウンカウントするパルス
として作用する。ダウンカウンタ７をダウンカウントす
ると同時にアップダウンカウンタ14をもダウンカウント
する。ダウンカウンタ７は速度のフルスケールにセット
された値を速度の分解能に相当する速度値毎にダウンカ
ウントするに対し、アップダウンカウンタ14は、直前の
速度値にセットされた値を同様の速度値毎にダウンカウ
ントする。レジスタ11には、１入力パルス前の速度値が
ラッチされる。レートマルチプライヤ５からは、図２の
２段目のように、フルビットにセットされたダウンカウ
ンタの値を1/tの形で順次カウントダウンするためのパ
ルスが出力される。このパルスはアップダウンカウンタ
にアップ信号として供給される。（差分動作を行うため
の減算処理は、実際の信号処理としてはカウントダウン
ではなく、カウントアップを行う）。もし速度に変化が
なく、１入力パルス前と速度が同じなら、次の入力パル
スまでにはアップカウンタにラッチされた値と同じ値ま
でダウンカウンタの値をカウントダウンするだけのパル
スがレートマルチプライヤ５から出力されるから、アッ
プダウンカウンタの値はカウントアップされてフルビッ
トONの状態になる。
もし、速度が減少していれば減少した分だけフルビッ
トをオーバーした状態までカウントアップされる。逆
に、速度が上昇していれば、上昇した分だけフルビット
を下回った状態でカウントアップが停止する。この様
に、アップダウンカウンタには１入力パルス前の速度と
今回の入力パルスに対応する速度との差が求められる。
トをオーバーした状態までカウントアップされる。逆
に、速度が上昇していれば、上昇した分だけフルビット
を下回った状態でカウントアップが停止する。この様
に、アップダウンカウンタには１入力パルス前の速度と
今回の入力パルスに対応する速度との差が求められる。
D/A変換器のビットと出力の関係は、図２のようにな
っているから、DA変換器の出力は増速（加速度がプラ
ス）時にマイナス、減速（加速度がマイナス）時にプラ
スになり、逆極性の出力となる。したがって、極性まで
合わせるには乗算型DA変換器のアナログ入力の“Ｖ（＝
1/Δｔ）”を反転し逆極性にする必要がある。
っているから、DA変換器の出力は増速（加速度がプラ
ス）時にマイナス、減速（加速度がマイナス）時にプラ
スになり、逆極性の出力となる。したがって、極性まで
合わせるには乗算型DA変換器のアナログ入力の“Ｖ（＝
1/Δｔ）”を反転し逆極性にする必要がある。
（ハ）発明の効果 このように、この発明の高速FV変換を用いた速度−加
速度計においては速度を得ることができるとともに加速
度も得ることができ、更に、速度−加速度信号間の位相
差も小さく、信号間の相関を検討するのが容易である。
また、停止に近い状態から高速までの広い回転域にわた
って、角速度、角加速度をリアルタイムで計測すること
ができる。
速度計においては速度を得ることができるとともに加速
度も得ることができ、更に、速度−加速度信号間の位相
差も小さく、信号間の相関を検討するのが容易である。
また、停止に近い状態から高速までの広い回転域にわた
って、角速度、角加速度をリアルタイムで計測すること
ができる。
第１図はこの発明の一実施例に係わる速度−加速度計の
構成ブロック図、第２図は第１図に示す速度−加速度計
のタイムチャートである。 １……速度一加速度計、２……速度演算部、３……加速
度演算部、４……レートマルチプライヤ、５……レート
マルチプライヤ、６……クロック発生装置、７……ダウ
ンカウンタ、８……セット信号発生装置、11……レジス
タ、12……D/A変換器、13……波形整形器、14……アッ
プダウンカウンタ、15……レジスタ、16……マルチプラ
イヤD/A変換器、17……遅延器
構成ブロック図、第２図は第１図に示す速度−加速度計
のタイムチャートである。 １……速度一加速度計、２……速度演算部、３……加速
度演算部、４……レートマルチプライヤ、５……レート
マルチプライヤ、６……クロック発生装置、７……ダウ
ンカウンタ、８……セット信号発生装置、11……レジス
タ、12……D/A変換器、13……波形整形器、14……アッ
プダウンカウンタ、15……レジスタ、16……マルチプラ
イヤD/A変換器、17……遅延器
Claims (1)
- 【請求項１】一定周波数のクロックパルスを発生するク
ロック発生装置と、前記クロックパルスを分周するカス
ケードに接続した２段のレートマルチプライヤと、前記
レートマルチプライヤの出力パルスでダウンカウントし
かつその出力でレート設定するダウンカウンタと、前記
ダウンカウンタに入力パルスより遅延させたセット信号
を送る遅延回路と、前記ダウンカウンタの出力をラッチ
するレジスタと、前記ラッチ出力を速度信号として出力
するD/A変換器と、前記ダウンカウンタの出力をロード
し前記レートマルチプライヤの出力パルスでアップカウ
ントするアップダウンカウンタと、前記アップダウンカ
ウンタの出力をラッチして速度差信号として出力するレ
ジスタと、前記速度信号と速度差信号を乗算して加速度
信号を出力する乗算型D/A変換器とを備えることを特徴
とする高速FV変換を用いた速度−加速度計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073143A JP2611164B2 (ja) | 1986-03-31 | 1986-03-31 | 高速ｆｖ変換を用いた速度−加速度計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073143A JP2611164B2 (ja) | 1986-03-31 | 1986-03-31 | 高速ｆｖ変換を用いた速度−加速度計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229074A JPS62229074A (ja) | 1987-10-07 |
| JP2611164B2 true JP2611164B2 (ja) | 1997-05-21 |
Family
ID=13509679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073143A Expired - Lifetime JP2611164B2 (ja) | 1986-03-31 | 1986-03-31 | 高速ｆｖ変換を用いた速度−加速度計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611164B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053852A (ja) * | 1983-09-02 | 1985-03-27 | Hitachi Ltd | 速度検出装置 |
-
1986
- 1986-03-31 JP JP61073143A patent/JP2611164B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62229074A (ja) | 1987-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |