JPH0548861B2 - - Google Patents
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- JPH0548861B2 JPH0548861B2 JP60144554A JP14455485A JPH0548861B2 JP H0548861 B2 JPH0548861 B2 JP H0548861B2 JP 60144554 A JP60144554 A JP 60144554A JP 14455485 A JP14455485 A JP 14455485A JP H0548861 B2 JPH0548861 B2 JP H0548861B2
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- Analogue/Digital Conversion (AREA)
- Control Of Electric Motors In General (AREA)
Description
〔産業上の利用分野〕
本発明は、モータの回転制御装置における回転
速度検出装置に関し、特に、パルスエンコーダよ
り出力された信号より、その回転速度に比例した
アナログ電圧を発生するＦ−Ｖ変換器に関する。 〔従来の技術〕 工作機械の主軸制御等に使用されているモータ
の回転速度制御装置としては第５図のブロツク図
に示すものが知られている。 この回転速度制御装置は、制御対象のモータ５
にギヤやカツプリングを介して連結され、その回
転角に応じたパルス列信号PAおよびPBを出力す
るパルスエンコーダ６と、パルス列信号PAおよ
びPBを入力し、これを弁別してパルス列信号＋
XPおよび−XPを出力するパルス弁別器７と、パ
ルス列信号＋XPおよび−XPを入力し、パルスエ
ンコーダ６の回転速度、即ちモータ５の回転速度
に比例した速度検出（アナログ）電圧VFを出力
するＦ−Ｖ変換器８と、回転速度指令電圧VRと
速度検出電圧VFが一致するようにモータ５の端
子電圧VMを制御するサーボ増幅器９で構成され
ている。 第６図はＦ−Ｖ変換器８の従来例の概略ブロツ
ク図で、パルス列信号＋XP，−XPを入力し、こ
れをトリガとして、一定波高、一定幅のパルス＋
MP，−MPをそれぞれ出力する単安定マルチバイ
ブレータ１０と、単安定マルチバイブレータ１０
の出力パルス＋MP，−MPを入力し、これらを平
滑し、アナログ電圧VFを出力する平滑器１１で
構成されている。 第７図は単安定マルチバイブレータ１０の具体
的回路図、第８図はその基本動作のタイミングチ
ヤートである。 この単安定マルチバイブレータ１０は、パルス
列信号＋XP，−XPを入力するノアゲートNOR1
と、ノアゲートNOR1の出力をロード信号と
するカウンタCNT1（74169）と、カウンタCNT1
のパルス幅設定用端子Ａ、Ｂ、Ｃ、Ｄと＋5V電
源の間にそれぞれ設けられ、パルス幅を設定する
ためのスイツチSW1，SW2，SW3，SW4（スイツ
チSW1，SW3はオン、スイツチSW2，SW4はオフ
している）と、パルス幅設定用端子Ａ、Ｂ、Ｃ、
Ｄに“０”レベルを与えるための抵抗R1，R2，
R3，R4と、カウンタCNT1のボロー信号を
反転し、カウンタCNT1のカウントイネーブル端
子に出力するインバータINV1と、ノアゲート
NOR1の出力とクロツクパルスCPを入力するオ
アゲートOR1と、パルス列信号＋XPをデータ入
力、オアゲートOR1の出力をクロツク入力とする
ＤフリツプフロツプDFF1と、ボロー信号と
ＤフリツプフロツプDFF1のＱ出力を入力するナ
ンドゲートNAND1と、ボロー信号とＤフリ
ツプフロツプDFF1の出力を入力するナンドゲ
ートNAND2と、入力端子I11がOV、入力端子I10
が基準電圧−REFに接続され、ナンドゲート
NAND1の出力信号S1が“０”レベルの時、出力
端子Y1が入力端子I10と接続され、出力信号S1が
“１”レベルの時、出力端子Y1が入力端子I11と接
続されてパルス＋MPを出力するアナログスイツ
チASW1と、入力端子I21がOV、入力端子I20が基
準電圧＋REFに接続され、ナンドゲートNAND2
の出力信号S2が“０”レベルの時、出力端子Y2
が入力端子I20と接続され、出力信号S2が“１”
レベルの時、出力端子Y2が入力端子I21と接続さ
れてパルス−MPを出力するアナログスイツチ
ASW2で構成されている。 この単安定マルチバイブレータ１０では、パル
ス列信号＋XPまたは−XPが入力後、カウンタ
CNT1からボロー信号（パルス幅はクロツク
パルスCPの５周期分）が出力されている間、パ
ルス＋MPまたは−MPが出力される。 第９図は平滑器１１の具体例の回路図、第１０
図は、その基本動作のタイミングチヤートであ
る。 この平滑器１１は、演算増幅器OPと、抵抗器
R5，R6，R7と、コンデンサC1で構成されている。 この平滑器１１の伝達関数は、 VF＝１／（R7・C1）Ｓ＋１｛（＋MP）・R7／R5＋（−MP
）・R7／R6｝ ただし、Ｓは微分演算子 となることが一般的に知られている。 そこで、 R7／R5＝R7／R6＝Ｋ R7・C1＝τ とおくと VF＝Ｋ／τs＋１｛（＋MP）＋（−MP）｝ となる。 したがつて、パルス＋MP，−MPの平均電圧を
それぞれ（＋MP）av，（−MP）avとすると、
出力電圧VFの平均電圧（VF）avは （VF）av＝−Ｋ｛（＋MP）av＋（−MP）av｝ となる。 いま、パルス＋MPのみが、パルス幅Ｗ、周期
Ｔで与えられたとすると、パルスの波高値は前述
したように−REFであるので、パルス＋MPの平
均電圧（＋MP）avは （＋MP）av+＝W+／T+（−REF） となり、出力VFの平均電圧（VF）av+は （VF）av+＝−Ｋ・W+／T+（−REF） となる。 次に、パルス−MPのみが、パルス幅Ｗ、周期
Ｔで与えられたとすると、パルスの波高値は前述
したように＋REFであるので、 パルス−MPの平均電圧（−MP）avは （−MP）av＝W-／T-（＋REF） となり、出力VFの平均電圧（VF）av-は （VF）av-＝−Ｋ・W-／T-（＋REF） となる。第１０図１，２はパルス＋MP，−MPと
アナログ電圧VFの関係を示している。 そこで、 W+＝W-＝Ｗ （−REF）＝−（＋REF）＝−es Ｇ＝Ｋ・Ｗ・es とおくと、出力VFの平均電圧（VF）av+，（VF）
av-はそれぞれ （VF）av+＝Ｇ・１／T+ （VF）av-＝Ｇ・１／T- となり、入力パルス＋MPおよび−MPの周期
T+，T-に反比例、すなわち周波数に比例し、入
力パルス＋MPに対しては正の電位、入力パルス
−MPに対しては負の電位を持つことがわかる。
また、入力パルス＋MP、−MPはそれぞれパルス
列信号＋XP，−XPをトリガとした信号であるの
で、出力VFはパル列信号＋XPの周波数に比例し
た正の電位、またはパルス列信号−XPの周波数
に比例した負の電位であり、Ｆ−Ｖ変換器として
の機能を満足している。 〔発明が解決しようとする問題点〕 ところで、パルスエンコーダ６の出力信号PA，
PBは、パルスエンコーダ６の使用状況等により
第１１図１，２，３に示すような乱れを生じるこ
とがある。第１１図１はパルスエンコーダ６の使
用部品の温度特性や経時変化等により、パルス幅
や位相が変化した場合を示しており、第１１図２
はパルスエンコーダ６の出力信号PA，PBにノイ
ズが重畳された場合を示しており、第１１図３は
パルスエンコーダ６の出力信号PA，PBが変化す
るところでリンギングを生じている（これは信号
線の長さや負荷条件等により生ずる）場合を示し
ている。Ｆ−Ｖ変換器８では、パルスエンコーダ
６の出力信号PA，PBにこのような乱れが生じる
と入力パルス＋XPと次の入力パルス＋XPまたは
入力パルス−XPと次の入力パルス−XPの間隔が
短かく、単安定マルチバイブレータ１０からパル
ス＋MPまたはパルス−MPが出力されていると
きに入力パルス＋XPまたは−XPが入力されたと
すると、単安定マルチバイブレータ１０のカウン
タCNT1に新にパルス幅設定用データがロードさ
れ、先に出力していたパルスの幅が狭くなり、精
度が悪くなるという欠点がある。 従来、これを防止するために、単安定マルチバ
イブレータ１０の出力パルス＋MP，−MPの幅を
狭くすることで対処されていたが、ノイズの影響
等を考えると、この方法でも無理がある。しか
も、パルス幅を狭くすると、上記のＧを大きくす
る必要が生じ、演算増幅器OPの動作電圧範囲
（ダイナミツクレンジ）を大きくする必要も生じ、
演算増幅器OPのスルーレートやドリフタの影響
を受け易くなり、精度の低下を招く。 本発明の目的は、入力パルス列信号の周期が異
常に短かくなつても、精度良くＦ−Ｖ変換を行な
い、またパルスエンコーダの出力信号にノイズが
重畳された場合や、リンギングを生じた場合の悪
影響（これらの場合、速度フイードバツクに外乱
が入力されたものとして処理され、モータ回転速
度はパルスエンコーダによりモータの回転速度が
変化したことが検知されて修正動作が行なわれる
まで変動し、これが原因で振動を生じること）を
最小限に防止したＦ−Ｖ変換器を提供することで
ある。 〔問題点を解決するための手段〕 本発明のＦ−Ｖ変換器は、 第１のパルス出力を発生中に第１のパルス入力
を得た場合には発生中の第１のパルス出力が、モ
ータの最高回転時のパルスエンコーダの出力の周
期により決まる予め決められた第１の最大パルス
幅になるまで第１のパルス入力を蓄積し、また第
２のパルス出力を発生中に第２のパルス入力を得
た場合には発生中の第２のパルス出力が、モータ
の最高回転時のパルスエンコーダの出力の周期に
より決まる予め決められた第２の最大パルス幅に
なるまで第２のパルス入力を蓄積するパルスバツ
フア回路と、 通常は第１のパルス入力を得る毎に、第１の最
大パルス幅の第１のパルス出力を発生し、第２の
パルス入力を得る毎に第２の最大パルス幅の第２
のパルス出力を発生するが、第１のパルス出力を
発生中に第１のパルス入力を得た場合には、第１
のパルス出力が第１の最大パルス幅になつた後、
前記の一時蓄積された第１のパルス入力に対応し
た第１のパルス出力を発生し、第２のパルス出力
を発生中に第２のパルス入力を得た場合には、第
２のパルス出力が第２の最大パルス幅になつた
後、前記の一時蓄積された第２のパルス入力に対
応した第２のパルス出力を発生し、第１のパルス
出力を発生中に第２のパルス入力を得た場合には
発生中の第１のパルス出力の発生を即時に停止
し、得られた第２のパルス入力に対応して、その
ときに発生中であつた第１のパルス出力のパルス
幅を最大とする第２のパルス出力を発生し、第２
のパルス出力を発生中に第１のパルス入力を得た
場合には発生中の第２のパルス出力の発生を即時
に停止し、得られた第１のパルス入力に応答し
て、そのときに発生中であつた第２のパルス出力
のパルス幅を最大とする第１のパルス出力を発生
するパルス幅増幅回路と、 第１のパルス出力および第２のパルス出力を平
滑してアナログ電圧を得る平滑器とを有する。 ［作用］ 第１（第２）のパルス入力のパルス間隔が瞬間
的に短かくなつて平滑器に第１（第２）のパルス
出力を出力しているときに第１（第２）のパルス
入力を得たとき、発生中の第１（第２）のパルス
出力がその予め決められた最大パルス幅発生を完
了するまでこれを一時蓄積し、完了後に一時蓄積
された第１（第２）のパルス入力に対応した第１
（第２）のパルス出力を発生することにより、正
確なパルス幅の第１（第２）のパルス出力が得ら
れる。 また、第１（第２）のパルス入力と次の第２（第
１）のパルス入力の間隔が瞬間的に短かくなつて
平滑器に第１（第２）のパルス出力を出力してい
るときに第２（第１）のパルス入力が入力したと
きは発生中の第１（第２）のパルス出力の発生を
即時に停止して、得られた第２（第１）のパルス
入力に対応して、その時に発生中であつた第１
（第２）のパルス出力のパルス幅を最大とする第
２（第１）のパルス出力を発生するので、正確な
パルス幅の第２（第１）の出力パルスが得られる
のみならず、外乱によるモータの回転速度変動
が、前記外乱と極性のみ異なつた外乱が入力され
ることにより、キヤンセルされて、外乱による悪
影響（振動）が最小限にくい止められる。 一般に、モータが一定速度で回転していても、
パルスエンコーダの出力パルスデユーテイは常に
50％であると限らない（発光素子の光量が経時変
化により劣化すると、受光素子の出力電圧が変化
し、コンパレータの出力波形が変化するため）。
市販されているパルスエンコーダの出力パルスデ
ユーテイの許容値は殆んどのものが37.5〜62.5％
（50±12.5％）となつている。そうすると、パル
スエンコーダの二相出力信号PA，PBの位相差
は、パルスの一周期を360度としているので、45
度〜135度となる（標準は90度）。また、一般に、
パルス弁別器は、パルスエンコーダの二相出力信
号PA，PBのすべての変化する点を検知して出力
パルス＋XP，−XPを得ている。従つて、パルス
弁別器の出力パルス＋XP，−XPの間隔は、最悪
の場合、瞬間的には半分（２倍の速度に等価）に
なることがある。この影響を考慮して平滑器の入
力パルス＋MP，−MPのパルス幅を設定しておけ
ば最大パルス幅のパルス出力を出力中に次のパル
ス入力は入力されることはないが、このことは本
発明と比較して最大パルス幅を半分にすることを
意味し、本発明のＦ−Ｖ変換器と同じ出力電圧を
得るには平滑器のゲインを２倍にする必要があ
る。もし、平滑器が、モータの最高回転時に、Ｆ
−Ｖ変換器の最大動作電圧を出力するようなゲイ
ンに設定されていた場合、パルス間隔が狭くなつ
たとすると、平滑器のフイルタの時定数しだいで
は、平滑器の飽和領域に突入する恐れもある。こ
れを防止するには、平滑器のフイルタの時定数を
大きくする必要が生じる。平滑器のフイルタの時
定数を大きくすると、Ｆ−Ｖ変換器としての応答
が悪くなる。すなわち、モータの回転制御装置の
性能にまで影響する。このような理由で、Ｆ−Ｖ
変換器では平滑器の入力パルス＋MP，−MPの幅
をできる限り大きくしようとされている。このよ
うにパルス幅を大きくするので、第１（第２）の
パルス出力の出力中に第１（第２）のパルス入力
が得られる。 したがつて、入力パルスの間隔が瞬間的に短か
くなつても、正確なパルス幅の出力パルスが得ら
れて精度の良いＦ−Ｖ変換が可能になり、またパ
ルスエンコーダの出力信号にノイズが重畳された
り、リンギングを生じてもリツプルを小さくする
ことができる。 〔実施例〕 次に、本発明の実施例について図面を参照して
説明する。 第１図は本発明のＦ−Ｖ変換器の一実施例のブ
ロツク図である。 本実施例のＦ−Ｖ変換器は、パルスバツフア回
路１とパルス幅増幅回路２と最大パルス幅設定ス
イツチ３と平滑器４より構成されている。平滑器
４は第６図の従来例の平滑器１１と同じである。 第２図はパルスバツフア回路１、パルス幅増幅
回路２、最大パルス幅設定スイツチ３の具体例の
回路図である。 パルスバツフア回路１は、パルス列信号＋XP，
−XPをそれぞれ反転するインバータINV2，
INV3と、カウンタCNT2と、カウンタCNT2の出
力B0，B1，B2，B3を入力とするナンドゲート
NAND5と、カウンタCNT2の出力B3を反転する
インバータINV5と、インバータINV3，INV5の
出力、ナンドゲートNAND5の出力、後述
するパルス幅増幅回路２のオアゲートOR4の出力
＋POを入力とし、トリガ信号＋をパルス幅
増幅回路２に出力するナンドゲートNAND6と、
インバータINV2、カウンタCNT2の出力B3、ナ
ンドゲートNAND5の出力、後述するパル
ス幅増幅回路２のオアゲートOR5の出力−を
入力とし、トリガ信号−をパルス幅増幅回
路２に出力するナンドゲートNAND7と、インバ
ータINV2，INV3の出力、ナンドゲート
NAND6，NAND7の出力であるトリガ信号＋
TRG，−を入力とするナンドゲート
NAND3と、ナンドゲートNAND3の出力を反転
し、カウンタCNT2のイネーブル端子に入力す
るインバータINV4と、インバータINV2の出力、
ナンドゲートNAND7の出力を入力とし、カウン
タCNT2のカウントアツプ端子Ｕに出力を出力す
るナンドゲートNAND4と、インバータINV2の
出力、ナンドゲートNAND6の出力であるトリガ
信号＋を入力とするノアゲートNOR2と、
インバータINV3の出力、ナンドゲートNAND7
の出力であるトリガ信号−を入力とするノ
アゲートNOR3と、ノアゲートNOR2とNOR3の
出力を入力とし、カウンタCNT2のイネーブル端
子に出力を出力するオアゲートOR2で構成され
ている。 最大パルス幅設定スイツチ３はスイツチSW5，
SW6，SW7，SW8で構成され、これらスイツチ
SW5，SW6，SW7，SW8のオン／オフの組合せ
（「１」はオン、「０」はオフ）により表１に示す
ようなパルス＋MP，−MPの最大パルス幅（クロ
ツクパルスCPの１周期の整数倍）が設定される。
なお、本実施例ではスイツチSW5，SW7がオン、
スイツチSW6，SW8がオフに設定されて、クロツ
クパルスCPの５周期分のパルス幅のパルス＋
MP，−MPが出力されるようになつている。
速度検出装置に関し、特に、パルスエンコーダよ
り出力された信号より、その回転速度に比例した
アナログ電圧を発生するＦ−Ｖ変換器に関する。 〔従来の技術〕 工作機械の主軸制御等に使用されているモータ
の回転速度制御装置としては第５図のブロツク図
に示すものが知られている。 この回転速度制御装置は、制御対象のモータ５
にギヤやカツプリングを介して連結され、その回
転角に応じたパルス列信号PAおよびPBを出力す
るパルスエンコーダ６と、パルス列信号PAおよ
びPBを入力し、これを弁別してパルス列信号＋
XPおよび−XPを出力するパルス弁別器７と、パ
ルス列信号＋XPおよび−XPを入力し、パルスエ
ンコーダ６の回転速度、即ちモータ５の回転速度
に比例した速度検出（アナログ）電圧VFを出力
するＦ−Ｖ変換器８と、回転速度指令電圧VRと
速度検出電圧VFが一致するようにモータ５の端
子電圧VMを制御するサーボ増幅器９で構成され
ている。 第６図はＦ−Ｖ変換器８の従来例の概略ブロツ
ク図で、パルス列信号＋XP，−XPを入力し、こ
れをトリガとして、一定波高、一定幅のパルス＋
MP，−MPをそれぞれ出力する単安定マルチバイ
ブレータ１０と、単安定マルチバイブレータ１０
の出力パルス＋MP，−MPを入力し、これらを平
滑し、アナログ電圧VFを出力する平滑器１１で
構成されている。 第７図は単安定マルチバイブレータ１０の具体
的回路図、第８図はその基本動作のタイミングチ
ヤートである。 この単安定マルチバイブレータ１０は、パルス
列信号＋XP，−XPを入力するノアゲートNOR1
と、ノアゲートNOR1の出力をロード信号と
するカウンタCNT1（74169）と、カウンタCNT1
のパルス幅設定用端子Ａ、Ｂ、Ｃ、Ｄと＋5V電
源の間にそれぞれ設けられ、パルス幅を設定する
ためのスイツチSW1，SW2，SW3，SW4（スイツ
チSW1，SW3はオン、スイツチSW2，SW4はオフ
している）と、パルス幅設定用端子Ａ、Ｂ、Ｃ、
Ｄに“０”レベルを与えるための抵抗R1，R2，
R3，R4と、カウンタCNT1のボロー信号を
反転し、カウンタCNT1のカウントイネーブル端
子に出力するインバータINV1と、ノアゲート
NOR1の出力とクロツクパルスCPを入力するオ
アゲートOR1と、パルス列信号＋XPをデータ入
力、オアゲートOR1の出力をクロツク入力とする
ＤフリツプフロツプDFF1と、ボロー信号と
ＤフリツプフロツプDFF1のＱ出力を入力するナ
ンドゲートNAND1と、ボロー信号とＤフリ
ツプフロツプDFF1の出力を入力するナンドゲ
ートNAND2と、入力端子I11がOV、入力端子I10
が基準電圧−REFに接続され、ナンドゲート
NAND1の出力信号S1が“０”レベルの時、出力
端子Y1が入力端子I10と接続され、出力信号S1が
“１”レベルの時、出力端子Y1が入力端子I11と接
続されてパルス＋MPを出力するアナログスイツ
チASW1と、入力端子I21がOV、入力端子I20が基
準電圧＋REFに接続され、ナンドゲートNAND2
の出力信号S2が“０”レベルの時、出力端子Y2
が入力端子I20と接続され、出力信号S2が“１”
レベルの時、出力端子Y2が入力端子I21と接続さ
れてパルス−MPを出力するアナログスイツチ
ASW2で構成されている。 この単安定マルチバイブレータ１０では、パル
ス列信号＋XPまたは−XPが入力後、カウンタ
CNT1からボロー信号（パルス幅はクロツク
パルスCPの５周期分）が出力されている間、パ
ルス＋MPまたは−MPが出力される。 第９図は平滑器１１の具体例の回路図、第１０
図は、その基本動作のタイミングチヤートであ
る。 この平滑器１１は、演算増幅器OPと、抵抗器
R5，R6，R7と、コンデンサC1で構成されている。 この平滑器１１の伝達関数は、 VF＝１／（R7・C1）Ｓ＋１｛（＋MP）・R7／R5＋（−MP
）・R7／R6｝ ただし、Ｓは微分演算子 となることが一般的に知られている。 そこで、 R7／R5＝R7／R6＝Ｋ R7・C1＝τ とおくと VF＝Ｋ／τs＋１｛（＋MP）＋（−MP）｝ となる。 したがつて、パルス＋MP，−MPの平均電圧を
それぞれ（＋MP）av，（−MP）avとすると、
出力電圧VFの平均電圧（VF）avは （VF）av＝−Ｋ｛（＋MP）av＋（−MP）av｝ となる。 いま、パルス＋MPのみが、パルス幅Ｗ、周期
Ｔで与えられたとすると、パルスの波高値は前述
したように−REFであるので、パルス＋MPの平
均電圧（＋MP）avは （＋MP）av+＝W+／T+（−REF） となり、出力VFの平均電圧（VF）av+は （VF）av+＝−Ｋ・W+／T+（−REF） となる。 次に、パルス−MPのみが、パルス幅Ｗ、周期
Ｔで与えられたとすると、パルスの波高値は前述
したように＋REFであるので、 パルス−MPの平均電圧（−MP）avは （−MP）av＝W-／T-（＋REF） となり、出力VFの平均電圧（VF）av-は （VF）av-＝−Ｋ・W-／T-（＋REF） となる。第１０図１，２はパルス＋MP，−MPと
アナログ電圧VFの関係を示している。 そこで、 W+＝W-＝Ｗ （−REF）＝−（＋REF）＝−es Ｇ＝Ｋ・Ｗ・es とおくと、出力VFの平均電圧（VF）av+，（VF）
av-はそれぞれ （VF）av+＝Ｇ・１／T+ （VF）av-＝Ｇ・１／T- となり、入力パルス＋MPおよび−MPの周期
T+，T-に反比例、すなわち周波数に比例し、入
力パルス＋MPに対しては正の電位、入力パルス
−MPに対しては負の電位を持つことがわかる。
また、入力パルス＋MP、−MPはそれぞれパルス
列信号＋XP，−XPをトリガとした信号であるの
で、出力VFはパル列信号＋XPの周波数に比例し
た正の電位、またはパルス列信号−XPの周波数
に比例した負の電位であり、Ｆ−Ｖ変換器として
の機能を満足している。 〔発明が解決しようとする問題点〕 ところで、パルスエンコーダ６の出力信号PA，
PBは、パルスエンコーダ６の使用状況等により
第１１図１，２，３に示すような乱れを生じるこ
とがある。第１１図１はパルスエンコーダ６の使
用部品の温度特性や経時変化等により、パルス幅
や位相が変化した場合を示しており、第１１図２
はパルスエンコーダ６の出力信号PA，PBにノイ
ズが重畳された場合を示しており、第１１図３は
パルスエンコーダ６の出力信号PA，PBが変化す
るところでリンギングを生じている（これは信号
線の長さや負荷条件等により生ずる）場合を示し
ている。Ｆ−Ｖ変換器８では、パルスエンコーダ
６の出力信号PA，PBにこのような乱れが生じる
と入力パルス＋XPと次の入力パルス＋XPまたは
入力パルス−XPと次の入力パルス−XPの間隔が
短かく、単安定マルチバイブレータ１０からパル
ス＋MPまたはパルス−MPが出力されていると
きに入力パルス＋XPまたは−XPが入力されたと
すると、単安定マルチバイブレータ１０のカウン
タCNT1に新にパルス幅設定用データがロードさ
れ、先に出力していたパルスの幅が狭くなり、精
度が悪くなるという欠点がある。 従来、これを防止するために、単安定マルチバ
イブレータ１０の出力パルス＋MP，−MPの幅を
狭くすることで対処されていたが、ノイズの影響
等を考えると、この方法でも無理がある。しか
も、パルス幅を狭くすると、上記のＧを大きくす
る必要が生じ、演算増幅器OPの動作電圧範囲
（ダイナミツクレンジ）を大きくする必要も生じ、
演算増幅器OPのスルーレートやドリフタの影響
を受け易くなり、精度の低下を招く。 本発明の目的は、入力パルス列信号の周期が異
常に短かくなつても、精度良くＦ−Ｖ変換を行な
い、またパルスエンコーダの出力信号にノイズが
重畳された場合や、リンギングを生じた場合の悪
影響（これらの場合、速度フイードバツクに外乱
が入力されたものとして処理され、モータ回転速
度はパルスエンコーダによりモータの回転速度が
変化したことが検知されて修正動作が行なわれる
まで変動し、これが原因で振動を生じること）を
最小限に防止したＦ−Ｖ変換器を提供することで
ある。 〔問題点を解決するための手段〕 本発明のＦ−Ｖ変換器は、 第１のパルス出力を発生中に第１のパルス入力
を得た場合には発生中の第１のパルス出力が、モ
ータの最高回転時のパルスエンコーダの出力の周
期により決まる予め決められた第１の最大パルス
幅になるまで第１のパルス入力を蓄積し、また第
２のパルス出力を発生中に第２のパルス入力を得
た場合には発生中の第２のパルス出力が、モータ
の最高回転時のパルスエンコーダの出力の周期に
より決まる予め決められた第２の最大パルス幅に
なるまで第２のパルス入力を蓄積するパルスバツ
フア回路と、 通常は第１のパルス入力を得る毎に、第１の最
大パルス幅の第１のパルス出力を発生し、第２の
パルス入力を得る毎に第２の最大パルス幅の第２
のパルス出力を発生するが、第１のパルス出力を
発生中に第１のパルス入力を得た場合には、第１
のパルス出力が第１の最大パルス幅になつた後、
前記の一時蓄積された第１のパルス入力に対応し
た第１のパルス出力を発生し、第２のパルス出力
を発生中に第２のパルス入力を得た場合には、第
２のパルス出力が第２の最大パルス幅になつた
後、前記の一時蓄積された第２のパルス入力に対
応した第２のパルス出力を発生し、第１のパルス
出力を発生中に第２のパルス入力を得た場合には
発生中の第１のパルス出力の発生を即時に停止
し、得られた第２のパルス入力に対応して、その
ときに発生中であつた第１のパルス出力のパルス
幅を最大とする第２のパルス出力を発生し、第２
のパルス出力を発生中に第１のパルス入力を得た
場合には発生中の第２のパルス出力の発生を即時
に停止し、得られた第１のパルス入力に応答し
て、そのときに発生中であつた第２のパルス出力
のパルス幅を最大とする第１のパルス出力を発生
するパルス幅増幅回路と、 第１のパルス出力および第２のパルス出力を平
滑してアナログ電圧を得る平滑器とを有する。 ［作用］ 第１（第２）のパルス入力のパルス間隔が瞬間
的に短かくなつて平滑器に第１（第２）のパルス
出力を出力しているときに第１（第２）のパルス
入力を得たとき、発生中の第１（第２）のパルス
出力がその予め決められた最大パルス幅発生を完
了するまでこれを一時蓄積し、完了後に一時蓄積
された第１（第２）のパルス入力に対応した第１
（第２）のパルス出力を発生することにより、正
確なパルス幅の第１（第２）のパルス出力が得ら
れる。 また、第１（第２）のパルス入力と次の第２（第
１）のパルス入力の間隔が瞬間的に短かくなつて
平滑器に第１（第２）のパルス出力を出力してい
るときに第２（第１）のパルス入力が入力したと
きは発生中の第１（第２）のパルス出力の発生を
即時に停止して、得られた第２（第１）のパルス
入力に対応して、その時に発生中であつた第１
（第２）のパルス出力のパルス幅を最大とする第
２（第１）のパルス出力を発生するので、正確な
パルス幅の第２（第１）の出力パルスが得られる
のみならず、外乱によるモータの回転速度変動
が、前記外乱と極性のみ異なつた外乱が入力され
ることにより、キヤンセルされて、外乱による悪
影響（振動）が最小限にくい止められる。 一般に、モータが一定速度で回転していても、
パルスエンコーダの出力パルスデユーテイは常に
50％であると限らない（発光素子の光量が経時変
化により劣化すると、受光素子の出力電圧が変化
し、コンパレータの出力波形が変化するため）。
市販されているパルスエンコーダの出力パルスデ
ユーテイの許容値は殆んどのものが37.5〜62.5％
（50±12.5％）となつている。そうすると、パル
スエンコーダの二相出力信号PA，PBの位相差
は、パルスの一周期を360度としているので、45
度〜135度となる（標準は90度）。また、一般に、
パルス弁別器は、パルスエンコーダの二相出力信
号PA，PBのすべての変化する点を検知して出力
パルス＋XP，−XPを得ている。従つて、パルス
弁別器の出力パルス＋XP，−XPの間隔は、最悪
の場合、瞬間的には半分（２倍の速度に等価）に
なることがある。この影響を考慮して平滑器の入
力パルス＋MP，−MPのパルス幅を設定しておけ
ば最大パルス幅のパルス出力を出力中に次のパル
ス入力は入力されることはないが、このことは本
発明と比較して最大パルス幅を半分にすることを
意味し、本発明のＦ−Ｖ変換器と同じ出力電圧を
得るには平滑器のゲインを２倍にする必要があ
る。もし、平滑器が、モータの最高回転時に、Ｆ
−Ｖ変換器の最大動作電圧を出力するようなゲイ
ンに設定されていた場合、パルス間隔が狭くなつ
たとすると、平滑器のフイルタの時定数しだいで
は、平滑器の飽和領域に突入する恐れもある。こ
れを防止するには、平滑器のフイルタの時定数を
大きくする必要が生じる。平滑器のフイルタの時
定数を大きくすると、Ｆ−Ｖ変換器としての応答
が悪くなる。すなわち、モータの回転制御装置の
性能にまで影響する。このような理由で、Ｆ−Ｖ
変換器では平滑器の入力パルス＋MP，−MPの幅
をできる限り大きくしようとされている。このよ
うにパルス幅を大きくするので、第１（第２）の
パルス出力の出力中に第１（第２）のパルス入力
が得られる。 したがつて、入力パルスの間隔が瞬間的に短か
くなつても、正確なパルス幅の出力パルスが得ら
れて精度の良いＦ−Ｖ変換が可能になり、またパ
ルスエンコーダの出力信号にノイズが重畳された
り、リンギングを生じてもリツプルを小さくする
ことができる。 〔実施例〕 次に、本発明の実施例について図面を参照して
説明する。 第１図は本発明のＦ−Ｖ変換器の一実施例のブ
ロツク図である。 本実施例のＦ−Ｖ変換器は、パルスバツフア回
路１とパルス幅増幅回路２と最大パルス幅設定ス
イツチ３と平滑器４より構成されている。平滑器
４は第６図の従来例の平滑器１１と同じである。 第２図はパルスバツフア回路１、パルス幅増幅
回路２、最大パルス幅設定スイツチ３の具体例の
回路図である。 パルスバツフア回路１は、パルス列信号＋XP，
−XPをそれぞれ反転するインバータINV2，
INV3と、カウンタCNT2と、カウンタCNT2の出
力B0，B1，B2，B3を入力とするナンドゲート
NAND5と、カウンタCNT2の出力B3を反転する
インバータINV5と、インバータINV3，INV5の
出力、ナンドゲートNAND5の出力、後述
するパルス幅増幅回路２のオアゲートOR4の出力
＋POを入力とし、トリガ信号＋をパルス幅
増幅回路２に出力するナンドゲートNAND6と、
インバータINV2、カウンタCNT2の出力B3、ナ
ンドゲートNAND5の出力、後述するパル
ス幅増幅回路２のオアゲートOR5の出力−を
入力とし、トリガ信号−をパルス幅増幅回
路２に出力するナンドゲートNAND7と、インバ
ータINV2，INV3の出力、ナンドゲート
NAND6，NAND7の出力であるトリガ信号＋
TRG，−を入力とするナンドゲート
NAND3と、ナンドゲートNAND3の出力を反転
し、カウンタCNT2のイネーブル端子に入力す
るインバータINV4と、インバータINV2の出力、
ナンドゲートNAND7の出力を入力とし、カウン
タCNT2のカウントアツプ端子Ｕに出力を出力す
るナンドゲートNAND4と、インバータINV2の
出力、ナンドゲートNAND6の出力であるトリガ
信号＋を入力とするノアゲートNOR2と、
インバータINV3の出力、ナンドゲートNAND7
の出力であるトリガ信号−を入力とするノ
アゲートNOR3と、ノアゲートNOR2とNOR3の
出力を入力とし、カウンタCNT2のイネーブル端
子に出力を出力するオアゲートOR2で構成され
ている。 最大パルス幅設定スイツチ３はスイツチSW5，
SW6，SW7，SW8で構成され、これらスイツチ
SW5，SW6，SW7，SW8のオン／オフの組合せ
（「１」はオン、「０」はオフ）により表１に示す
ようなパルス＋MP，−MPの最大パルス幅（クロ
ツクパルスCPの１周期の整数倍）が設定される。
なお、本実施例ではスイツチSW5，SW7がオン、
スイツチSW6，SW8がオフに設定されて、クロツ
クパルスCPの５周期分のパルス幅のパルス＋
MP，−MPが出力されるようになつている。
以上説明したように本発明は、(1)第１（第２）
のパルス入力のパルス間隔が瞬間的に短かくなつ
て平滑器に第１（第２）のパルス出力を出力して
いるときに第１（第２）のパルス入力を得たとき、
発生中の第１（第２）のパルス出力がその予め決
められた最大パルス幅発生を完了するまで一時蓄
積し、完了後に一時蓄積された第１（第２）のパ
ルス入力に対応した第１（第２）のパルス出力を
発生することにより、正確なパルス幅の第１（第
２）のパルス出力が得られ、また、(2)第１（第２）
のパルス入力と次の第２（第１）のパルス入力の
間隔が瞬間的に短かくなつて平滑器に第１（第２）
のパルス出力を出力しているときに第２（第１）
のパルス入力が入力したときは発生中の第１（第
２）のパルス出力の発生を即時に停止して、第２
（第１）のパルス入力に対応して、その時に発生
中であつた第１（第２）のパルス出力のパルス幅
を最大とする第２（第１）のパルス出力を発生す
ることにより、正確なパルス幅の第２（第１）の
パルス出力が得られるのみならず、検出リツプル
を最小限にすることができ、(3)パルス入力の最高
平均周波数に対処できるパルス幅を考慮すればよ
いだけとなり、平滑器への出力パルスのパルス幅
を広くすることが可能となり、前述したように、
平滑器の演算増幅器のダイナミツクレンジを小さ
くでき、さらに精度の向上が期待でき、その結
果、パルスエンコーダの出力パルスの幅や位相が
変化したり、その出力信号にノイズが重畳された
り、リンギンクを生じたりしても、精度良くモー
タの回転速度を制御することができるという効果
がある。
のパルス入力のパルス間隔が瞬間的に短かくなつ
て平滑器に第１（第２）のパルス出力を出力して
いるときに第１（第２）のパルス入力を得たとき、
発生中の第１（第２）のパルス出力がその予め決
められた最大パルス幅発生を完了するまで一時蓄
積し、完了後に一時蓄積された第１（第２）のパ
ルス入力に対応した第１（第２）のパルス出力を
発生することにより、正確なパルス幅の第１（第
２）のパルス出力が得られ、また、(2)第１（第２）
のパルス入力と次の第２（第１）のパルス入力の
間隔が瞬間的に短かくなつて平滑器に第１（第２）
のパルス出力を出力しているときに第２（第１）
のパルス入力が入力したときは発生中の第１（第
２）のパルス出力の発生を即時に停止して、第２
（第１）のパルス入力に対応して、その時に発生
中であつた第１（第２）のパルス出力のパルス幅
を最大とする第２（第１）のパルス出力を発生す
ることにより、正確なパルス幅の第２（第１）の
パルス出力が得られるのみならず、検出リツプル
を最小限にすることができ、(3)パルス入力の最高
平均周波数に対処できるパルス幅を考慮すればよ
いだけとなり、平滑器への出力パルスのパルス幅
を広くすることが可能となり、前述したように、
平滑器の演算増幅器のダイナミツクレンジを小さ
くでき、さらに精度の向上が期待でき、その結
果、パルスエンコーダの出力パルスの幅や位相が
変化したり、その出力信号にノイズが重畳された
り、リンギンクを生じたりしても、精度良くモー
タの回転速度を制御することができるという効果
がある。
第１図は本発明のＦ−Ｖ変換器の一実施例のブ
ロツク図、第２図は第１図のパルスバツフア回路
１、パルス幅増幅回路２、最大パルス幅設定スイ
ツチ３の具体例の回路図、第３図、第４図は第２
図の実施例の動作を示すタイミングチヤート、第
５図はＦ−Ｖ変換器を用いたモータの回転制御装
置のブロツク図、第６図はＦ−Ｖ変換器の従来例
のブロツク図、第７図は第６図の単安定マルチバ
イブレータ１０の具体例の回路図、第８図は第６
図の単安定マルチバイブレータ１０の基本動作の
タイミングチヤート、第９図は第６図の平滑器１
１の具体例の回路図、第１０図１，２は第６図の
平滑器１１の基本動作のタイミングチヤート、第
１１図１，２，３はパルスエンコーダ６の出力信
号の波形図である。 １：パルスバツフア回路、２：パルス幅増幅回
路、３：最大パルス幅設定スイツチ、４：平滑
器、CNT2，CNT3：カウンタ、INV2〜INV9：
インバータ、NAND3〜NAND10：ナンドゲー
ト、NOR2〜NOR6：ノアゲート、OR2〜OR5：
オアゲート、AND1〜AND5：アンドゲート、
XOR1〜XOR4：排他的オアゲート、DFF2：Ｄフ
リツプフロツプ、SW5〜SW8：スイツチ、R8〜
R11：抵抗、ASW1，ASW2：アナログスイツチ、
＋REF，−REF：基準電圧、＋XP，−XP：パルス
列信号、CP：クロツクパルス、＋，−
TRG：トリガ信号、＋MP，−MP：パルス。
ロツク図、第２図は第１図のパルスバツフア回路
１、パルス幅増幅回路２、最大パルス幅設定スイ
ツチ３の具体例の回路図、第３図、第４図は第２
図の実施例の動作を示すタイミングチヤート、第
５図はＦ−Ｖ変換器を用いたモータの回転制御装
置のブロツク図、第６図はＦ−Ｖ変換器の従来例
のブロツク図、第７図は第６図の単安定マルチバ
イブレータ１０の具体例の回路図、第８図は第６
図の単安定マルチバイブレータ１０の基本動作の
タイミングチヤート、第９図は第６図の平滑器１
１の具体例の回路図、第１０図１，２は第６図の
平滑器１１の基本動作のタイミングチヤート、第
１１図１，２，３はパルスエンコーダ６の出力信
号の波形図である。 １：パルスバツフア回路、２：パルス幅増幅回
路、３：最大パルス幅設定スイツチ、４：平滑
器、CNT2，CNT3：カウンタ、INV2〜INV9：
インバータ、NAND3〜NAND10：ナンドゲー
ト、NOR2〜NOR6：ノアゲート、OR2〜OR5：
オアゲート、AND1〜AND5：アンドゲート、
XOR1〜XOR4：排他的オアゲート、DFF2：Ｄフ
リツプフロツプ、SW5〜SW8：スイツチ、R8〜
R11：抵抗、ASW1，ASW2：アナログスイツチ、
＋REF，−REF：基準電圧、＋XP，−XP：パルス
列信号、CP：クロツクパルス、＋，−
TRG：トリガ信号、＋MP，−MP：パルス。
Claims (1)
- 【特許請求の範囲】 １ 第１のパルス出力を発生中に第１のパルス入
力を得た場合には発生中の第１のパルス出力が、
モータの最高回転時のパルスエンコーダの出力の
周期により決まる予め決められた第１の最大パル
ス幅になるまで第１のパルス入力を蓄積し、また
第２のパルス出力を発生中に第２のパルス入力を
得た場合には発生中の第２のパルス出力が、モー
タの最高回転時のパルスエンコーダの出力の周期
により決まる予め決められた第２の最大パルス幅
になるまで第２のパルス入力を蓄積するパルスバ
ツフア回路と、 通常は第１のパルス入力を得る毎に、第１の最
大パルス幅の第１のパルス出力を発生し、第２の
パルス入力を得る毎に第２の最大パルス幅の第２
のパルス出力を発生するが、第１のパルス出力を
発生中に第１のパルス入力を得た場合には、第１
のパルス出力が第１の最大パルス幅になつた後、
前記の一時蓄積された第１のパルス入力に対応し
た第１のパルス出力を発生し、第２のパルス出力
を発生中に第２のパルス入力を得た場合には、第
２のパルス出力が第２の最大パルス幅になつた
後、前記の一時蓄積された第２のパルス入力に対
応した第２のパルス出力を発生し、第１のパルス
出力を発生中に第２のパルス入力を得た場合には
発生中の第１のパルス出力の発生を即時に停止
し、得られた第２のパルス入力に対応して、その
ときに発生中であつた第１のパルス出力のパルス
幅を最大とする第２のパルス出力を発生し、第２
のパルス出力を発生中に第１のパルス入力を得た
場合には発生中の第２のパルス出力の発生を即時
に停止し、得られた第１のパルス入力に応答し
て、そのときに発生中であつた第２のパルス出力
のパルス幅を最大とする第１のパルス出力を発生
するパルス幅増幅回路と、 第１のパルス出力および第２のパルス出力を平
滑してアナログ電圧を得る平滑器とを有するＦ−
Ｖ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14455485A JPS626173A (ja) | 1985-07-03 | 1985-07-03 | Ｆ−ｖ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14455485A JPS626173A (ja) | 1985-07-03 | 1985-07-03 | Ｆ−ｖ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS626173A JPS626173A (ja) | 1987-01-13 |
| JPH0548861B2 true JPH0548861B2 (ja) | 1993-07-22 |
Family
ID=15364975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14455485A Granted JPS626173A (ja) | 1985-07-03 | 1985-07-03 | Ｆ−ｖ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626173A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168373A (ja) * | 1983-03-14 | 1984-09-22 | Mitsubishi Electric Corp | 自動車用電子式エンジン回転計 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784469U (ja) * | 1980-11-13 | 1982-05-25 |
-
1985
- 1985-07-03 JP JP14455485A patent/JPS626173A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168373A (ja) * | 1983-03-14 | 1984-09-22 | Mitsubishi Electric Corp | 自動車用電子式エンジン回転計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS626173A (ja) | 1987-01-13 |
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