JP2960745B2 - パルス幅変調信号生成回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、パルス波形が互いに反対で且つ立ち上がり
点と立ち下がり点との間に一定の時間差を有する２種類
のパルス幅変調信号を生成する回路に関するものであ
る。

従来の技術 パルス幅変調を行ったパルス幅変調信号（以下、PWM
信号という）を用いて、DCモータやACモータ等の電動モ
ータ、或いはパワートランスなどの作動を制御すること
が行われているが、その場合に、パルス波形が互いに反
対の２種類のPWM信号を用いて、そのPWM信号のレベル変
化に応じてオン状態とオフ状態とに切り換えられる一対
の被制御素子を互いに反対の状態となるように切換え制
御することがある。例えば、第４図は３相ブラシレスDC
モータ10（以下、単にDCモータ10という）の回転速度を
制御する制御回路の一例で、トランジスタブリッジ回路
12によってＵ相,V相,W相に対する通電状態が切り換えら
れるようになっているが、各相の通電状態を切り換える
一対のトランジスタはそれぞれそのオン状態とオフ状態
とが反対となるように、PWM信号生成回路14から供給さ
れるパルス波形が互いに反対のPWM信号によって切換え
制御される。

Ｕ相について具体的に説明すると、第５図に示されて
いるように、PWM信号ＸがＨレベルの時にトランジスタT
r1は導通状態（オン状態）となる一方、PWM信号Ｘに対
してＨ−Ｌレベルが反転させられたPWM信号Ｘ′はこの
時Ｌレベルであるため、トランジスタTr2は非導通状態
（オフ状態）となり、前記モータ10のＵ相には電源16か
らの電流が通電される。また、PWM信号ＸがＬレベルでP
WM信号Ｘ′がＨレベルの場合には、トランジスタTr1が
非導通状態でトランジスタTr2が導通状態となり、この
トランジスタTr2を経てＵ相がアースされることにより
前記Ｖ相またはＷ相への通電が許容される。この例で
は、上記トランジスタTr1,Tr2が、２種類のPWM信号Ｘお
よびＸ′によってオン−オフが互いに反対の状態となる
ように切り換え制御される一対の被制御素子に相当す
る。

ところで、トランジスタが導通状態から非導通状態と
なるターンオフ時間は非導通状態から導通状態となるタ
ーンオン時間よりも一般に長いため、上記PWM信号X,X′
のレベル変化に対するトランジスタTr1,Tr2の応答は第
６図に示されているようになり、そのオン−オフ切換え
時に瞬間的にトランジスタTr1およびTr2が共に導通状態
となって、スパイク電流を発生する恐れがあった。この
ため、このようなターンオン時間とターンオフ時間とが
相違する一対の被制御素子を切換え制御する場合には、
２種類のPWM信号相互の立ち上がり点と立ち下がり点と
の間に一定の時間差（デッドタイム）τＤを持たせ、上
記スパイク電流等の発生を防止するようになっている。
なお、上記ターンオン時間およびターンオフ時間は、第
５図においてはフォトカプラからTr1またはTr2に至るま
での３個のトランジスタの応答性によって定まる。

前記PWM信号生成回路14は、上記のようにパルス波形
が反対で且つ立ち上がり点と立ち下がり点との間に一定
の時間差τＤを有する２種類のPWM信号を生成するよう
になっており、その具体例を第７図に示す。また、第８
図および第９図は、第７図の回路の各部の信号の一例を
示すタイムチャートである。以下、かかるPWM信号生成
回路14について具体的に説明する。

第７図において、速度制御部20からは予め設定された
指令速度と現在速度との偏差に対応する信号r1が出力さ
れる一方、三角波発生回路22からは前記DCモータ10やト
ランジスタTr1,Tr2等の特性に応じて予め定められた一
定周期で三角波を発生する信号T1が出力され、比較器24
において、信号r1がT1よりも高い間だけＨレベルを継続
するパルス信号A1が出力される。このパルス信号A1は、
信号T1と同じ周期でパルスを発生するとともに、信号r1
に基づいてパルス幅変調されたPWM信号で、DCモータ10
の速度制御の基本となるものである。

上記信号A1は、そのまま排他的論理和機能を有する論
理回路26に入力されるとともに、抵抗RIおよびコンデン
サC1によって定まる時定数だけ遅延させられた信号B1と
して同じ論理回路26に入力され、その論理回路26からは
上記信号B1の立ち上がり，立ち下がり時の遅延に伴って
パルスを発生するトリガ信号C1が出力される。トリガ信
号C1は単安定マルチバイブレータ28に入力され、そのト
リガ信号C1に同期して抵抗RIIおよびコンデンサCIIによ
って定まる時定数だけＬレベルを継続する信号D1が出力
される。この信号D1のＬレベルのパルス幅は前記一定の
時間差τＤに対応するもので、その時間差τＤを規定す
る上記抵抗RIIおよびコンデンサCIIの抵抗値や容量は、
トランジスタTr1,Tr2等から成る被制御素子のターンオ
ン時間とターンオフ時間との相違を考慮して定められ
る。

そして、上記信号A1のＨ−Ｌレベルを反転した信号A
1′および信号D1がAND回路30に入力されることによって
信号E1が得られ、信号A1および信号D1がAND回路32に入
力されることによって信号F1が得られる。これ等の信号
E1およびF1は、Ｈ−Ｌレベルが互いに反転させられると
ともに、立ち上がり点が他方の信号の立ち下がり点より
も時間差τＤだけ遅延させられており、それぞれ前記PW
M信号X,X′として用いられる。なお、PWM信号Ｘとなっ
てＵ相への通電時間を規定する信号E1のＨレベルのパル
ス幅は信号A1のＬレベルのパルス幅よりも時間差τＤだ
け短くなるため、信号A1のパルス幅を規定する前記信号
r1は、この信号E1のＨレベルのパルス幅が所定のパルス
幅となるように、必要に応じて補正される。

しかしながら、かかるPWM信号生成回路14は、三角波
発生回路22や比較器24、抵抗RI,RII、コンデンサCI,CII
などのアナログ素子を用いて構成されているため、温度
変化等によってその特性値が変動し、信号T1の周期や信
号A1,D1のパルス幅がそれに伴って変化し、PWM信号E1,F
1のパルス幅やパルス発生タイミングにばらつきが生じ
てDCモータ10の回転速度制御の精度を低下させる原因と
なっていた。

一方、このような問題を回避するために、コンピュー
タ制御によりパルス幅変調を行うようにしたPWM信号生
成回路が近年提案されている。これは、例えば第10図に
示されているように構成され、その各部の信号は第11図
に示されているようになる。このPWM信号生成回路14′
は３つのクロック発生器36,38,40を備えており、それぞ
れ予め定められた一定周期で矩形パルスを発生するクロ
ック信号T2,CLK,DLEが出力される。クロック信号T2は最
終的なPWM信号X,X′のパルス発生周期を規定するもの
で、そのパルス発生周期PT1は、前記信号T1の三角波発
生周期と同様にDCモータ10やトランジスタTr1,Tr2等の
特性に応じて例えば512μ秒程度に設定される。クロッ
ク信号CLKは、そのパルス数によってパルス幅変調のパ
ルス幅を定めるもので、パルス幅変調の精度を決定する
ものであり、そのパルス発生周期PT2は上記クロック信
号T2のパルス発生周期PT1よりも充分に短く、例えば500
n秒程度に設定される。また、クロック信号DLEは前記時
間差τＤを規定するもので、そのパルス発生周期PT3
は、前記トランジスタTr1,Tr2等から成る被制御素子の
ターンオン時間とターンオフ時間との相違を考慮して、
例えば16μ秒程度に設定される。

上記クロック信号T2およびCLKは、それぞれコンピュ
ータシステム42およびタイマIC46に供給される。コンピ
ュータシステム42にはまた、前記DCモータ10から実際の
回転速度を表す信号が供給されるようになっており、予
め記憶されたプログラムに従って信号処理を行うことに
より、指令速度と実際の速度との偏差からデューティ比
を求めるとともに、そのデューティ比に上記クロック信
号T2のパルス発生周期PT1を掛算することにより、デュ
ーティ比に対応するPWM信号X,X′のパルス幅すなわちパ
ルス継続時間を算出し、更にそのパルス継続時間をクロ
ック信号CLKのパルス発生周期PT2で割算することによ
り、パルス継続時間に対応するクロック信号CLKのパル
ス数Ｐを算出する。

そして、上記パルス数Ｐを表す制御信号がシステムバ
ス44を介してタイマIC46に供給される。タイマIC46は、
パルス数Ｐをダウンカウンタに記憶しておき、前記クロ
ック信号T2の立ち上がりと同時に出力信号A2をＬレベル
にするとともに、クロック信号CLKの１パルス毎にダウ
ンカウンタの内容を１ずつ減らし、ダウンカウンタの内
容が０となるまで信号A2をＬレベルに維持する。したが
って、この信号A2はクロック信号T2のパルス発生周期PT
1でパルスを発生するとともに、そのＬレベルのパルス
幅が、前記コンピュータシステム42において求められた
デューティ比に応じて、クロック信号CLKのパルス数に
基づいて制御されることとなる。この信号A2は、前記PW
M信号生成回路14における信号A1に対応する。

上記信号A2は遅延発生用IC48に入力され、前記クロッ
ク信号DLEの立ち上がり毎にラッチ出力されることによ
り、信号AL2が得られる。信号AL2は遅延発生用IC48に再
び入力され、クロック信号DLEの立ち上がり毎にラッチ
出力されることにより、信号AM2が得られる。この信号A
M2は、上記信号AL2に対してクロック信号DLEの１周期
分、例えば16μ秒程度だけ遅延させられることとなり、
両信号AL2およびAM2がNOR回路50に入力されることによ
り信号E2が得られ、AND回路52に入力されることにより
信号F2が得られる。これ等の信号E2およびF2は、前記信
号E1およびF1に相当するもので、それぞれ前記PWM信号
X,X′として用いられる。

かかるPWM信号生成回路14′においてはアナログ素子
が無いため、前記PWM信号生成回路14のような温度変化
等による精度の低下が回避される。

発明が解決しようとする課題 しかしながら、上記コンピュータシステムによるPWM
信号生成回路においては、PWM信号のパルス幅やパルス
の発生タイミングがばらつき、被制御素子の切換え制
御、更にはモータの回転速度制御等の精度が損なわれる
という問題があった。

前記第10図および第11図に記載の従来例について具体
的に説明すると、一定の時間差τＤだけ位相がずれたAL
2信号およびAM2信号を生成するための前記遅延発生用IC
48は、その時間差τＤと同じ周期のクロック信号DLEに
基づいて、そのクロック信号DLEの立ち上がり毎に信号A
2をラッチ出力して信号AL2を生成するため、信号AL2の
パルス幅やパルス発生タイミングが、生成すべきPWM信
号の基本となる信号A2に対してクロック信号DLEのパル
ス発生周期PT3すなわち時間差τＤの範囲内でばらつく
のである。これにより、クロック信号CLKのパルス数に
基づいて例えば500n秒の分解能で信号A2のパルス幅変調
を行ったとしても、最終的な信号E2,F2のパルス幅やパ
ルス発生タイミングには、クロック信号DLEのパルス発
生周期PT3、すなわち上例では16μ秒程度の誤差が生じ
ることとなり、その精度が1/32に低下してしまうのであ
る。

本発明は以上の事情を背景として為されたもので、そ
の目的とするところは、温度変化等の影響が少ない上記
コンピュータシステムによるPWM信号生成回路におい
て、最終的に得られるPWM信号のパルス幅やパルス発生
タイミングの精度を向上させることにある。

課題を解決するための手段 かかる目的を達成するために、本発明は、一定周期で
パルスを発生するとともにパルス幅変調されたパルス波
形が互いに反対の２種類のPWM信号を用いて、そのPWM信
号のレベル変化に応じてオン状態とオフ状態とに切り換
えられる一対の被制御素子を互いに反対の状態となるよ
うに切換え制御するに際して、その２種類のPWM信号相
互の立ち上がり点と立ち下がり点との間に一定の時間差
を与えるPWM信号生成回路であって、（ａ）前記PWM信号
のパルス発生周期と同じ周期でパルスを発生する第１ク
ロック信号を出力する第１クロック発生器と、（ｂ）前
記第１クロック信号のパルス発生周期よりも充分に短い
予め定められた一定の周期でパルスを発生する第２クロ
ック信号を出力する第２クロック発生器と、（ｃ）前記
一定の時間差に相当する前記第２クロック信号のパルス
数ΔＰが予め設定される記憶手段と、（ｄ）前記PWM信
号のパルス幅を制御するために、その制御すべきパルス
幅に対応する時間に相当する前記第２クロック信号のパ
ルス数Ｐを求め、そのパルス数Ｐを基準として前記パル
ス数ΔＰの２倍２ΔＰだけ互いに相違する第１パルス数
P1および第２パルス数P2を算出するパルス幅制御手段
と、（ｅ）前記第１クロック信号に同期してパルスを発
生させるとともに、前記第１パルス数P1および第２パル
ス数P2のうち多い方の第１パルス数P1だけ前記第２クロ
ック信号のパルス数をカウントすることにより、そのパ
ルス幅をその第１パルス数P1に対応するパルス幅に制御
した第1PWM信号を出力する第１変調手段と、（ｆ）前記
第１クロック信号に同期して前記第1PWM信号のパルス発
生と同時にパルスを発生させるとともに、前記パルス数
ΔＰだけ前記第２クロック信号のパルス数をカウントす
ることにより、そのパルス幅をそのパルス数ΔＰに対応
するパルス幅に制御した遅延制御信号を出力する遅延制
御手段と、（ｇ）前記遅延制御信号のパルス終了と同時
にパルスを発生させるとともに、前記第２パルス数P2だ
け前記第２クロック信号のパルス数をカウントすること
により、そのパルス幅をその第２パルス数P2に対応する
パルス幅に制御し、パルス波形が前記第1PWM信号と反対
の第2PWM信号を出力する第２変調手段とを有し、前記第
1PWM信号および第2PWM信号を前記２種類のPWM信号とし
て用いるようにしたことを特徴とする。

ここで、パルス数Ｐを基準としてパルス数２ΔＰだけ
互いに相違する第１パルス数P1および第２パルス数P2
は、例えば（Ｐ＋２ΔＰ）を第１パルス数P1として求め
た場合にはＰが第２パルス数P2となり、（Ｐ＋ΔＰ）を
第１パルス数P1として求めた場合には（Ｐ−ΔＰ）が第
２パルス数P2となり、Ｐを第１パルス数P1とした場合に
は（Ｐ−２ΔＰ）が第２パルス数P2となるなど、その求
め方は適宜定められる。しかし、これ等のパルス数P1,P
2は最終的なPWM信号のパルス幅に直接対応するため、パ
ルス数P1,P2の求め方に応じてパルス数Ｐの求め方を変
更したり補正したりすることとなる。換言すれば、パル
ス数Ｐの求め方によってパルス数P1,P2の求め方も変わ
ってくるのであるが、このパルス数P1,P2の値は、最終
的なPWM信号のパルス幅に応じてそれぞれ一定の値とな
るのである。

また、前記第１変調手段，遅延制御手段，および第２
変調手段によって制御されるパルス幅のパルスは、Ｈレ
ベルであってもＬレベルであっても差支えなく、Ｈレベ
ルのパルスではその立ち上がり点がパルスの発生で立ち
下がり点がパルスの終了を意味し、Ｌレベルのパルスで
はその立ち下がり点がパルスの発生で立ち上がり点がパ
ルスの終了を意味する。

作用および発明の効果 このようなPWM信号生成回路においては、第１変調手
段により、第１クロック信号に同期してパルスを発生す
るとともに、パルス幅制御手段によって求められた第１
パルス数P1だけ第２クロック信号のパルス数がカウント
されることにより、そのパルス幅が第１パルス数P1に対
応するパルス幅に制御された第1PWM信号が得られ、遅延
制御手段により、第１クロック信号に同期して上記第1P
WM信号のパルス発生と同時にパルスを発生するととも
に、予め記憶手段に設定されたパルス数ΔＰだけ第２ク
ロック信号のパルス数がカウントされることにより、そ
のパルス幅がパルス数ΔＰに対応するパルス幅に制御さ
れた遅延制御信号が得られる。

また、第２変調手段においては、上記遅延制御信号の
パルス終了と同時にパルスを発生するとともに、前記第
１パルス数P1よりも２ΔＰだけパルス数が少ない第２パ
ルス数P2だけ第２クロック信号のパルス数がカウントさ
れることにより、そのパルス幅が第２パルス数P2に対応
するパルス幅に制御され、且つそのパルス波形が前記第
1PWM信号と反対とされた第2PWM信号が得られる。

上記第2PWM信号は、そのパルス開始点が遅延制御信号
のパルス終了点で、その遅延制御信号のパルス発生と同
時にパルスを発生する第1PWM信号のパルス開始点より
も、遅延制御信号のパルス幅であるパルス数ΔＰに対応
する一定の時間差だけ遅延させられる。また、第2PWM信
号のパルス幅は第1PWM信号のパルス幅よりもパルス数２
ΔＰに相当する時間だけ短いため、そのパルス終了点
は、第1PWM信号のパルス終了点よりもパルス数ΔＰに対
応する一定の時間差だけ早くなる。そして、これ等第1P
WM信号および第2PWM信号のパルスは互いに反対であるた
め、それ等の信号相互の立ち上がり点と立ち下がり点と
の間には上記一定の時間差が与えられることとなり、一
対の被制御素子を切換え制御するための２種類のPWM信
号として用いられる。

なお、上述したのはパルス幅変調を行った部分のパル
スに関するもので、そのパルスを基準としてパルス間隔
に相当する部分では、第1PWM信号の方が第2PWM信号より
もパルス数２ΔＰに相当する時間だけ短くなることは勿
論である。

ここで、上記第1PWM信号のパルス幅や遅延制御信号に
基づいて一定の時間差だけ遅延させられる第2PWM信号の
遅延時間およびパルス幅の精度は、その基準パルスとな
る第２クロック信号のパルス発生周期によって決定され
るが、この第２クロック信号のパルス発生周期は遅延さ
せるべき一定の時間差よりも充分に短い周期であるた
め、その一定の時間差と同じ周期でパルスを発生するク
ロック信号を用いて遅延信号を生成していた従来の場合
に比較して、上記パルス幅や遅延時間のばらつきが小さ
くなり、一対の被制御素子が高い精度で切換え制御され
るようになる。

例えば、上記第２クロック信号のパルス発生周期が50
0n秒で、上記一定の時間差が16μ秒の場合には、最終的
なPWM信号のパルス発生タイミングやパルス幅の精度
は、前記第10図の従来例に比較して32倍になる。

実施例 以下、本発明の一実施例を図面に基づいて詳細に説明
する。なお、以下の実施例において前記従来例と共通す
る部分には同一の符号を付して詳しい説明を省略する。

第１図は本発明の一実施例であるPWM信号生成回路60
を示す回路図であり、第２図は第１図のPWM信号生成回
路60の各部の信号の一例を示すタイムチャートである。
これ等の図において、クロック発生器36,38、コンピュ
ータシステム42は前記第10図に記載の従来例と全く同様
に構成されているが、タイマIC62は第３図に示されてい
るように、レジスタ64,演算器66,第１カンウタ68,第２
カウンタ70,および第３カウンタ72を含んで構成されて
いる。

上記レジスタ64は記憶手段に相当するもので、最終的
なPWM信号X,X′の立ち上がり点と立ち下がり点との間の
一定の時間差τＤを定めるため、その時間差τＤに相当
する第２クロック信号CLKのパルス数ΔＰが予め設定さ
れている。このパルス数ΔＰは、時間差τＤを第２クロ
ック信号CLKのパルス発生周期PT2で割算することによっ
て求められ、例えば時間差τＤが16μ秒でパルス発生周
期PT2が500n秒の場合には“32"に設定される。

演算器66は、前記コンピュータシステム42と共にパル
ス幅制御手段を構成しており、コンピュータシステム42
から供給される制御信号が表すパルス数Ｐに、上記レジ
スタ64に設定されたパルス数ΔＰの２倍２ΔＰを加算す
ることにより、第１パルス数P1（＝Ｐ±２ΔＰ）を算出
する。なお、パルス数Ｐは、第１パルス数P1よりも２Δ
Ｐだけ少ない第２パルス数P2としてそのまま用いられ
る。

第１カウンタ68は第１変調手段に相当するもので、前
記クロック信号T2の立ち上がりと同時に出力信号F3をＬ
レベルにするとともに、上記演算器66によって求められ
た第１パルス数P1が設定されたダウンカウンタの内容を
クロック信号CLKの１パルス毎に１ずつ減算し、そのダ
ウンカウンタの内容が０になるまで信号F3をＬレベルに
維持する。この信号F3は、クロック信号T2に同期してＬ
レベルのパルスを発生するとともに、そのＬレベルのパ
ルス幅が第１パルス数P1に対応するパルス幅に制御され
た第1PWM信号に相当する。なお、クロック信号T2,CLKは
それぞれ第１クロック信号，第２クロック信号に相当
し、それ等を出力する前記クロック発生器36,38はそれ
ぞれ第１クロック発生器，第２クロック発生器に相当す
る。

第２カウンタ70は遅延制御手段に相当するもので、前
記クロック信号T2の立ち上がりと同時に出力信号TEをＬ
レベルにするとともに、前記レジスタ64に記憶されたパ
ルス数ΔＰが設定されたダウンカウンタの内容をクロッ
ク信号CLKの１パルス毎に１ずつ減算し、そのダウンカ
ンウタの内容が０になるまで信号TEをＬレベルに維持す
る。この信号TEは、クロック信号T2に同期して前記信号
F3のＬレベルのパルス発生と同時にＬレベルのパルスを
発生するとともに、そのＬレベルのパルス幅がパルス数
ΔＰに対応するパルス幅に制御された遅延制御信号に相
当する。

第３カウンタ72は、上記信号TEの立ち上がりすなわち
上記第２カウンタ70によってパルス幅制御されたＬレベ
ルのパルスの終了と同時に出力信号E3′をＬレベルにす
るとともに、前記コンピュータシステム42によって求め
られたパルス数Ｐ（＝第２パルス数P2）が設定されたダ
ウンカウンタの内容をクロック信号CLKの１パルス毎に
１ずつ減算し、そのダウンカウンタの内容が０になるま
で信号E3′をＬレベルに維持する。この信号E3′は、そ
の後NOT回路74（第１図参照）によってＨ−Ｌレベルが
反転させられ、信号E3となる。信号E3は、信号TEのＬレ
ベルのパルス終了と同時にＨレベルのパルスを発生する
とともに、そのＨレベルのパルス幅が第２パルス数P2に
対応するパルス幅に制御されたもので、第1PWM信号であ
る前記信号F3とパルス波形が反対の第2PWM信号に相当す
る。上記第３カウンタ72およびNOT回路74は第２変調手
段に相当する。

上記信号E3は、そのＨレベルのパルス開始点が信号TE
のＬレベルのパルス終了点で、その信号TEのパルス発生
と同時にパルスを発生する信号F3のＬレベルのパルス開
始点よりも、信号TEのＬレベルのパルス幅であるパルス
数ΔＰに対応する一定の時間差τＤだけ遅延させられ
る。また、信号E3のＨレベルのパルス幅は信号F3のＬレ
ベルのパルス幅よりもパルス数２ΔＰに相当する時間だ
け短いため、そのＨレベルのパルス終了点は信号F3のＬ
レベルのパルス終了点よりもパルス数ΔＰに対応する一
定の時間差τＤだけ早くなる。すなわち、上記信号E3お
よびF3は、その立ち上がり点が他方の信号の立ち下がり
点よりも時間差τＤだけ遅延させられるのであり、それ
ぞれ前記第５図の回路のPWM信号X,X′として用いられ
る。

なお、PWM信号ＸとなってＵ相への通電時間を規定す
る信号E3のＨレベルのパルス幅は、前記コンピュータシ
ステム42によって求められたパルス数Ｐに対応するた
め、かかるコンピュータシステム42のパルス数Ｐを求め
るためのプログラムは、このようにそのパルス数Ｐがそ
のまま信号E3のＨレベルのパルス幅に対応することを考
慮して設定される。

ここで、上記信号F3のパルス幅や信号TEに基づいて一
定の時間差τＤだけ遅延させられる信号E3の遅延時間お
よびパルス幅の精度は、その基準パルスとなるクロック
信号CLKのパルス発生周期PT2によって決定されるが、こ
のパルス発生周期PT2は遅延させるべき一定の時間差τ
Ｄよりも充分に短い周期（上例では1/32）であるため、
その一定の時間差τＤと同じ周期でパルスを発生するク
ロック信号DLEを用いて遅延信号を生成していた従来の
場合に比較して、上記パルス幅や遅延時間のばらつきが
小さくなり、一対の被制御素子である前記トランジスタ
Tr1,Tr2が高い精度で切換え制御されるようになる。例
えば、上記クロック信号CLKのパルス発生周期PT2が500n
秒で、一定の時間差τＤが16μ秒の場合には、信号E3お
よびF3のパルス発生タイミングやパルス幅の精度は、前
記第10図の従来例に比較して32倍になる。

以上、本発明の一実施例を図面に基づいて詳細に説明
したが、本発明は他の態様で実施することもできる。

例えば、前記実施例では３相のブラシレスDCモータ10
の回転速度制御を行う際にトランジスタブリッジ回路12
を切換え制御するPWM信号X,X′の生成回路について説明
したが、他のDCモータやACモータ、或いはパワートラン
ス等のモータ以外の機器に関する制御回路や、トランジ
スタ以外の被制御素子を有する制御回路にも、本発明は
同様に適用され得る。

また、前記実施例ではPWM信号X,X′の立ち上がり時に
トランジスタTr1,Tr2がオン状態とされるが、立ち下が
り時にオン状態となるように構成されても良い。その場
合には、一方のPWM信号の立ち下がり点を他方のPWM信号
の立ち上がり点よりも一定の時間差τＤだけ遅延させる
ようにすれば良い。なお、ターンオン時間がターンオフ
時間よりも長い被制御素子に対しては、一対のPWM信号
の立ち上がり点と立ち下がり点とのずれを上記と逆にし
なければならないことは勿論である。

また、前記クロック信号T2,CLKのパルス発生周期PT1,
PT2はタイマIC62のクロック応答範囲内で適宜変更で
き、それ等を可変とすることも可能である。なお、タイ
マIC62のレジスタ64に予め設定されるパルス数ΔＰは、
パルス発生周期PT2の変更に伴って変更する必要があ
る。

また、前記実施例では第１パルス数P1として（Ｐ＋２
ΔＰ）が算出され第２パルス数P2としてパルス数Ｐがそ
のまま用いられるようになっているが、これ等のパルス
数P1,P2の求め方は、パルス数Ｐの内容によって適宜変
更される。

また、前記実施例ではタイマIC62から出力された信号
E3′を反転して信号E3が得られるようになっているが、
第３カウンタ72から直接信号E3が出力されるようにする
こともできる。

また、前記実施例では１個のタイマIC62によって記憶
手段や第１変調手段，遅延制御手段等が構成されている
が、機能毎に異なるICを用いることも可能である。

また、前記実施例ではタイマIC62にパルス数ΔＰが設
定されるとともに、そのタイマIC62内で第１パルス数P1
が算出されるようになっているが、パルス数ΔＰがコン
ピュータシステム42に設定されるとともに、そのコンピ
ュータシステム42内で第１パルス数P1が算出されるよう
にしても良い。

また、上記パルス数ΔＰを設定する替わりに時間差τ
Ｄを設定し、クロック信号CLKのパルス発生周期PT2や周
波数からパルス数ΔＰが算出され且つ記憶されるように
しても良い。

また、前記コンピュータシステム42にはクロック信号
T2およびCLKが供給されるようになっているが、それ等
のパルス発生周期PT1,PT2や周波数を設定するようにし
ても良い。

その他一々例示はしないが、本発明は当業者の知識に
基づいて種々の変更，改良を加えた態様で実施すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるパルス幅変調信号生成
回路を示す回路図である。第２図は第１図の生成回路に
おける各部の信号の一例を示すタイムチャートである。
第３図は第１図の実施例におけるタイマICの機能を説明
するブロック線図である。第４図は第１図のパルス幅変
調信号生成回路が好適に用いられる３相ブラシレスDCモ
ータの回転速度制御回路の概略を説明する図である。第
５図は第４図の制御回路における通電切換え部分を示す
回路図である。第６図は第５図の回路におけるパルス幅
変調信号とトランジスタのオン−オフ切換えとの関係を
示す図である。第７図はアナログ素子を有する従来のパ
ルス幅変調信号生成回路の一例を示す回路図である。第
８図および第９図は、第７図の生成回路における各部の
信号の一例を示すタイムチャートである。第10図はコン
ピュータシステムによる従来のパルス幅変調信号生成回
路の一例を示す回路図である。第11図は第10図の生成回
路における各部の信号の一例を示すタイムチャートであ
る。 36……クロック発生器（第１クロック発生器） 38……クロック発生器（第２クロック発生器） 42……コンピュータシステム（パルス幅制御手段） 66……演算器（パルス幅制御手段） 60……パルス幅変調信号生成回路 64……レジスタ（記憶手段） 68……第１カウンタ（第１変調手段） 70……第２カウンタ（遅延制御手段） 72……第３カウンタ（第２変調手段） 74……NOT回路（第２変調手段） Tr1,Tr2……トランジスタ（被制御素子） T2……第１クロック信号 CLK……第２クロック信号 F3……第１パルス幅変調信号 TE……遅延制御信号 E3……第２パルス幅変調信号 τＤ……一定の時間差

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一定周期でパルスを発生するとともにパル
   ス幅変調されたパルス波形が互いに反対の２種類のパル
   ス幅変調信号を用いて、該パルス幅変調信号のレベル変
   化に応じてオン状態とオフ状態とに切り換えられる一対
   の被制御素子を互いに反対の状態となるように切換え制
   御するに際して、該２種類のパルス幅変調信号相互の立
   ち上がり点と立ち下がり点との間に一定の時間差を与え
   るパルス幅変調信号生成回路であって、 前記パルス幅変調信号のパルス発生周期と同じ周期でパ
   ルスを発生する第１クロック信号を出力する第１クロッ
   ク発生器と、 前記第１クロック信号のパルス発生周期よりも充分に短
   い予め定められた一定の周期でパルスを発生する第２ク
   ロック信号を出力する第２クロック発生器と、 前記一定の時間差に相当する前記第２クロック信号のパ
   ルス数ΔＰが予め設定される記憶手段と、 前記パルス幅変調信号のパルス幅を制御するために、そ
   の制御すべきパルス幅に対応する時間に相当する前記第
   ２クロック信号のパルス数Ｐを求め、該パルス数Ｐを基
   準として前記パルス数ΔＰの２倍２ΔＰだけ互いに相違
   する第１パルス数P1および第２パルス数P2を算出するパ
   ルス幅制御手段と、 前記第１クロック信号に同期してパルスを発生させると
   ともに、前記第１パルス数P1および第２パルス数P2のう
   ち多い方の第１パルス数P1だけ前記第２クロック信号の
   パルス数をカウントすることにより、そのパルス幅を該
   第１パルス数P1に対応するパルス幅に制御した第１パル
   ス幅変調信号を出力する第１変調手段と、 前記第１クロック信号に同期して前記第１パルス幅変調
   信号のパルス発生と同時にパルスを発生させるととも
   に、前記パルス数ΔＰだけ前記第２クロック信号のパル
   ス数をカウントすることにより、そのパルス幅を該パル
   ス数ΔＰに対応するパルス幅に制御した遅延制御信号を
   出力する遅延制御手段と、 前記遅延制御信号のパルス終了と同時にパルスを発生さ
   せるとともに、前記第２パルス数P2だけ前記第２クロッ
   ク信号のパルス数をカウントすることにより、そのパル
   ス幅を該第２パルス数P2に対応するパルス幅に制御し、
   パルス波形が前記第１パルス幅変調信号と反対の第２パ
   ルス幅変調信号を出力する第２変調手段と を有し、前記第１パルス幅変調信号および第２パルス幅
   変調信号を前記２種類のパルス幅変調信号として用いる
   ようにしたことを特徴とするパルス幅変調信号生成回
   路。