JPH073942B2 - ポシティブエッジ及びネガティブエッジのパルスを選択的に発生する出力回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電子的デジタル論理回路に関し、特にトリガ
ー入力パルスに応答して論理回路を動作させるために用
いられる出力パルスを発生させるための出力回路に関す
る。

〔従来技術〕

種々の集積回路として、少なくとも１つのトリガー入力
ターミナルピン又はクロツク入力ターミナルピンを含
み、トリガー入力パルス又はクロツク信号の受信に応答
していくつかの形態の動作を該集積回路が開始するよう
に構成されているものを現在利用する事ができる。特
に、トリガー入力信号又はクロツク信号が低論理レベル
（例えば、グランド電位）と高論理レベル（例えば、正
の電源供給電圧）との間を変化し、集積回路がトリガー
入力信号又はクロツク信号の特定の変移点はエツジに応
答する。集積回路に生じる動作が低論理レベルから高論
理レベルへのトリガー入力信号の変移の検出で開始され
る場合、該回路は“ポジテイブエツジトリガー型”と呼
ばれ、そして正に向うパルスがそのような動作を開始す
るために供給されねばならない。逆に、高論理レベルか
ら低論理レベルに変化するトリガー入力信号が検出され
る事により動作が開始する集積回路は“ネガテイブエツ
ジオリガー型”と呼ばれ、そのような動作を開始するた
めにその入力ターミナルでの負に向うパルスの受信が必
要とされる。トリガー入力信号又はクロツク信号に応答
する通常の集積回路はラツチ回路、フリツプフロツプ及
びモノステーブルマルチバイブレータ（すなわちワンシ
ヨツト）を含んでいる。

回路設計者が新しい集積回路を構造のために設計する場
合、設計者は新しい集積回路が駆動用に用いられるとい
う他の集積回路の要求を考慮しなければならない。特
に、もし設計された新しい集積回路が、次段（後続）の
集積回路の入力ターミナルに対してトリガーパルス又は
クロツク信号として用いられる出力パルスを発生するな
らば、回路設計者は出力パルスが正に向うトリガーパル
ス又は負に向うトリガーパルスのいずれとして発生させ
るべきなのかを考えねばならない。しかしながら、多く
の場合、新しい集積回路が広範囲の他の回路、つまりそ
の中のいくつかは正の向うトリガー又はクロツクパルス
入力を必要とし、他のものは負に向うトリガー又はクロ
ツクパルス入力を必要としている他の回路に利用できる
ように集積回路を製造する事が要望されている。かつ
て、回路設計者は１つだけでなく２つの出力パルスター
ミナルを設けて一方に正に向う出力トリガーパルスを、
他方に負に向う出力トリガーパルスを供給する事によつ
て、この問題を解決していた。このような場合、このよ
うな集積回路のユーザーは次段の集積回路に接続するた
めに出力ターミナルの一方を選ぶ必要がある。

上記したような２つの出力ターミナルの提供は、出力パ
ルスが正に向かうものか負に向うものかを集積回路設計
者が決定しなければならない事から軽減するが、２つの
出力ターミナルピンを必要とする事は明らかに不都合で
ある。集積回路がより一層複雑になると、集積回路と外
部とを電気的に接続するための接続体の数は明らかに多
くなる。集積回路のパツケイジの制限のために集積回路
の設計は特に集積回路のパツケイジに適合可能なターミ
ナルピンの数に制限される。したがつて、集積回路の設
計者は、特別のパツケイジにおいて提供されるもつとも
経済的なターミナルピンの使用ができるよう努力してい
る。同一の基本出力信号としての正に向うトリガー出力
パルス及び負に向うトリガー出力パルスを供給するため
に２つの出力ターミナルピンを使用する事は、不経済で
ありしかも集積回路が実行する事ができる動作の数を制
限してしまう。

同一の基本出力信号の正に向うトリガー出力パルス及び
負に向うトリガー出力パルスを提供するために集積回路
に２つの出力ターミナルピンを設けた場合、さらに他の
不都合が生じる。このような集積回路の使用者が、該集
積回路を他の集積回路に相互接続しようとするとき、間
違つた出力ターミナルを注意を払わずに選択してしまう
事が多々ある。後段の集積回路のトリガー入力端子へ接
続するために間違つた出力パルスターミナルを使用者が
選んでしまつた場合、後段の集積回路のトリガー入力タ
ーミナルへの接続のために正しい出力パルスターミナル
を選ぶ事により、問題を検出して訂正するために、使用
者は貴重な時間をついやさなければならない。

米国特許第3,593,169（Markow）はトーンバースト発生
器を開示しており、この発生器は単一のトリガー入力パ
ルスの受信に応答して負のパルス出力が次に続く正のパ
ルス出力を発生する。しかしながら、このMarkowの特許
に開示された回路は正のパルスを発生してゼロボルトに
戻り、負のパルスを発生してゼロボルトに戻るようにパ
ルスを発生し、そしてトリガー入力パルスが入力されな
い場合は出力ターミナルはゼロボルトに保持されてい
る。このような回路は交互電流トランスミツシヨンライ
ン、例えば電話ライン等の駆動に役に立つかもしれない
が、このような出力回路は後段のデジタル論理集積回路
を駆動するために実際に役立たない。これは負に向う出
力パルスが、後段のデジタル論理集積回路の入力スイツ
チングスレツシヨルドよりも完全に低いレベルにあるか
らである。

したがつて、本発明の目的は、汎用されているデジタル
論理集積回路とともに用いる事ができ、かつパルス化さ
れた出力信号を発生してそれにより後段の集積回路が正
に向うトリガー入力パルスを必要とするのか負に向うト
リガー入力パルスを必要とするのかにかかわらず、後段
の集積回路のトリガー入力ターミナルを駆動することが
できる出力回路を提供する事である。

本発明の他の目的は、後段の集積回路が正に向う入力パ
ルスを必要とするのか負に向うトリガー入力パルスを必
要とするのかに拘わらず、後段の集積回路のトリガー入
力端子と直接相互接続する事ができる単一の信号出力端
子を有する出力回路を提供する事である。

本発明のさらに他の目的は、一対の出力パルス端子のう
ちの間違つた出力パルス端子へ後段の集積回路の入力端
子を使用者が接続してしまう可能性を除去した出力回路
を提供する事である。

本発明のさらに他の目的は、出力回路によつて駆動され
る後段の集積回路の入力パルストリガー極性の要求を回
路設計者が考える必要をなくした出力回路を提供する事
である。

本発明のさらに他の目的は、単一の外部受動装置である
付加装置を介して正の出力パルス又は負の出力パルスの
いずれかを発生させる事ができる出力回路を提供する事
である。

これら及び他の目的は、以下に説明される技術によつて
より明瞭となるであろう。

〔発明の要旨〕

本発明の一実施例に従つて簡単に説明すると、本発明は
単一のトリガー入力パルスの受信に応答して単一の出力
ターミナルに正及び負の両方の出力パルスを発生する事
ができる出力回路に関したものである。第１及び第２の
クロツク論理レベルの間を定期的に変化する同期クロツ
ク信号を受けとるためのクロツク入力端子を該出力回路
は有している。該出力回路はまた、トリガーパルスを受
けとるためのトリガー入力端子及び別々の３状態を呈す
る事ができる出力信号を発生するための出力端子とを有
している。第１の状態において、出力端子は第１の出力
論理レベルの比較的低インピーダンスの電圧源を提供す
る。第２の状態において、出力端子は第１の出力論理レ
ベルと反対の第２の論理レベルの比較的低インピーダン
スの電圧源を提供する。第３の状態においては、出力タ
ーミナルは比較的高インピーダンス、すなわちフローテ
イング状態を呈する。

前述の出力回路はまた、クロツク入力端子、トリガー入
力端子及び出力端子に接続された制御回路を含んでい
る。制御回路は、トリガーパルスの受信をする前の状態
として、第３の状態すなわちフローテイング状態を出力
端子に生じるよう初期設定をする。トリガー入力端子に
トリガーパルスが受信された事を検知すると、制御回路
は第１のクロツク論理レベルから第２のクロツク論理レ
ベルへ変化する同期クロツク信号の変化の検出を待ちう
け、そして、このような変化を検出すると出力端子が第
１の出力論理レベルの比較的低インピーダンスの電圧源
を提供するために、第３の、つまりフローテイング状態
から第１の出力状態に出力端子が変化するように制御す
る。同期クロツク信号の次の変化を検出すると、制御回
路は、出力端子が第１の状態から第２の状態に変化して
逆極性の第２の論理レベルである比較的低インピーダン
スの電圧源を提供するように制御する。さらに同期クロ
ツク信号の変化を検出すると、その次のトリガーパルス
が検出される迄、出力端子が第３のすなわちフローテイ
ング状態に戻つてそれを保持するように、制御回路は制
御動作を行なう。

前記出力端子が第３の、つまりフローテイング状態のと
き、出力端子と、出力端子に供給される出力信号が高論
理レベルを保持するようにするための高論理レベルの電
圧源との間にプルアツプ抵抗を接続する事によつて負の
出力トリガーパルスを供給するように、出力回路を構成
する事ができる。同様に、出力端子が第３の、つまりフ
ローテイング状態のとき、出力端子と、出力端子に供給
される出力信号が低論理レベルを保持するようにするた
めの低論理レベルの電圧源との間にプルダウン抵抗を接
続することによつて正の出力トリガーパルスを供給する
ように出力回路を構成する事もできる。

出力回路は、好ましくは一対の出力トランジスタを含ん
で構成され、該一対の出力トランジスタは出力端子に共
通に接続された電流導通端子をそれぞれ有するものであ
る。出力端子が第３のすなわちフローテイング状態の
間、一対の出力トランジスタが非導通となるように、該
一対の出力トランジスタの導電状態を制御回路が制御す
る。出力端子が第１の出力状態のとき、第１の出力論理
レベルの電圧源に出力端子を接続するために少なくも一
方の出力トランジスタが導通状態となり、出力端子が第
２の状態のとき、第２の出力論理レベルの電圧源に出力
端子を接続するために少なくも一方の出力トランジスタ
が導通状態となる。

本発明の好適な実施例において、出力回路は、クロツク
入力端子に接続された分周回路（1/2）を含んでおり、
該回路は同期クロツク信号を受け取つて、同期クロツク
信号の1/2の周波数の分周されたクロツク信号を出力す
る。このような分周回路の出力は、同期クロツク信号の
第２のクロツク論理レベルから第１のクロツク論理レベ
ルに変化する毎に高論理レベルと低論理レベルとの間を
交互に変化する。

出力回路は、該回路の上記出力ターミナルに分周クロツ
ク信号を選択的に供給するために、分周回路の出力へ接
続された入力を有するトランスミツシヨンゲートを含ん
でいる。該トランスミツシヨンゲートは、制御信号に応
答する制御端子を含んでおり、制御信号が第１の状態に
あるとき、出力端子に分周されたクロツク信号を電気的
に接続し、制御信号が第２の状態にあるとき高インピー
ダンス状態をトランスミツシヨンゲートが呈するよう構
成されている。上記の制御回路はトランスミツシヨンゲ
ートの制御端子に接続されて該トランスミツシヨンゲー
トに制御信号を供給する。トリガーパルスを受信する以
前は該制御信号が第２の状態となるように制御回路が初
期状態を設定する。入力トリガーパルスを検出する場
合、該トリガーパルスの受信後、第１のクロツク論理レ
ベルから第２のクロツク論理レベルへの同期クロツク信
号の最初の変化を検出すると、制御信号が第１の状態に
変化するように制御回路が制御する。トリガーパルスの
受信の後、第１のクロツク論理レベルから第２のクロツ
ク論理レベルへの同期クロツク信号の２番目の変化を検
出すると、制御信号が第２の状態に変化するように制御
回路が制御する。このようにして、同期クロツク信号の
1/2サイクルの間、出力端子を高論理レベルの電圧源に
接続し、制御信号が第２の状態毎に同期クロツク信号の
1/2サイクルの間、出力端子を低論理レベルの電圧源に
接続するようトランスミツシヨンゲートが交互に動作す
る。

前記の制御信号を発生するために、前記制御回路はラツ
チ回路を含んでおり、該ラツチ回路は、トリガー入力端
子に接続されかつ第１の状態に設定するためのトリガー
パルスの受信に応答するトリガー入力を有し、対応する
第１の論理状態となる出力を生じる。該ラツチ回路は、
ラツチ回路をリセツトするためのリセツト信号を受ける
ためのリセツト端子を有しており、リセツト信号の受信
により、第２の論理状態にラツチ回路の出力が変化す
る。制御回路はさらにフリツプフロツプを含んでおり、
該フリツプフロツプはラツチ回路の出力に接続されたデ
ータ入力端子及び同期クロツク信号に応答するクロツク
端子を有している。第１のクロツク論理レベルから第２
のクロツク論理レベルへの同期クロツク信号の変化毎
に、データ入力端子に供給された入力に応じて、出力状
態を生じる出力端子をフリツプフロツプ回路は有してい
る。フリツプフロツプの出力はラツチ回路のリセツト端
子に接続され、フリツプフロツプがセツトされる毎にラ
ツチ回路をリセツトする。フリツプフロツプの出力は、
トランスミツシヨンゲートの制御端子に接続され、該ト
ランスミツシヨンゲートに制御信号を供給する。

もし、本発明がMOSFET集積回路の形態に構成されるなら
ば、前記トランスミツシヨンゲートは分周回路の出力と
出力回路の出力端子に並列接続されたＰチヤンネルMOSF
ET及びＮチヤンネルMOSFETを含む事ができる。Ｐ及びＮ
チヤンネルMOSFETのゲート端子は前記制御信号及びその
反転信号によつて駆動され、これにより、制御信号はＰ
及びＮチヤンネルMOSFETを同時に導通又は非導通に制御
する。

〔実施例〕

第１図を参照すると、本発明の一実施例に応じて構成さ
れた出力回路が、参照番号20によつて示された一点鎖線
ブロツク内に示されている。出力回路20は、第１のクロ
ツク論理レベル（例えば高論理レベル）及び第２のクロ
ツク論理レベル（例えば低論理レベル）の間を周期的に
変化する同期クロツク信号を受けとるためのクロツク入
力端子22を有している。この説明においては、出力回路
20を含んでいる集積回路が正の電力供給端子とグランド
端子との間に接続されているものとし、“低論理レベ
ル”とはグランド電位又はその近傍の電位とする。同期
クロツク信号のデユテイサイクル（すなわち、クロツク
信号の一周期に比較してクロツク信号が高論理レベルに
ある期間の割合）は所望の値をとり得るが、この説明に
おいては50％のデユテイサイクル、すなわちクロツク信
号が高論理レベルの期間及び低論理レベルの期間が共に
50％であるとする。端子22によつて受信される同期クロ
ツク信号は、種々の集積回路それぞれに生じる動作の同
期をとるために回路ボードにおいて種々の回路に供給さ
れるシステムクロツクであるとする。

出力回路20はトリガー入力パルスを受信するためのトリ
ガー入力端子24を有している。この説明において、トリ
ガー入力パルスは正のトリガーパルスとする。出力回路
20はさらに、トリガー入力端子24におけるトリガー入力
パルスの受信によりトリガー出力パルスを発生させるた
めの出力端子26を有している。上記したように、本発明
の目的の一つは、後段の集積回路のトリガー入力端子を
適切にトリガーするために正の出力パルス又は負の出力
パルスのいずれかをトリガー出力パルスとして供給する
事である。

さらに第１図を参照すると、出力回路20は、入力端子Ｄ
及び同期クロツク信号を受信するためのクロツク入力端
子22に導体30によつて接続されたクロツク端子CKとを有
するフリツプフロツプ28の形態の分周回路を含んでい
る。フリツプフロツプ28は第１の出力Ｑ及び第２の相補
出力とを有している。相補出力は導体32によつてデ
ータ入力端子Ｄに接続され、第２の、すなわち低論理レ
ベルから第１の、すなわち高論理レベルへ変化する同期
クロツク信号をフリツプフロツプ28が受信する事にフリ
ツプフロツプ28の出力状態を反転させる。したがつて、
フリツプフロツプ28の出力Ｑは、クロツク入力端子22に
よつて受信される同期クロツク信号の1/2の周波数を有
する分周クロツク信号を発生する。これにより、第１図
に示されたように相互接続されたとき、フリツプフロツ
プ28は1/2に分周する回路を提供する。

第１図の出力回路20は、導体36によつて正の電圧供給端
子38に接続されたデータ入力端子Ｄを有するラツチ回路
34も含んでいる。ラツチ回路34はトリガーパルスを受け
取るためのトリガー入力端子24に接続されたトリガー入
力Ｔを有している。ラツチ回路34はラツチ出力信号を発
生するためのラツチ出力Ｑを有している。トリガー入力
Ｔに正のトリガー入力パルスを受信すると、ラツチ回路
34はデータ入力端子Ｄの状態すなわち高論理レベルを出
力Ｑにラツチ出力する。ラツチ回路34はさらに高論理レ
ベル状態のリセツト信号を受信するためのリセツト端子
Ｒを有している。高論理レベルがリセツト端子Ｒに受信
されると、ラツチ回路34はリセツトされ、その出力Ｑは
低論理レベルに戻る。

出力回路20にはさらにフリツプフロツプ40を含んでお
り、フリツプフロツプ40は導体42によつてラツチ回路34
の出力Ｑに接続されたデータ入力端子Ｄを有している。
フリツプフロツプ40は、クロツク端子CKを有しており、
インバータ44が導体30とフリツプフロツプ40のクロツク
端子CKとの間に接続されて端子CKに同期クロツク信号の
相補信号を供給する。フリツプフロツプ40は、相補同期
クロツク信号（▲▼）の正に向うエツジが印加さ
れた時にデータ入力端子Ｄに供給された状態に一致する
ように状態を変化する出力Ｑを有している。導体46はフ
リツプフロツプ40出力Ｑとラツチ回路34のリセツト端子
Ｒに接続されてフリツプフロツプ40がセツトされる毎に
ラツチ回路34をリセツトする。

第１図に示されたように、出力端子26はＰチヤンネルMO
SFET48及びＮチヤンネルMOSFET50のドレイン端子に共通
に接続されている。MOSFET48及び50のソース端子は分周
用フリツプフロツプ28の出力Ｑに導体52によつて共通に
接続されている。ＰチヤンネルMOSFET48とＮチヤンネル
MOSFET50はトランスミツシヨンゲートを構成し、フリツ
プフロツプ28の出力Ｑに供給された分周クロツク信号を
出力端子26に選択的に供給する。MOSFET50のゲート端子
54は導体56によつてフリツプフロツプ40の出力Ｑに接続
され、MOSFET50を導通するための制御信号を該出力Ｑか
ら受けとる。インバータ58は導体56とMOSFET48のゲート
端子60との間に接続され、前記制御信号の相補信号をゲ
ート端子に供給する。第１図において、導体56によつて
供給された制御信号は符号Ｃによつて表わされており、
制御信号Ｃが高論理レベルのとき、MOSFET48と50は共
に、出力端子26へ分周されたクロツク信号Ａを伝達する
ように導通状態になる。他方、制御信号Ｃが低論理レベ
ルのとき、 MOSFET48と50とは同時に非導通状態となり、これにより
出力端子26とフリツプフロツプ28の出力Ｑとの間に高イ
ンピーダンス状態を形成する。したがつて制御信号Ｃが
高論理レベルのとき、第１のenabled状態となり、制御
信号Ｃが低論理レベルのとき第２のdisabled状態とな
る。

第１図において、フリツプフロツプ28によつて供給され
る分周クロツク信号は符号Ａとして示されており、出力
端子26に供給される出力信号は符号Ｂとして示されてい
る。この技術分野の当業者は、出力信号Ｂが別々の３状
態を示すことができる事を理解できるであろう。このよ
うな３状態のうちの第１の状態において、制御信号Ｃは
高論理レベルであり、分周されたクロツク信号Ａは低論
理レベルとなり、出力端子26は低論理レベルの比較的低
インピーダンスの電圧源を提供する。第２の状態におい
て、制御信号Ｃは再び高論理レベルとなるが、分周され
たクロツク信号Ａは高論理レベルとなり、出力端子26は
高論理レベルの比較的低インピーダンスの電圧源を提供
する。第３の状態において、制御信号Ｃは低論理レベル
であり、MOSFET48及び50は非導通となつて、出力端子26
は高インピーダンスを示す。

ラツチ回路34とフリツプフロツプ40とは共に、トリガー
入力端子24にトリガーパルスが受信される毎に制御信号
Ｃを発生するための制御回路を構成する。トリガーパル
スが制御信号Ｃを発生する動作及び出力端子26に得られ
る出力信号Ｂを発生する動作は、第９図に示されたタイ
ミング波形図を参照して以下に説明する。第９図におい
て、クロツク入力端子22に受信された同期クロツク信号
CLKはタイミング波形CLKによつて示されており、一方イ
ンバータ44によつて供給される相補的クロツク信号は波
形▲▼によつて示されている。トリガー入力端子
24によつて受信されるトリガーパルスは、Ｔとして示さ
れたタイミング波形によつて表わされている。ラツチ回
路34の出力Ｑはタイミング波形Ｌによつて表現されてい
る。1/2分周フリツプフロツプ28によつて供給される分
周クロツク信号はタイミング波形Ａによつて示されてお
り、出力端子26に供給される出力信号Ｂはタイミング波
形Ｂによつて示されており、フリツプフロツプ40によつ
て発生される制御信号Ｃはタイミング波形Ｃによつて表
わされている。

第９図において、タイミング波形T,L,C及びＢはそれぞ
れ２回表現されている。これらの波形の第１の組は、同
期クロツク信号CLKが高論理レベルの時にトリガーパル
スＴが受信された場合に対してのものであり、これらの
波形の第２の組は、クロツク信号CLKが低論理レベルの
時にトリガーパルスＴが発生した場合に対してのもので
ある。タイミング波形の第１の組を参照すると、トリガ
ーパルスＴの上昇エツジがラツチ回路34をトリガーする
ために供給されて、データ入力端子Ｄに印加されている
低論理レベルがラツチ回路34の出力Ｑに現われるように
する。これにより、ラツチ回路34によつて供給された出
力信号Ｌは高論理レベルとなる。高論理レベルから低論
理レベルへの同期クロツク信号CLKの次の変化により、
フリツプフロツプ40は相補クロツク信号▲▼によ
るクロツクを受信し、これにより、フリツプフロツプ40
の出力Ｑは、低論理レベルから高論理レベルへその状態
を変化させ、フリツプフロツプ40のデータ入力端子Ｄへ
供給される信号Ｌの状態を変化する。したがつて、制御
信号Ｃは高論理レベルに変化するように示されている。
制御信号Ｃが導体46によつてラツチ回路34のリセツト端
子にフイードバツクされ、これによりラツチ回路34をリ
セツトして、第９図に示されているように、ラツチ出力
信号Ｌが低論理レベルに復帰するようにする。

制御信号Ｃが高論理レベルのとき、MOSFET48と50は導通
状態にされて、出力端子26へ分周されたクロツク信号Ａ
が伝達されるようにする。第９図に示されているよう
に、制御信号Ｃが高論理レベルに変化すると、分周され
たクロツク信号Ａの状態に応じて出力信号Ｂは高インピ
ーダンスつまりフローテイング状態から低論理レベルへ
初期変化する。低論理レベルから高論理レベルに同期ク
ロツク信号CLKが復帰すると、フリツプフロツプ28はク
ロツクされ、分周されたクロツク信号Ａが低論理レベル
から高論理レベルへ変化するようにする。制御信号Ｃは
それにもかかわらず高論理レベルのままであり、したが
つて分周されたクロツク信号Ａによつて供給された高論
理レベルは、出力信号Ｂに伝達されてそれを高論理レベ
ルとする。次の高論理レベルから再び低論理レベルへの
同期クロツク信号の変化が生じると、フリツプフロツプ
40は再び歩進される。しかしながら、ラツチ回路34の出
力信号Ｌが低論理レベルの時、フリツプフロツプ40はリ
セツトされて制御信号Ｃは低論理レベルに戻る。したが
つて、MOSFET48と50は再び非導通状態となり、出力信号
Ｂは高インピーダンス、つまりフローテイング状態に戻
る。出力信号Ｂは他のトリガーパルスが上記説明したシ
ーケンスをくり返すように受信される迄、フローテイン
グ状態を保持する。

第９図の下部に示された信号T,L,C及びＤのタイミング
波形（第２の組）は、第１の組のタイミング波形に示さ
れたものと似ているが、同期クロツク信号CLKが第２の
組のタイミング波形に対して低論理レベルのときにトリ
ガーパルスＴが発生する点で相違している。トリガーパ
ルスＴの初期上昇エツジにおいてラツチ回路34は上記説
明したようにセツトされる。次の低論理レベルから高論
理レベルへの同期クロツク信号CLKの変化が、分周用フ
リツプフロツプ28をトグルする。しかしながら高論理レ
ベルから低論理レベルに同期クロツク信号CLKが変化す
る迄、フリツプフロツプ40はリセツト状態を保つ。高論
理レベルから低論理レベルへクロツク信号CLKが変化す
ると、フリツプフロツプ40はセツトされ、そして制御信
号Ｃは高論理レベルへ変化する。それにより、出力端子
26に分周されたクロツク信号Ａの高論理レベルを伝達す
るためのMOSFET48と50によつて形成されたトランスミツ
シヨンゲートを付勢する。次の低論理レベルから高論理
レベルへ同期クロツク信号が変化すると、分周用フリツ
プフロツプ28は低論理レベルへ変化し、出力信号Ｂはし
たがつて低論理レベルに変化する。ひきつづいて同期ク
ロツク信号が高論理レベルから低論理レベルへ変化する
と、フリツプフロツプ40はリセツトされて制御信号Ｃは
低論理レベルへ変化する。そして出力信号Ｂは高インピ
ーダンスすなわちフローテイング状態に戻る。

第11図には、第１図の出力回路によつて供給された出力
信号の２つのタイミング波形が示されている。第11図の
タイミング波形において、出力信号は、トランスミツシ
ヨンゲートが非導通すなわち高インピーダンス状態の初
期状態ではフローテイング状態である。第11図の上方の
タイミング波形に示されているように、活性、すなわち
付勢状態の場合は、出力信号はまず1/2クロツクサイク
ルの間、高レベルに駆動され、それから1/2クロツクサ
イクルの間、低レベルに駆動される。その後、出力信号
は再び不活性のフローテイング状態に戻る。しかしなが
ら、第11図の下方のタイミング波形に示されるように、
活性すなわち付勢状態の期間において、入力トリガーパ
ルスが分周用フリツプフロツプ28の状態に応答して受信
される場合に応じて、出力信号がまず低レベルに駆動さ
れて次に高レベルに駆動されるよう、変更してもよい。
第２図には、第１図に示された出力回路と基本的に同様
な出力回路20′が示されている。第１図に示された出力
回路20の要素と同一の第２図に示された出力回路20′の
要素は、ダツシユが付された参照番号によつて示されて
いる。第２図の出力回路20′と第１の出力回路20との相
違は、トリガー出力パルス信号Ｂを発生させるための出
力端子26′に分周されたクロツク信号Ａを選択的に結合
するのに用いられるトランスミツシヨンゲートの形式に
関係している。第２図に示されるように、第２図の出力
回路20′における前記トランスミツシヨンゲートは、ス
リーステート出力回路62で形成され、該回路62は分周さ
れたクロツク信号Ａを受信するために導体52′に接続さ
れた入力端子を有している。スリーステート出力回路62
はまた、制御信号Ｃを受信するために導体56′と接続さ
れた制御入力端子を有している。該回路62はさらに、出
力信号Ｂを発生するために出力端子26′に接続された出
力を有している。スリーステート出力回路は当該技術分
野においてよく知られており、出力又は入力として１つ
の端子を交互に用いる事ができるようにするためにマイ
クロプロセツサ集積回路において双方向データ入出力端
子との結合に用いられている。このような端子が入力と
して用いられるとき、スリーステートゲートにおける出
力装置は非導通にされて、該端子に接続された外部回路
によつて決定される論理レベルに該端子が設定される事
を可能にする。第２図に示されたスリーステート出力ゲ
ート62は、出力端子26′が高インピーダンスとなるよう
にするために制御信号Ｃが低レベルのときはいつでも付
勢される。他方、制御信号Ｃが高論理レベルのとき、分
周されたクロツク信号Ａの論理状態に対応する出力信号
の低インピーダンス電圧源をスリーステート出力回路62
は提供する。

第１図又は第２図に示された出力回路を含んだ集積回路
は、正のトリガー入力パルスを必要とする後段の集積回
路へ簡単にインターフエスされるだろう。第４図を参照
すると、インバータゲート64は上記説明した出力回路を
含んだ集積回路をあらわしている。出力端子26は、トリ
ガー入力端子24にトリガー入力パルスが受信されると第
11図に示されるような出力信号を発生する。第４図のゲ
ート66はトリガー入力端子68を有する後段の集積回路を
示している。後段の集積回路66において所望の動作を開
始するために正の入力パルスを必要としていると仮定す
る。第３図を参照すると、上方に示されたタイミング波
形は、後段の集積回路66の入力端子68へ出力端子26を接
続する前に出力端子26に供給される出力パルス信号を示
している。第３図の上方の波形の点線部分はフローテイ
ング状態をあらわしており、一方実線部分は出力信号の
活性状態をあらわしている。この活性状態の間、出力端
子は高論理レベルに初期駆動されてその後低論理レベル
となる。

第３図の上方の波形に示されている出力信号は、第５図
に示されているような手段で、第３図下方の波形に実線
で示されている正のトリガーパルス出力信号に簡単に変
換する事ができる。プルダウン抵抗Ｒ（又は他のインピ
ーダンス）が入力端子68とグランド電位との間に接続さ
れ、出力端子26はジヤンパー線70によつて入力端子68に
接続される。プルダウン抵抗Ｒは、集積回路64の出力が
フローテイング状態のときはいつでも出力端子26がほぼ
グランド電位になるようにプルダウンする。したがつ
て、出力端子26が高論理レベルの場合のみが、出力回路
が出力端子26を高論理レベルに付勢駆動する、出力信号
の活性期間である。それ故、後段の集積回路66のトリガ
ー入力端子によつて受信された入力波形は、第３図下方
の波形の実線によつて示されている。前記の波形の実線
部分は単純な正のトリガーパルスである。

第７図を参照し、本発明の出力回路を含んでいる集積回
路64が、後段の集積回路72とインターフエスされ、該集
積回路72は、該回路72に所望の動作を開始させるための
負のトリガー入力パルスを必要とするトリガー入力端子
74を有しているとしよう。集積回路64の出力端子26を集
積回路72の入力端子74に接続する前に、出力端子26に供
給される出力パルス信号が第６図上方の波形に示されて
いるように出力され、この図において、点線部分が出力
端子26のフローテイング状態を表現している。第６図上
方の波形に示された出力パルスは、第７図及び第８図に
示されているようにトリガー入力端子74と正の電圧供給
端子76との間にプルアツプ抵抗Ｒを接続し、そして出力
端子26とトリガー入力端子74との間にジヤンパー線を接
続する事によつて単純な負のトリガーパルスに簡単に変
換できる。第８図に示されているプルアツプ抵抗Ｒは、
出力端子26がフローテイング状態のときはいつでも、高
論理レベルに出力端子26をプルアツプするように動作す
る。その結果、第６下方の波形は、上方の波形に示され
点線の部分が、高論理レベルにおきかえられた実線を含
んでいる。出力端子26が低論理レベルの期間は、出力端
子26が集積回路64の出力回路によつて低レベルに付勢駆
動されるとき、出力信号の活性期間である。その結果、
集積回路72のトリガー入力端子74は、第６図下方の波形
に示される実線によつて示されるように単なる負のトリ
ガーパルスを受信する。

第10図は、第１図に示された出力回路20の完全トランジ
スタ化した概略図である。第10図の点線のブロツク28
は、第１図に示された分周用フリツプフロツプ28を集合
的に提供するトランジスタを含んでいる。第１図に示さ
れた要素と対応する第10図に示された要素は、前記参照
番号を対応させる事によつて示されている。フリツプフ
ロツプ28において、トランジスタ76と78とはインバータ
ゲートを形成し、トランジスタ76はスイツチング手段と
して用いられ、トランジスタ78は負荷インピーダンスと
して用いられている。同様に、トランジスタ80と82は他
のインバータを形成し、トランジスタ80はスイツチング
手段として用いられ、トランジスタ82は負荷インピーダ
ンスとして用いられている。スイツチングトランジスタ
80によつて発生される信号は、トランジスタ84によつて
スイツチングトランジスタ86のゲートに選択的に接続さ
れる。トランジスタ86は、結合トランジスタ88によつて
負荷トランジスタ90に接続されてフリツプフロツプ28′
の出力を発生する。トランジスタ86のゲートは、トラ
ンジスタ92によつて導体32′に選択的に接続されてフリ
ツプフロツプ28′をトグルするために出力を受信す
る。スイツチングトランジスタ80はフリツプフロツプ2
8′のＱ出力を発生し、分周されたクロツク信号Ａを供
給する。

第10図に示されるように、ラツチ回路34′はD-フリツプ
フロツプとして提供され、該D-フリツプフロツプはフリ
ツプフロツプ28′と同様に構成される。同様に、フリツ
プフロツプ40′は、導体56′に制御信号Ｃを供給するた
めに同様な手段で構成される。スイツチングトランジス
タ94と負荷トランジスタ96とはインバータ44′を形成
し、フリツプフロツプ40′のクロツク入力へ相補的同期
クロツク信号を供給する。同様に、スイツチングトラン
ジスタ98と負荷トランジスタ100とはインバータ58′を
形成し、PGチヤンネルMOSFET48′のゲート端子に制御信
号Ｃの相補信号を供給する。

後段の集積回路が正の入力トリガーパルスを必要として
いるか負の入力トリガーパルスを必要としているかにか
かわらず、入力トリガーパルスに応答して後段の集積回
路を駆動する事ができるトリガー出力パルスを供給する
出力回路が説明された事が認識惟されるであろう。した
がつて、このような出力回路は、単一出力端子を有する
集積回路であればインターフエースする事ができる。さ
らに、上記説明したように、本発明によつて供給される
出力パルスは、単にプルダウン抵抗又はプルアツプ抵抗
をそれぞれ付加する事によつて単純な正のトリガーパル
ス又は単純な負のトリガーパルスに簡単に変更できる。
本発明の出力回路は集積回路の設計に広範囲に利用する
事ができ、特にメロデイー集積回路、音声合成集積回
路、音声分析集積回路、キー検出集積回路及び電子的ア
ラームクロツク集積回路のような消費者関連製品に利用
する事ができる。本発明の好適な実施例を参照して本発
明が記載されたが、この記載は目的の達成を説明するた
めのもので本発明の範囲を限定するように解釈されるも
のではない。特許請求の範囲によつて定義された発明の
技術思想及び範囲から逸脱する事なく、種々の変形及び
変更が当業者によつてなされるだろう。

【図面の簡単な説明】

第１図は、入力トリガーパルスに応答して正及び負の両
方のパルス出力を含んでいる出力信号を発生するための
出力回路の本発明を開示するブロツク図、 第２図は、第１図に示された出力回路と同様な回路でス
リーステート出力ゲートを含んでいる出力回路、 第３図は、前記出力回路の出力端子をプルダウン抵抗に
接続する前と後の一対の出力パルス波形図、 第４及び５図は、正のトリガー出力パルスを発生するた
めのプルダウン抵抗とともに前記出力回路及び後段回路
とを示している回路概略図、 第６図は、前記出力回路の出力端にプルアツプ抵抗を接
続する前と後の一対の出力パルス波形図、 第７及び８図は、負のトリガー出力パルスを発生するた
めのプルアツプ抵抗とともに前記出力回路及び後段回路
とを示している回路概略図、 第９図は、第１及び２図に示された出力回路の動作を示
しているタイミング波形図、 第10図は、第１図に示されたブロツク図に対応するMOSF
ET回路、 第11図は、本発明の出力端子に発生する事ができる出力
信号の一対のタイミング波形図である。

Claims (5)

【特許請求の範囲】
1. 【請求項１】トリガー信号に応答して、単一の出力端子
   に、第１の論理レベルから第２の論理レベルに変化する
   フロントエッジを有する第１の出力パルス、第２の論理
   レベルから第１の論理レベルに変化するフロントエッジ
   を有する第２の出力パルスのいずれかを、後段に接続さ
   れた回路に応じて選択的に発生させることができる出力
   回路において、 （ａ）前記第１の論理レベルと前記第２の論理レベルと
   の間で周期的に変化するクロック信号が供給されるクロ
   ック入力端子（22;22′）と、 （ｂ）トリガー信号が供給されるトリガー入力端子（2
   4;24′）と、 （ｃ）前記クロック入力端子に接続され、前記クロック
   信号の周波数を1/2に分周して分周クロック信号を発生
   する分周手段（28;28′）と、 （ｄ）前記クロック入力端子及び前記トリガー入力端子
   に接続され、前記クロック信号及び前記トリガー信号に
   応答して制御信号を発生する制御信号発生手段であっ
   て、該トリガー信号の入力時から前記クロック信号が最
   初に前記第２の論理レベルに変化した時点から前記クロ
   ック信号の１周期分の時間幅の制御信号を発生する制御
   信号発生手段（34、40、44;34′、40′、44′）と、 （ｅ）前記分周クロック信号および前記制御信号に応答
   して、その出力が 前記制御信号が供給されてない場合に、高出力インピー
   ダンス状態となり、 前記制御信号が供給された場合であって、前記分周クロ
   ック信号が前記第１の論理レベルのときに該第１の論理
   レベルの低出力インピーダンス状態となり、分周クロッ
   ク信号が前記第２の論理レベルのときに該第２の論理レ
   ベルの低出力インピーダンス状態 となる出力手段であって、前記出力端子に接続された出
   力手段（48、50;62）と を備えていることを特徴とする出力回路。
2. 【請求項２】請求項１記載の出力回路において、前記出
   力手段は、前記制御信号によってオンオフ制御されて、
   オン時に前記分周クロック信号を通過させるトランスミ
   ッションゲート回路（48、50）であることを特徴とする
   出力回路。
3. 【請求項３】請求項１記載の出力回路において、前記出
   力手段は、前記制御信号によって制御されて、オン時に
   前記分周クロック信号に応じたレベルの出力を発生する
   スリーステート回路（62）であることを特徴とする出力
   回路。
4. 【請求項４】請求項１、２又は３記載の出力回路におい
   て、前記制御信号発生手段は、前記クロック信号を反転
   するインバータ回路（44;44′）と、 前記トリガー信号により第１のラッチ状態に第２のラッ
   チ状態から反転ラッチされる第１のラッチ回路（34;3
   4′）と、 前記インバータ回路からの反転クロック信号に同期して
   前記第１のラッチ回路の出力を読み込んで前記制御信号
   を発生する第２のラッチ回路であって、前記第１のラッ
   チ回路が前記第１のラッチ状態にある場合に第１のラッ
   チ状態にされ、前記第１のラッチ回路が前記第２のラッ
   チ状態にある場合に第２のラッチ状態にされ、しかも第
   １のラッチ状態にされたときに前記第１のラッチ回路を
   リセットする第２のラッチ回路（40;40′）と からなることを特徴とする出力回路。
5. 【請求項５】請求項１〜４いずれかに記載の出力回路に
   おいて、該出力回路はさらに、前記出力端子と高論理レ
   ベルの電圧源との間に接続されたプルアップ抵抗、又は
   前記出力端子と低論理レベルの電圧源との間に接続され
   たプルダウン抵抗を備え、前記出力手段が高出力インピ
   ーダンス状態のときに、前記出力端子を第１の論理レベ
   ル又は第２の論理レベルに保持するよう構成されている
   ことを特徴とする出力回路。