KR19990031076A - 단일 펄스 발생 회로 - Google Patents

Abstract

본 발명은 단일 펄스 발생 회로에 관한 것으로서, 더 구체적으로는 클럭의 주기에 상관없이 펄스 신호를 인가받을 때, 단일 펄스 신호를 발생하는 단일 펄스 발생 회로에 관한 것으로서, 외부로부터 인가되는 제 1 펄스 신호와 초기화 신호에 응답하여 발생되는 재 2 펄스 신호를 인가 받고, 상기 제 1 펄스 신호보다 폭이 연장된 펄스 신호를 저장하는 래치부와; 상기 폭이 연장된 펄스 신호를 인가 받고, 외부로부터 인가된 클럭 신호에 응답하여 제 3 펄스 신호를 발생하는 제 1 플립플롭과; 상기 제 3 펄스 신호를 인가 받고, 상기 클럭 신호에 응답하여 제 2 펄스 신호와 제 2 반전 펄스 신호를 발생하는 제 2 플립플롭과; 상기 제 3 펄스 신호와 제 2 반전 펄스 신호를 조합하여 단일 펄스 신호를 출력하는 조합부를 포함한다.

Description

단일 펄스 발생 회로(single pulse generating circuit)

본 발명은 단일 펄스 발생 회로에 관한 것으로서, 더 구체적으로는 클럭 신호의 주기보다 짧은 펄스 신호를 외부로부터 인가 받아도 단일 펄스 신호를 만들어 낼 수 있는 단일 펄스 발생 회로에 관한 것이다.

도 1a는 통상적인 단일 펄스 발생 회로의 구성을 보여주는 회로도이고, 도 1b는 그에 따른 출력 타이밍도이다.

단일 펄스 발생 회로는 플립플롭(flip flop)만을 갖고 구성하여도 얻고자 하는 단일 펄스 신호를 출력하며, 도 1b에 도시된 바와 같이 외부로부터 펄스 신호(IN)를 제 1 플립플롭(F/F1)에 인가하면 플립플롭(F/F1)은 클럭 신호(CLK)에 동기되어 일정 폭을 갖는 제 1 펄스 신호(Q1)를 출력한다. 그런 다음 제 2 플립플롭(F/F2)은 상기 제 1 펄스 신호(Q1)를 인가 받고, 인버터(2)를 통해 반전된 클럭 신호에 동기되어 제 2 펄스 신호(Q2)를 출력한다. 상기 제 1 펄스 신호(Q1)와 제 2 펄스 신호(Q2)는 낸드 게이트(1)의 입력단들에 인가되어 단일 펄스 신호(single pulse ; SP)를 출력하게 된다.

도 1c는 단일 펄스 발생 회로의 다음과 같은 문제점을 보여주고 있다.

상술한 바와 같은 구성을 갖는 단일 펄스 발생 회로에 상기 클럭 신호의 한 주기 구간보다 월등히 폭이 작은 펄스 신호(IN)가 제 1 플립플롭(F/F1)에 인가되면, 제 1 플립플롭(F/F1)은 물론 제 2 플립플롭(F/F2)으로부터 활성화되는 어떤 펄스 신호들도 얻을 수가 없게 된다. 그에 따라, 비활성화되는 상기 펄스 신호들로 인해 최종적으로 낸드 게이트는 단일 펄스 신호를 출력하지 않게 되는 문제점이 발생하게 된다.

따라서, 본 발명의 목적은 클럭 신호의 주기보다 작은 폭을 갖는 펄스 신호를 입력하여도 단일 펄스 신호를 출력하는 단일 펄스 발생 회로를 제공하기 위함이다.

도 1a는 종래 기술에 따른 단일 펄스 발생 회로의 구성을 보여주는 회로도:

도 1b내지 도 1c는 종래 기술에 따른 단일 펄스 발생 회로의 출력 타이밍도:

도 2a는 본 발명의 실시예에 따른 단일 펄스 발생 회로의 구성을 보여주는 회로도:

도 2b는 단일 펄스 발생 회로의 입력에 따른 출력 타이밍도:

*도면의 주요부분에 대한 부호 설명

F/F1, F/F2 : 플립플롭 10 : 래치 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 제 1 펄스 신호와 제 2 펄스 신호를 인가 받고, 상기 제 1 펄스 신호보다 폭이 연장된 펄스 신호를 발생하는 래치부와; 상기 폭이 연장된 펄스 신호를 인가 받고, 외부로부터 인가된 클럭 신호에 응답하여 제 3 펄스 신호를 발생하는 제 1 플립플롭과; 상기 제 3 펄스 신호를 인가 받고, 상기 클럭 신호에 응답하여 제 2 펄스 신호와 제 2 반전 펄스 신호를 발생하는 제 2 플립플롭과; 상기 제 3 펄스 신호와 제 2 반전 펄스 신호를 조합하여 단일 펄스 신호를 출력하는 조합부를 포함한다.

바람직한 실시예에 있어서, 상기 래치부로부터 발생된 펄스 신호는 상기 클럭 신호의 한 주기보다 긴 펄스 폭을 갖는다.

바람직한 실시예에 있어서, 상기 래치부는 노어 게이트들 및 인버터를 포함한다.

바람직한 실시예에 있어서, 상기 초기화 신호는 상기 단일 펄스 신호가 발생될 때 출력된다.

바람직한 실시예에 있어서, 상기 래치부는 상기 초기화 신호에 응답하여 비활성화되는 제 2 펄스 신호가 인가될 때 저장된 펄스 신호를 리셋한다.

이와 같은 회로에 의해서, 입력 펄스 신호의 폭이 클럭 신호의 주기보다 작아도 원하는 단일 펄스 신호를 출력할 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 2a내지 도 2b에 의거하여 상세하게 설명한다.

도 2a를 참조하면, 외부로부터 인가되는 펄스 신호가 클럭 신호의 주기보다 작은 폭을 갖고 있어도, 이는 래치 회로를 통해 입력될 때보다 폭이 길어져 플립플롭의 데이터로 입력된다. 그 결과 입력 펄스 신호의 폭이 클럭 신호보다 작아도 단일 펄스 신호를 얻을 수 있다.

도 2a는 본 발명의 실시예에 따른 펄스 발생 회로의 구성을 구체적으로 보여주는 회로도이다.

도 2a를 참조하면, 단일 펄스 발생 회로는 래치 회로(10), 제 1 플립플롭(F/F1), 제 2 플립플롭(F/F2), 조합 회로를 구비하고 있으며, 상기 래치 회로(10)는 노어 게이트들(3,4)을 구비하며, 상기 플립플롭들(F/F1, F/F2)은 클럭 신호(CLK)와 초기화 신호(Clear)를 동시에 인가 받는다. 마지막으로 조합 회로는 상기 플립플롭들(F/F1, F/F2)로부터 출력되는 펄스 신호들 을 입력으로 하는 낸드 게이트(1)를 포함한다.

도 2b는 단일 펄스 발샐 회로의 입력 펄스 신호에 따른 출력 타이밍도이다.

도 2a 내지 도 2b를 참조하면, 각 플립플롭에 초기화 신호(Clear)를 인가하여 이들의 출력을 초기화시키며, 이들 중 제 2 플립플롭(F/F2)의 초기값(Q2)인 ″low″는 래치 회로(10)로 전달된다. 이때, 래치 회로(10)는 플립플롭들(F/F1, F/F2)에 인가되는 클럭 신호(CLK)의 주기보다도 폭이 작은 펄스 신호(IN)를 인가 받는다고 하면, ″high″의 펄스 신호(IN)를 인가 받는 제 1 노어 게이트(3)는 그 특성상 무조건 ″low″를 출력하며, 이는 제 2 펄스 신호(Q2)를 일입력단으로 인가 받는 제 2 노어 게이트(4)의 타 입력단으로 인가되어 ″high″를 출력한다. 그 결과 래치 회로(10) 내의 제 1 노어 게이트(3)의 출력은 인버터(5)의 출력단에 접속되어 래치 회로(10)의 출력을 반전시켜 제 1 노드(N1)로 상기 제 1 펄스 신호(IN)보다 폭이 긴 펄스 신호를 출력한다.

이는 클럭 신호(CLK)보다 폭이 작은 제 1 펄스 신호(IN)가 래치 회로(10)를 통해 전달됨에 따라 얻어지는 결과이다. 이로써 제 1 플립플롭(F/F1)은 종래와 같이 펄스폭이 클럭 신호(CLK)보다 작은 펄스 신호(IN)를 바로 인가 받는 것이 아니라, 래치 회로(10)를 통해 폭이 길어진 펄스 신호를 제 1 노드(N1)로부터 전달받는다. 이때 래치 회로(10)를 통해 제 1 노드(N1)로 전달되는 펄스 신호의 폭은 적어도 클럭 신호(CLK)의 한 주기에 해당하는 구간과 동일하거나 이보다 길어지게 된다.

다음으로, 래치회로(10)로 인해 제 1 플립플롭(F/F1)은 제 1 노드(N1)로 전달되는 펄스 신호를 인가 받고, 클럭 신호(CLK)에 동기 되어 도 2b와 같은 펄스 신호(Q1)를 출력함과 동시에, 이는 제 2 플립플롭(F/F2)의 데이터로 입력된다. 그러므로 제 2 플립플롭(F/F2)은 상기 제 1 플립플롭(F/F1)에 인가되는 클럭 신호(CLK)와 동일한 주기를 갖는 클럭 신호(CLK)에 동기 되어 제 2 펄스 신호(Q2)와 제 2 반전 펄스 신호 를 출력한다. 그리고 상기 제 1 플립플롭(F/F1)의 펄스 신호(Q1)와 제 2 반전 펄스 신호 는 낸드 게이트(1)에 인가되어 펄스 신호들 이 동시에 활성화되는 구간만큼의 폭을 갖는 단일 펄스 신호(SP)를 출력한다. 이어서, 초기화 신호(Clear)를 활성화시켜 각 플립플롭에 인가한 뒤, 래치 회로(10)에 저장된 펄스 신호를 리셋(reset)시킨다. 상기 초기화 신호(clear)는 단일 펄스 신호(SP)가 출력될 때마다 활성화되어 플립플롭에 인가됨으로써 래치회로(10)를 초기화시킨다.

그러므로, 클럭 신호보다 아무리 짧은 펄스 신호가 플립플롭에 인가되더라도 래치 회로를 통해 폭이 클럭 신호의 주기 폭보다 길어진 펄스 신호가 플립플롭에 입력됨에 따라 단일 펄스 신호(SP)를 얻을 수 있다.

따라서, 단일 펄스 발생 회로에 아무리 폭이 작은 입력 펄스 신호를 인가하여도 단일 펄스 신호를 얻을 수 있는 효과가 있다.

Claims (5)

1. 외부로부터 인가되는 제 1 펄스 신호와 초기화 신호에 응답하여 발생되는 재 2 펄스 신호를 인가 받고, 상기 제 1 펄스 신호보다 폭이 연장된 펄스 신호를 저장하는 래치 수단과;

   상기 폭이 연장된 펄스 신호를 인가 받고, 외부로부터 인가된 클럭 신호에 응답하여 제 3 펄스 신호를 발생하는 제 1 플립플롭과;

   상기 제 3 펄스 신호를 인가 받고, 상기 클럭 신호에 응답하여 제 2 펄스 신호와 제 2 반전 펄스 신호를 발생하는 제 2 플립플롭과;

   상기 제 3 펄스 신호와 제 2 반전 펄스 신호를 조합하여 단일 펄스 신호를 출력하는 조합 수단을 포함하는 단일 펄스 발생 회로.
2. 제 1 항에 있어서,

   상기 래치 수단으로부터 발생된 펄스 신호는 상기 클럭 신호의 한 주기보다 긴 펄스 폭을 갖는 단일 펄스 발생 회로.
3. 제 1 항에 있어서,

   상기 래치 수단은 노어 게이트들을 포함하는 단일 펄스 발생 회로.
4. 제 1 항에 있어서,

   상기 초기화 신호는 상기 단일 펄스 신호가 발생될 때, 출력되는 펄스 신호인 단일 펄스 발생 회로.
5. 제 1 항에 있어서,

   상기 래치 수단은 상기 초기화 신호에 응답하여 발생되는 제 2 펄스 신호가 인가될 때, 저장된 펄스 신호가 리셋되는 단일 펄스 발생 회로.