JPH0223714A - ポシティブエッジ及びネガティブエッジのパルスを選択的に発生する出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、電子的デジタル論理回路に関し、特にトリガ
ー入力パルスに応答して論理回路を動作させるために用
いられる出力パルスを発生させるための出力回路に関す
る。

〔従来技術〕

種々の集積回路として、少なくとも１つのトリガー入力
ターミナルピン又はクロック入力ターミナルピンな含み
、トリガー入力パルス又はクロック信号の受信に応答し
ていくつかの形態の動作を該集積回路が開始するように
構成されているものを現在利用する事ができる。特に、
トリガー人力信号又はクロック信号が低論理レベル（例
えば、グランド電位）と高論理レベル（例えば、正の電
源供給電圧）との間を変化し、集積回路がトリガー人力
信号又はクロック信号の特定の変移点はエツジに応答す
る。集積回路に生じる動作が低論理レベルから高論理レ
ベルへのトリガー人力信号の変移の検出で開始される場
合、該回路は′°ポジティブエツジトリガー型″と呼ば
れ、そして正に向うパルスがそのような動作を開始する
ために供給されねばならない。逆に、高論理レベルから
低論理レベルに変化するトリガー人力信号が検出される
事により動作が開始する集積回路は゛′ネガティブエツ
ジトリガー型″と呼ばれ、そのような動作を開始するた
めにその入力ターミナルでの負に向うパルスの受信が必
要とされる。トリガー人力信号又はクロック信号に応答
する通常の集積回路はラッチ回路、フリップフロップ及
びモノステーフルマルチバイブレータ（すなわちワンシ
ョット）を含んでいる。

回路設計者が新しい集積回路を製造のために設計をする
場合、設計者は新しい集積回路が駆動用に用いられると
いう他の集積回路の要求を考慮しなければならない。特
に、もし設計された新しい集積回路が、次段（後続）の
集積回路の入力ターミナルに対してトリガーパルス又（
はクロック信号として用いられる出力パルスを発生する
ならば、回路設計者は出力パルスが正に向うトリガーパ
ルス又は負に向うトリガーパルスのいずれとして発生さ
せるべきなのかを考えねばならない。しかしながら、多
くの場合、新しい集積回路が広範囲の他の回路、つまり
その中のいくつかは正の向うトリガー又はクロックパル
ス入力を必要とし、他のものは負に向うトリガー又はク
ロックパルス入力を必要としている他の回路に利用でき
るように集積回路を製造する事が要望されている。かつ
て、回路設計者は１つだけでなく２つの出力パルスター
ミナルを設けて一方に正に向う出カドリガーパルスを、
他方に負に向う出カドリガーパルスを供給する事によっ
て、この問題を解決していた。このような場合、このよ
うな集積回路のユーザーは次段の集積回路に接続するた
めに出力ターミナルの一方を選ぶ必要がある。

上記したような２つの出力ターミナルの提供は、出力パ
ルスが正に向うものか負に向うものかを集積回路設計者
が決定しなければならない事がら軽減するが、２つの出
力ターミナルピンを必要とする事は明らかに不都合であ
る。集積回路がより一層複雑になると、集積回路と外部
とｆｒ：電気的に接続するための接続体の数は明らかに
多くなる。集積回路のパッケイジの制限のために集積回
路の設計は特に集積回路のパック・ｆジに適合可能なタ
ーミナルピンの数に制限される。したがって、集積回路
の設計者は、特別のパッケイジにおいて提供されるもつ
とも経済的なターミナルピンの使用ができるよう努力し
ている。同一の基本出力信号としての正に向うトリガー
出力パルス及び負に向うトリガー出力パルスを供給する
ために２つの出力ターミナルピンを使用する事は、不経
済でありしかも集積回路が実行する事ができる動作の数
を制限してし１う。

同一の基本出力信号の正に向うトリガー出力パルス及び
負に向うトリガー出力パルスを提供するために集積回路
に２つの出力ターミナルピンを設けた場合、さらに他の
不都合が生じる。このような集積回路の使用者が、該集
積回路を他の集積回路に相互接続しようとするとき、間
違った出力ターミナルを注意を払わずに選択してしまう
事が多々ある。後段の集積回路のトリガー入力端子へ接
続するために間違った出力パルスターミナルを使用者が
選んでし１つだ場合、後段の集積回路のトリガー入力タ
ーミナルへの接続のために正しい出力パルスターミナル
を選ぶ事により、問題を検出して訂正するために、使用
者は貴重な時間をついやさなければならない。

米国特許箱３，５９３，１６９　（Ｍａｒｋｏｗ）はト
ーンバースト発生器を開示しており、この発生器は単一
のトリガー入力パルスの受信に応答して負のパルス出力
が次に続く正のパルス出力を発生する。

しかしながら、このＭａｒｋｏｗ　　の特許に開示され
た回路は正のパルスを発生してゼロボルトに戻り、負の
パルスを発生してゼロボルトに戻るようにパルスを発生
し、そしてトリガー入力パルスが入力されない場合は出
力ターミナルはゼロボルトに保持されている。このよう
な回路は交互電流トランスミッションライン、例えば電
話ライン等の駆動に役に立つかもしれないが、このよう
な出力回路は後段のデジタル論理集積回路を駆動するた
めに実際に役立たない。これは負に向う出力パルスが、
後段のデジタル論理集積回路の入力スイッチングスレッ
ショルドよシも完全に低いレベルにあるからである。

したがって、本発明の目的は、汎用されているデジタル
論理集積回路とともに用いる事ができ、かつパルス化さ
れた出力信号を発生してそれにょシ後段の集積回路が正
に向うトリガー入力パルスを必要とするのか負に向うト
リガー入力パルスを必要とするのかにかかわらず、後段
の集積回路のトリガー入力ターミナルを駆動することが
できる出力回路を提供する事である。

本発明の他の目的は、後段の集積回路が正に向う入力パ
ルスを必要とするのか負に向うトリガー入力パルスを必
要とするのｍ、；７に拘わらず、後段の集積回路のトリ
ガー入力端子と直接相互接続する事、ができる単一の信
号出力端子を有する出力回路を提供する事である。

本発明のさらに他の目的は、一対の出力パルス端子のう
ちの間違った出力パルス端子へ後段の集積回路の入力端
子を使用者が接続してしまう可能性を除去した出力回路
を提供する事である。

本発明のさらに他の目的は、出力回路によって駆動され
る後段の集積回路の入力パルストリガー極性の要求を回
路設計者が考える必要をなくした出力回路を提供する事
である。

本発明のさらに他の目的は、単一の外部受動装置である
付加装置を介して正の出力パルス又は負の出力パルスの
いずれかを発生させる事ができる出力回路を提供する事
である。

これら及び他の目的は、以下に説明される技術によって
より明瞭となるであろう。

〔発明の要旨〕

本発明の一実施例に従って簡単に説明すると、本発明は
単一のトリガー入力パルスの受信に応答して単一の出力
ターミナルに正及び負の両方の出力パルスを発生する事
ができる出力回路に関したものである。第１及び第２の
クロック論理レベルの間を定期的に変化する同期クロッ
ク信号を受けとるためのクロック入力端子を該出力回路
は有している。該出力回路はまた、トリガーパルスを受
けとるためのトリガー入力端子及び別々の３状態を呈す
る事ができる出力信号を発生するための出力端子とを有
している。第１の状態において、出力端子は第１の出力
論理レベルの比較的低インピーダンスの電圧源を提供す
る。第２の状態において、出力端子は第１の出力論理レ
ベルと反対の第２の論理レベルの比較的低インピーダン
スの電圧源を提供する。第３の状態においては、出力タ
ーミナルは比較的高インピーダンス、すなわちフローテ
ィング状態を呈する。

前述の出力回路はまた、クロック入力端子、トリガー入
力端子及び出力端子に接続された制御回路を含んでいる
。制御回路は、トリガーパルスの受信をする前の状態と
して、第３の状態すなわちフローティング状態を出力端
子に生じるよう初期設定をする。トリガー入力端子にト
リガーパルスが受信された事を検知すると、制御回路は
第１のクロック論理レベルから第２のクロック論理レベ
ルへ変化する同期クロック信号の変化の検出を待ちうけ
、そして、このような変化を検出すると出力端子が第１
の出力論理レベルの比較的低インピーダンスの電圧源を
提供するために、第３の、つ１、！ｌｌｌフローティン
グ状態から第１の出力状態に出力端子が変化するように
制御する。同期クロック信号の次の変化を検出すると、
制御回路は、出力端子が第１の状態から第２の状態に変
化して逆極性の第２の論理レベルである比較的低インピ
ーダンスの電圧源を提供するように制御する。さらに同
期クロック信号の変化を検出すると、その次のトリガー
パルスが検出される迄、出力端子が第３のすなわちフロ
ーティング状態に戻ってそれを保持するように、制御回
路は制御動作を行なう。

前記出力端子が第３の、っまシフローティング状態のと
き、出力端子と、出力端子に供給される出力信号が高論
理レベルを保持するようにするための高論理レベルの電
圧源との間にプルアップ抵抗を接続する事によって負の
出カドリガーパルスを供給するように、出力回路を構成
する事ができる。同様に、出力端子が第３の、っまシフ
ローティング状態のとき、出力端子と、出力端子に供給
される出力信号が低論理レベルを保持するようにするた
めの低論理レベルの電圧源との間にプルダウン抵抗を接
続することによって正の出カドリガーパルスを供給する
ように出力回路を構成する事もできる。

出力回路は、好ましくは一対の出力トランジスタを含ん
で構成され、該一対の出力トランジスタは出力端子に共
通に接続された電流導通端子をそれぞれ有するものであ
る。出力端子が第３のすなわちフローティング状態の間
、−４１の出力トランジスタが非導通となるように、該
一対の出力トランジスタの導電状態を制御回路が制御す
る。出力端子が第１の出力状態のとき、第１の出力論理
レベルの電圧源に出力端子を接続するために少なくも一
方の出力トランジスタが導通状態となシ、出力端子が第
２の状態のとき、第２の出力論理レベルの電圧源に出力
端子を接続するために少なくも一方の出力トランジスタ
が導通状態となる。

本発明の好適な実施例において、出力回路は、クロック
入力端子に接続された分周回路（し２）を含んでおり、
該回路は同期クロック信号を受は取って、同期クロック
信号の１／２の周波数の分周されたクロック信号を出力
する。このような分周回路の出力は、同期クロック信号
の第２のクロック論理レベルから第１のクロック論理レ
ベルに変化する毎に高論理レベルと低論理レベルとの間
を交互に変化する。

出力回路は、該回路の上記出力ターミナルに分周クロッ
ク信号を選択的に供給するために、分周回路の出力へ接
続された入力を有するトランスミッションゲートを含ん
でいる。該トランスミッションゲートは、制御信号に応
答する制御端子を含んでおり、制御信号が第１の状態に
あるとき、出力端子に分周されたクロック信号を電気的
に接続し、制御信号が第２の状態にあるとき高インピー
ダンス状態をトランスミッションゲートが呈するよう構
成されている。上記の制御回路はトランスミッションゲ
ートの制御端子に接続されて該トランスミッションゲー
トに制御信号を供給する。トリガーパルスを受信する以
前は該制御信号が第２の状態となるように制御回路が初
期状態を設定する。入カドリガーパルスを検出する場合
、該トリガーパルスの受信後、第１のクロック論理レベ
ルから第２のクロック論理レベルへの同期クロック信号
の最初の変化を検出すると、制御信号が第１の状態に変
化するように制御回路が制御する。トリガーパルスの受
信の後、第１のクロック論理レベルから第２のクロック
論理レベルへの同期クロック信号の２番目の変化を検出
すると、制御信号が第２の状態に変化するように制御回
路が制御する。このようにして、同期クロック信号のし
２サイクルの間、出力端子を高論理レベルの電圧源に接
続し、制御信号が第２の状態毎に同期クロック信号の％
サイクルの間、出力端子を低論理レベルの電圧源に接続
するようトランスミッションゲートが交互に動作する。

前記の制御信号を発生するために、前記制御回路はラッ
チ回路を含んでおり、該ラッチ回路は、トリガー入力端
子に接続されかつ第１の状態に設定するためのトリガー
パルスの受信に応答するトリガー人力を有し、対応する
第１の論理状態となる出力を生じる。該ラッチ回路は、
ラッチ回路をリセットするためのリセット信号を受ける
ためのリセット端子を有しており、リセット信号の受信
により、第２の論理状態にラッチ回路の出力が変化する
。制御回路はさらにフリップフロップを含んでおり、該
フリップフロップはラッチ回路の出力に接続されたデー
タ入力端子及び同期クロック信号に応答するクロック端
子を有している。第１のクロック論理レベルから第２の
クロック論理レベルへの同期クロック信号の変化毎に、
データ入力端子に供給された入力に応じて、出力状態を
生じる出力端子をフリップフロップ回路は有している。

フリップフロップの出力はラッチ回路のリセット端子に
接続され、フリップフロップがセットされる毎にラッチ
回路をリセットする。フリップフロップの出力は、トラ
ンスミッションゲートの制御端子に接続され、該トラン
スミッションゲートに制御信号を供給する。

もし、本発明がＭＯＳＦＥＴ集積回路の形態に構成され
るならば、前記トランスミッションゲートは分周回路の
出力と出力回路の出力端子に並列接続されたＰチャンネ
ルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴを含む事
ができる。Ｐ及びＮチャンネルＭＯＳＦＥＴのゲート端
子は前記制御信号及びその反転信号によって駆動され、
これにより、制御信号はＰ及びＮチャンネルＭＯＳＦＥ
Ｔを同時に導通又は非導通に制御する。

〔実施例〕

第１図を参照すると、本発明の一実施例に応じて構成さ
れた出力回路が、参照番号２０によって示された一点鎖
線ブロック内に示されている。出力回路２０は、第１の
クロック論理レベル（例えば高論理レベル）及び第２の
クロック論理レベル（例えば低論理レベル）の間を周期
的に変化する同期クロック信号を受けとるためのクロッ
ク入力端子２２を有している。この説明においては、出
力回路２０を含んでいる集積回路が正の電力供給端子と
グランド端子との間に接続されているものとし、″低論
理レベル゛とはグランド電位又はその近傍の電位とする
。同期クロック信号のデユティサイクル（すなわち、ク
ロック信号の一周期に比較してクロック信号が高論理レ
ベルにある期間の割合）は所望の値をとり得るが、この
説明においては５０％のデユティサイクル、すなわちク
ロック信号が高論理レベルの期間及び低論理レベルの期
間が共に５０％であるとする。端子２２によって受信さ
れる同期クロック信号は、種々の集積回路それぞれに生
じる動作の同期をとるために回路ボードにおいて種々の
回路に供給されるシステムクロックであるとする。

出力回路２０はトリガー一入力パルスを受信するための
トリガー入力端子２４を有している。この説明において
、トリガー入力パルスは正のトリガーパルスとする。出
力回路２ｏはさらに、トリか一入力端子２４におけるト
リガー入力パルスの受信によシトリガー出力パルスを発
生させるための出力端子２６を有している。上記したよ
うに、本発明の目的の一つは、後段の集積回路のトリガ
入力端子を適切にトリガーするために正の出力パルス又
は負の出力パルスのいずれかをトリガー出力パルスとし
て供給する事である。

さらに第１図を参照すると、出力回路２ｏは、入力端子
り及び同期クロック信号を受信するためのクロック入力
端子２２に導体３ｏによって接続されたクロック端子Ｃ
Ｋとを有するフリップフロップ２８の形態の分周回路を
含んでいる。フリップフロップ２８は第１の出力Ｑ及び
第２の相補用力司とを有している。相補出力４は導体３
２によってデータ入力端子りに接続され、第２の、すな
わち低論理レベルから第１の、すなわち高論理レベルへ
変化する同期クロック信号をフリップフロップ２８が受
信する事にフリップフロップ２８の出力状態を反転させ
る。したがって、フリップ７０ツブ２８の出力Ｑは、ク
ロック入力端子２２によって受信される同期クロック信
号の％の周波数を有する分周クロック信号を発生する。

これにより、第１図に示されたように相互接続されたと
き、フリップフロップ２８は％に分周する回路を提供す
る。

第１図の出力回路２ｏは、導体３６によって正の電圧供
給端子３８に接続されたデータ入力端子りを有するラッ
チ回路３４も含んでいる。ラッチ回路３４はトリガーパ
ルスを受は取るためのトリガー入力端子２４に接続され
たトリガー人力Ｔを有している。ラッチ回路３４はラッ
チ出力信号を発生するためのラッチ出力Ｑを有している
。トリガー人力Ｔに正のトリガー入力パルスを受信する
と、ラッチ回路３４はデータ入力端子りの状態すなわち
高論理レベルを出力Ｑにラッチ出力する。

ラッチ回路３４はさらに高論理レベル状態のリセット信
号を受信するためのリセット端子Ｒを有している。高論
理レベルがリセット端子Ｒに受信されると、ラッチ回路
３４はリセットされ、その出力Ｑは低論理レベルに戻る
。

出力回路２０にはさらにフリップフロップ４゜を含んで
おり、フリップフロップ４ｏは導体４２によってラッチ
回路３４の出力Ｑに接続されたブタ入力端子りを有して
いる。フリップ７０ツブ４０は、クロック端子ＣＫを有
しており、インバタ４４が導体３０とフリップフロップ
４ｏのクロック端子ＣＫとの間に接続されて端子ＣＫに
同期クロック信号の相補信号を供給する。フリップフロ
ップ４０は、相補同期クロック信号（５ｊｘ）の正に向
うエツジが印加された時にデータ入力端子りに供給され
た状態に一致するように状態を変化する出力Ｑを有して
いる。導体４６はフリップフロップ４０出力Ｑとラッチ
回路３４のリセット端子Ｒに接続されてフリップフロッ
プ４０がセットされる毎にラッチ回路３４をリセットす
る。

第１図に示されたように、出力端子２６はＰチャンネル
ＭＯＳＦＥＴ４８及びＮチャンネルＭＯＳＦＥＴ５０の
ドレイン端子に共通に接続されている。ＭＯＳＦＥＴ４
８及び５０のソース端子は分周用フリップフロップ２８
の出力Ｑに導体５２によって共通に接続されている。Ｐ
チャンネルＭＯＳＦＥＴ４８とＮチャンネルＭＯＳＦＥ
Ｔ５０はトランスミツンヨンゲートを構成し、フリップ
フロップ２８の出力Ｑに供給された分周クロック信号を
出力端子２６に選択的に供給する。

ＭＯＳＦＥＴ５０のゲート端子５４は導体５６によって
フリップフロップ４０の出力Ｑに接続され、ＭＯＳＦＥ
Ｔ５０を導通するための制御信号を該出力Ｑから受けと
る。インバータ５８は導体５６とＭＯＳＦＥＴ４８のゲ
ート端子６０との間に接続され、前記制御信号の相補信
号をゲート端子に供給する。第１図において、導体５６
によって供給された制御信号は符号Ｃによって表わされ
ており、制御信号Ｃが高論理レベルのとき、ＭＯＳＦＥ
Ｔ４８と５０は共に、出力端子２６へ分周されたクロッ
ク信号Ａを伝達するように導通状態になる。

他方、制御信号Ｃが低論理レベルのとき、ＭＯ，５ＦＥ
Ｔ４８と５０とは同時に非導通状態となシ、これにより
出力端子２６とフリップフロップ２８の出力Ｑとの間に
高インピーダンス状態を形成する。したがって制御信号
Ｃが高論理レベルのとき、第１のｅｎａｂｌｅｄ状態と
なシ、制御信号Ｃが低論理レベルのとき第２のｄｉｓａ
ｂｌｅｄ状態となる。

第１図において、フリップフロップ２８によって供給さ
れる分局クロック信号は符号Ａとして示されており、出
力端子２６に供給される出力信号は符号Ｂとして示され
ている。この技術分野の当業者は、出力信号Ｂが別々の
３状態を示すことができる事を理解できるであろう。こ
のような３状態のうちの第１の状態において、制御信号
Ｃは高論理レベルであシ、分周されたクロック信号Ａは
低論理レベルとなり、出力端子２６は低論理レベルの比
較的低インピーダンスの電圧源を提供する。

第２の状態において、制御信号Ｃは再び高論理レベルと
なるが、分周されたクロック信号Ａは高論理レベルとな
シ、出力端子２６は高論理レベルの比較的低インピーダ
ンスの電圧源を提供する。第３の状態において、制御信
号Ｃは低論理レベルであり、ＭＯＳＦＥＴ４８及び５０
は非導通となって、出力端子２６は高インピーダンスを
示す。

ラッチ回路３４とフリップフロップ４０とは共に、トリ
ガー入力端子２４にトリガーパルスが受信される毎に制
御信号Ｃを発生するための制御回路を構成する。トリガ
ーパルスが制御信号Ｃを発生する動作及び出力端子２６
に得られる出力信号Ｂを発生する動作は、第９図に示さ
れたタイミング波形図を参照して以下に説明する。第９
図において、クロック入力端子２２に受信された同期ク
ロック信号ＣＬＫはタイミング波形ＣＬＫによって示さ
れており、一方インバータ４４によって供給される相補
的クロック信号は波形ＣＬＫによって示されている。ト
リガー一入力端子２４によって受信されるトリガーパル
スは、Ｔとして示されたタイミング波形によって表わさ
れている。ラッチ回路３４の出力Ｑはタイミング波形り
によって表現されている。ｙ２分周フリップノロツブ２
８によって供給される分周クロック信号はタイミング波
形Ａによって示されており、出力端子２６に供給される
出力信号Ｂはタイミング波形Ｂによって示されており、
フリップフロップ４０によって発生される制御信号Ｃは
タイミング波形Ｃによって表わされている。

第９図において、タイミング波形Ｔ、Ｌ、Ｃ及びＢはそ
れぞれ２回表現されている。これらの波形の第１の組は
、同期クロック信号ＣＬＫが高論理レベルの時にトリガ
ーパルスＴが受信された場合に対してのものであり、こ
れらの波形の第２の組は、クロック信号ＣＬＫが低論理
レベルの時にトリガーパルスＴが発生した場合に対して
のものである。タイミング波形の第１の組を参照すると
、トリガーパルスＴの上昇エツジがラッチ回路３４をト
リガーするために供給されて、データ入力端子りに印加
されている低論理レベルがラッチ回路３４の出力Ｑに現
われるようにする。これによシ、ラッチ回路３４によっ
て供給された出力信号りは高論理レベルとなる。高論理
レベルから低論理レベルへの同期クロック信号ＣＬＫの
次の変化によシ、フリップフロップ４０は相補クロック
信号Ｃτ玉によるクロックを受信し、これによシ、フリ
ップフロップ４０の出力Ｑは、低論理レベルから高論理
レベルへその状態を変化させ、フリップフロップ４０の
データ入力端子りへ供給される信号りの状態を変化する
。したがって、制御信号Ｃは高論理レベルに変化するよ
うに示されている。

制御信号Ｃが導体４６によってラッチ回路３４のリセッ
ト端子にフィードバックされ、これによシラツチ回路３
４をリセットして、第９図に示されているように、ラッ
チ出力信号りが低論理レベルに復帰するようにする。

制御信号Ｃが高論理レベルのとき、ＭＯＳＦＥＴ４８と
５０は導通状態にされて、出力端子２６へ分周されたク
ロック信号Ａが伝達されるようにする。第９図に示され
ているように、制御信号Ｃが高論理レベルに変化すると
、分周されたクロック信号Ａの状態に応じて出力信号Ｂ
は高インピーダンスつまシフローティング状態から低論
理レベルへ初期変化する。低論理レベルから高論理レベ
ルに同期クロック信号ＣＬＫが復帰すると、フリップフ
ロップ２８はクロックされ、分周されたクロック信号Ａ
が低論理レベルから高論理レベルへ変化するようにする
。制御信号Ｃはそれにもかかわらず高論理レベルのまま
であり、したがって分周されたクロック信号Ａによって
供給された高論理レベルは、出力信号Ｂに伝達されてそ
れを高論理レベルとする。次の高論理レベルから再び低
論理レベルへの同期クロック信号の変化が生じると、フ
リップフロップ４０は再び歩進される。しかしながら、
ラッチ回路３４の出力信号りが低論理レベルの時、フリ
ップフロップ４０はリセットされて制御信号Ｃは低論理
レベルに戻る。したがって、ＭＯＳＦＥＴ４８と５０は
再び非導通状態となり、出力信号Ｂは高インピーダンス
、つまシフローテインク状態に戻る。出力信号Ｂは他の
トリガーパルスが上記説明したシーケンスをくり返すよ
うに受信される迄、フローティング状態を保持する。

第９図の下部に示された信号Ｔ、　　Ｌ、　　Ｃ及びＤ
のタイミング波形（第２の組）は、第１の組のタイミン
グ波形に示されたものと似ているが、同期クロック信号
ＣＬＫが第２の組のタイミング波形に対して低論理レベ
ルのときにトリガーパルスＴが発生する点で相違してい
る。トリガーパルスＴノ初期上昇エツジにおいてラッチ
回路３４は上記説明したようにセットされる。次の低論
理レベルから高論理レベルへの同期クロック信号ＣＬＫ
の変化が、分周用フリップフロップ２８をトグルする。

しかしながら高論理レベルから低論理レベルに同期クロ
ック信号ＣＬＫが変化する迄、フリップフロップ４０は
リセット状態を保つ。高論理レベルから低論理レベルへ
クロック信号ＣＬＫが変化すると、フリップフロップ４
０はセットされ、そして制御信号Ｃは高論理レベルへ変
化する。それにより、出力端子２６に分周されたクロッ
ク信号Ａの高論理レベルを伝達するためのＭＯＳＦＥＴ
４８と５０によって形成されたトランスミッションゲー
トを付勢する。次の低論理レベルから高論理レベルへ同
期クロック信号が変化すると、分周用フリップフロップ
２８は低論理レベルへ変化し、出力信号Ｂはしたがって
低論理レベルに変化する。

ひきつづいて同期クロック信号が高論理レベルから低論
理レベルへ変化すると、フリッフロップ４０はリセット
されて制御信号Ｃは低論理レベルへ変化する。そして出
力信号Ｂは高インピーダンスすなわちフローティング状
態に戻る。

第１１図には、第１図の出力回路によって供給された出
力信号の２つのタイミング波形が示されている。第１１
図のタイミング波形において、出力信号は、トランスミ
ッションゲートが非導通ｔなわち高インピーダンス状態
の初期状態ではフローティング状態である。第１１図の
上方のタイミング波形に示されているように、活性、す
なわち付勢状態の場合は、出力信号はまず％クロックサ
イクルの間、高レベルに駆動され、それから％クロック
サイクルの間、低レベルに駆動される。その後、出力信
号は再び不活性のフローティング状態に戻る。しかしな
がら、第１１図の下方のタイミング波形に示されるよう
に、活性すなわち付勢状態の期間において、入カドリガ
ーパルスが分周用フリップフロップ２８の状態に応答し
て受信される場合に応じて、出力信号がまず低レベルに
駆動されて次に高レベルに駆動されるよう、変更しても
よい。第２図には、第１図に示された出力回路と基本的
に同様な出力回路２０′が示されている。

第１図に示された出力回路２０の要素と同一の第２図に
示された出力回路２０′の要素は、ダッシュが付された
参照番号によって示されている。第２図の出力回路２０
′と第１図の出力回路２ｏとの相違は、トリガー出力パ
ルス信号Ｂを発生させるための出力端子２６′に分周さ
れたクロック信号Ａを選択的に結合するのに用いられる
トランスミッションゲートの形式に関係している。第２
図に示されるように、第２図の出力回路２０′における
前記トランスミッションゲートは、スリーステート出力
回路６２で形成され、該回路６２は分周されたクロック
信号Ａを受信するために導体５２′に接続された入力端
子を有している。スリーステート出力回路６２はまた、
制御信号Ｃを受信するために導体５６′と接続された制
御入力端子を有している。

該回路６２はさらに、出力信号Ｂを発生するために出力
端子２６′に接続された出力を有している。

スリーステート出力回路は当該技術分野においてよく知
られておシ、出力又は入力として１つの端子を交互に用
いる事ができるようにするためにマイクロプロセッサ集
積回路において双方向データ入出力端子との結合に用い
られている。このような端子が入力として用いられると
き、スリーステートゲートにおける出力装置は非導通に
されて、該端子に接続された外部回路によって決定され
る論理レベルに該端子が設定される事を可能にする。

第２図に示されたスリーステート出力ゲート６２は、出
力端子２６′が高インピーダンスとなるようにするため
に制御信号Ｃが低レベルのときはいっでも付勢される。

他方、制御信号Ｃが高論理レベルのとき、分周されたク
ロック信号Ａの論理状態に対応する出力信号の低インピ
ーダンス電圧源をスリーステート出力回路６２は提供す
る。

第１図又は第２図に示された出力回路を含んだ集積回路
は、正のトリガー入力パルスを必要とする後段の集積回
路へ簡単にインターフニスされるだろう。第４図を参照
すると、インバータゲート６４は上記説明した出力回路
を含んだ集積回路をあられしている。出力端子２６は、
トリガー入力端子２４にトリガー入力パルスが受信され
ると第１１図に示されるような出力信号を発生する。第
４図のゲート６６はトリガー入力端子６８を有する後段
の集積回路を示している。後段の集積回路６６において
所望の動作を開始するために正の入力パルスを必要とし
ていると仮定する。第３図を参照すると、上方に示され
たタイミング波形は、後段の集積回路６６の入力端子６
８へ出力端子２６を接続する前に出力端子２６に供給さ
れる出力パルス信号を示している。第３図の上方の波形
の点線部分はフローティング状態をあられしており、一
方実線部分は出力信号の活性状態をあられしている。こ
の活性状態の間、出力端子は高論理レベルに初期駆動さ
れてその後低論理レベルとなる。

第３図の上方の波形に示されている出力信号は、第５図
に示されているような手段で、第３図下方の波形に実線
で示されている正のトリガーパルス出力信号に簡単に変
換する事ができる。フルダウン抵抗Ｒ（又は他のインピ
ーダンス）が入力端子６８とグランド電位との間に接続
され、出力端子２６はジャンパー線７０によって入力端
子６８に接続される。プルダウン抵抗Ｒは、集積回路６
４の出力が７０−ティング状態のときはいつでも出力端
子２６がほぼグランド電位になるようにプルダウンする
。したがって、出力端子２６が高論理レベルの場合のみ
が、出力回路が出力端子２６を高論理レベルに付勢駆動
する、出力信号の活性期間である。それ故、後段の集積
回路６６のトリガー入力端子によって受信された入力波
形は、第３図下方の波形の実線によって示されている。

前記の波形の実線部分は単純な正のトリガーパルスであ
る。

第７図を参照し、本発明の出力回路を含んでいる集積回
路６４が、後段の集積回路７２とインターフニスされ、
該集積回路７２は、該回路７２に所望の動作を開始させ
るための負のトリガー人力パルスを必要とするトリガー
入力端子７４を有しているとしよう。集積回路６４の出
力端子２６を集積回路７２の入力端子７４に接続する前
に、出力端子２６に供給される出力パルス信号が第６図
上方の波形に示されているように出力され、この図にお
いて、点線部分が出力端子２６のフローティング状態を
表現している。第６図上方の波形に示された出力パルス
は、第７図及び第８図に示されているようにトリガー入
力端子７４と正の電圧供給端子７６との間にプルアップ
抵抗Ｒを接続し、そして出力端子２６とトリガー入力端
子７４との間にジャンパー線を接続する事によって単純
な負のトリガーパルスに簡単に変換できる。第８図に示
されているプルアップ抵抗Ｒは、出力端子２６がフロー
ティング状態のときはいつでも、高論理レベルに出力端
子２６をプルアップするように動作する。その結果、第
６図下方の波形は、上方の波形に示された点線の部分が
、高論理レベルにおきかえられた実線を含んでいる。出
力端子２６が低論理レベルの期間は、出力端子２６が集
積回路６４の出力回路によって低レベルに付勢駆動され
るとき、出力信号の活性期間である。その結果、集積回
路７２のトリガー入力端子７４は、第６図下方の波形に
示される実線によって示されるように単なる負のトリガ
ーパルスを受信する。

第１０図は、第１図に示された出力回路２０の完全トラ
ンジスタ化した概略図である。第１０図の点線のブロッ
ク２８は、第１図に示された分周用フリップフロップ２
８を集合的に提供するトランジスタを含んでいる。第１
図に示された要素と対応する第１０図に示された要素は
、前記参照番号を対応させる事によって示されている。

フリップフロップ２８において、トランジスタ７６と７
８とはインバータゲートを形成し、トランジスタ７６は
スイッチング手段として用いられ、トランジスタ７８は
負荷インピーダンスとして用いられている。同様に、ト
ランジスタ８０と８２は他のインバータを形成し、トラ
ンジスタ８０はスイッチング手段として用いられ、トラ
ンジスタ８２は負荷インピーダンスとして用いられてい
る。スイッチングトランジスタ８０によって発生される
信号は、トランジスタ８４によってスイッチングトラン
ジスタ８６のゲートに選択的に接続される。

トランジスタ８６は、結合トランジスタ８８によって負
荷トランジスタ９０に接続されてフリップフロップ２８
′の４出力を発生する。トランジスタ８６のゲートは、
トランジスタ９２によって導体３２′に選択的に接続さ
れてフリップフロップ２８′をトグルするために４出力
を受信する。スイッチングトランジスタ８０はフリップ
フロップ２８′のＱ出力を発生し、分周されたクロック
信号Ａを供給する。

第１０図に示されるように、ラッチ回路３４′はＤ−７
リツプフロツプとして提供され、該Ｄ−フリンプフロツ
プはフリップフロップ２８′と同様に構成される。同様
に、フリップフロップ４０’は、導体５６′に制御信号
Ｃを供給するために同様な手段で構成される。スイッチ
ングトランジスタ９４と負荷トランジスタ９６とはイン
バータ４４′を形成し、フリップ７０ツブ４０′のクロ
ック入力へ相補的同期クロック信号を供給する。同様に
、スイッチングトランジスタ９８と負荷トランジスタ１
００とはインバータ５８′を形成し、ＰチャンネルＭＯ
ＳＦＥＴ４８’のゲート端子に制御信号Ｃの相補信号を
供給する。

後段の集積回路が正の入カドリガーパルスを必要として
いるか負の入カドリガーパルスを必要としているかにか
かわらず、入カドリガーパルスに応答して後段の集積回
路を駆動する事ができるトリガー出力パルスを供給する
出力回路が説明された事が認識されるであろう。したが
って、このような出力回路は、単一出力端子を有する集
積回路であればインターフェースする事ができる。さら
に、上記説明したように、本発明によって供給される出
力パルスは、単にプルダウン抵抗又はプルアップ抵抗を
それぞれ付加する事によって単純な正のトリガーパルス
又は単純な負のトリガーパルスに簡単に変更できる。本
発明の出力回路は集積回路の設計に広範囲に利用する事
ができ、特にメロディ−集積回路、音声合成集積回路、
音声分析集積回路、キー検出集積回路及び電子的アラー
ムクロック集積回路のような消費者関連製品に利用する
事ができる。本発明の好適な実施例を参照して本発明が
記載されたが、この記載は目的の達成を説明するための
もので本発明の範囲を限定するように解釈されるもので
はない。特許請求の範囲によって定義された発明の技術
思想及び範囲から逸脱する事なく、種々の変形及び変更
が当業者によってなされるだろう。

【図面の簡単な説明】

第１図は、入カドリガーパルスに応答して正及び負の両
方のパルス出力を含んでいる出力信号を発生するだめの
出力回路の本発明を開示するブロック図、 第２図は、第１図に示された出力回路と同様な回路でス
リーステート出力ゲートを含んでいる出力回路、 第３図は、前記出力回路の出力端子をプルダウン抵抗に
接続する前と後の一対の出力パルス波形図、 第４及び５図は、正のトリガー出力パルスを発生するた
めのプルダウン抵抗とともに前記出力回路及び後段回路
とを示している回路概略図、第６図は、前記出力回路の
出力端にプルアップ抵抗を接続する前と後の一対の出力
パルス波形図、第７及び８図は、負のトリガー出力パル
スを発生するためのプルアップ抵抗とともに前記出力回
路及び後段回路とを示している回路概略図、第９図は、
第１及び２図に示された出力回路の動作を示しているタ
イミング波形図、 第１０図は、第１図に示されたブロック図に対応するＭ
ＯＳＦＥＴ回路、 第１１図は、本発明の出力端子に発生する事ができる出
力信号の一対のタイミング波形図である。

Claims (1)

1. 【特許請求の範囲】 １、単一トリガー入力パルスの受信に応答して正及び負
   の両パルス出力を単一出力端子に発生させるための回路
   において、該回路は ａ、第１クロック論理レベルと第２クロック論理レベル
   との間を周期的に変化する同期クロック信号を受信する
   ためのクロック入力端子、ｂ、トリガーパルスを受信す
   るためのトリガー入力端子、 ｃ、少なくとも３つの別々の状態をとる事ができる出力
   信号を提供する事ができる出力端子であつて、第１の状
   態の場合は第１の出力論理レベルの比較的低インピーダ
   ンスの電圧源を提供し、第２の状態の場合は第２の出力
   論理レベルの比較的低インピーダンスの電圧源を提供し
   、第３の状態の場合は比較的高インピーダンスを提する
   出力端子、及び ｄ、前記クロック入力端子、前記トリガー入力端子及び
   前記出力端子に接続された回路手段であつて、前記出力
   端子が初期的には第３の状態にあるようにし、前記トリ
   ガー入力端子に受信されたトリガーパルスに応答して同
   期クロック信号の第１のクロック論理レベルから第２の
   クロック論理レベルへの最初の変化に応じて第３の状態
   から第１の状態に前記出力端子が変化するようにし、そ
   の後同期クロック信号の第２のクロック論理レベルから
   第１のクロック論理レベルへの変化に応じて第２の状態
   に前記出力端子が変化するようにし、その後同期クロッ
   ク信号の第１のクロック論理レベルから第２クロック論
   理レベルへの変化に応じて再び第３の状態に前記出力端
   子が変化するようにし、さらに次のトリガーパルスが受
   信される迄第３の状態を前記出力端子が保持するように
   する回路手段とを具備している事を特徴とする回路。 ２、請求項１記載の回路において、前記第１及び第２の
   出力論理レベルの一方は低論理レベルであり、該回路は
   さらに前記出力端子と高論理レベルの電圧源との間に接
   続されたプルアップインピーダンスを含んでおり、前記
   出力端子が前記第３の状態のとき前記出力端子に供給さ
   れた出力信号を高論理レベルに保持するように構成され
   ている事を特徴とする回路。 ３、請求項１記載の回路において、前記第１及び第２の
   出力論理レベルの一方は高論理レベルであり、該回路は
   さらに前記出力端子と低論理レベルの電圧源との間に接
   続されたプルダウンインピーダンスを含んでおり、前記
   出力端子が前記第３の状態のとき前記出力端子に供給さ
   れた出力信号を低論理レベルに保持するように構成され
   ている事を特徴とする回路。 ４、請求項１記載の回路において、前記回路手段は第１
   及び第２の出力トランジスタを含んでおり、該第１及び
   第２の出力トランジスタの各々は前記出力端子に接続さ
   れた第１の電流導通（集電）端子及びそれらの導通状態
   を制御するための制御端子を有し、前記回路手段は前記
   第１及び第２の出力トランジスタの制御端子にそれぞれ
   制御信号を供給して前記出力端子が第３の状態のとき前
   記第１及び第２の出力トランジスタを非導通状態とする
   ように構成されている事を特徴とする回路。 ５、単一トリガー入力パルスの受信に応答して正及び負
   の再パルス出力を単一の出力端子に発生させるための回
   路において、該回路は ａ、第１クロック論理レベルと第２クロック論理レベル
   との間を周期的に変圧しかつ所定の周波数を有する同期
   クロック信号を受信するためのクロック入力端子、 ｂ、前記同期クロック信号を受信するために前記クロッ
   ク入力端子に接続された入力及び該同期クロック信号の
   １／２の周波数の分周クロック信号を供給するための出
   力を有する分周回路であつて、前記分周回路の出力が該
   同期クロック信号の第２のクロック論理レベルから第１
   のクロック論理レベルへの変化が生じる毎に高論理レベ
   ルと低論理レベルとの間を交互に変化するように構成さ
   れている分周回路、 ｃ、分周されたクロック信号を受信するために前記分周
   回路の出力に接続されたデータ入力端子、正と負の両パ
   ルス出力を供給するための出力端子及び制御信号を受信
   するための制御端子を有するトランスミッションゲート
   であつて、前記制御信号に応答して該制御信号が第１の
   付勢（エナーブル）状態のとき前記トランスミッション
   ゲートの出力端子に分周されたクロック信号を電気的に
   接続し、該制御信号が第２の非付勢（ディスエイブル）
   状態のとき該トランスミッションゲートの出力端子を高
   インピーダンスにするトランスミッションゲート、 ｄ、トリガーパルスを受信するためのトリガー入力端子
   、及び ｅ、トリガーパルスと同期クロック信号とをそれぞれ受
   信するために前記トリガー入力端子と前記クロック入力
   端子とに接続されかつ制御信号を供給するために前記ト
   ランスミッションゲートの制御端子に接続された制御回
   路手段であつて、トリガーパルスの受信以前に制御信号
   を第２の非付勢（ディスエイブル）状態に初期設定し、
   トリガーパルスの受信後に同期クロック信号の第１のク
   ロック論理レベルから第２のクロック論理レベルへの最
   初の変化を検出して制御信号が第１の付勢（エナーブル
   ）状態に変化するようにし、トリガーパルスの受信に続
   く同期クロック信号の第１のクロック論理レベルから第
   ２のクロック論理レベルへの第２回目の変化を検出して
   制御信号が再び第２の非付勢状態に変化するようにする
   制御回路手段 とを具備する事を特徴とする回路。 ６、請求項５項記載の回路において、前記制御回路手段
   は、 ａ、トリガーパルスを受信するための前記トリガー入力
   端子に接続された入力、ラッチ出力及びリセット信号を
   受信するためのリセット端子を有するラッチ手段であつ
   て、トリガーパルスを受信するとラッチ出力を第１の論
   理状態にし、リセット端子にリセット信号を受信すると
   ラッチ出力を第２の論理状態にするラッチ手段、ｂ、デ
   ータ入力端子、クロック端子及び制御出力端子を有する
   フリップフロップ手段であつて、該フリップフロップ手
   段の該データ入力端子はラッチ出力に接続され、該フリ
   ップフロップ手段のクロック端子は同期クロック信号に
   応答して該フリップフロップ手段の制御出力端子を、第
   １のクロック論理レベルから第２のクロック論理レベル
   に同期クロック信号が変化する毎に該データ入力端子の
   状態に応じた出力状態に該フリップフロップ手段の制御
   出力端子をし、該フリップフロップ手段の制御出力端子
   が前記ラッチ手段の前記リセット端子及び制御信号を供
   給するために前記トランスミッションゲートの制御端子
   に接続されているフリップフロップ手段 とを具備する事を特徴とする回路。 ７、請求項６記載の回路において、前記１／２に分周す
   る分周回路は、データ入力端子、クロック端子、前記分
   周回路の出力に対応する出力端子及び前記データ入力端
   子に接続された相補出力端子とを有する第２のフリップ
   フロップ手段を含んでおり、前記第２のフリップフロッ
   プ手段の相補出力端子は、出力端子に対して反対の論理
   レベルを出力し、前記第２のフリップフロップ手段は、
   第２のクロック論理レベルから第１のクロック論理レベ
   ルに同期信号が変化する毎にその出力端子及び相補出力
   端子に論理レベルを発生する事を特徴とする回路。 ８、請求項５記載の回路において、前記トランスミッシ
   ョンゲートは、それぞれゲート、ソース、ドレイン端子
   を有するＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭ
   ＯＳＦＥＴを含んでおり、該Ｐチャンネル及びＮチャン
   ネルＭＯＳＦＥＴのソース端子は前記分周回路の出力に
   共通に接続され、該Ｐチャンネル及びＮチャンネルＭＯ
   ＳＦＥＴのドレイン端子は該トランスミッションゲート
   の出力端子に共通に接続され、該Ｐチャンネル及びＮチ
   ャンネルＭＯＳＦＥＴのゲート端子の一方は該トランス
   ミッションゲートの制御端子に接続されており、該トラ
   ンスミッションゲートはさらに該トランスミッションゲ
   ートの制御端子と該Ｐチャンネル及びＮチャンネルＭＯ
   ＳＦＥＴの他方のゲート端子との間に接続されたインバ
   ータを含んでおり、それにより、該ＰチャンネルＭＯＳ
   ＦＥＴ及びＮチャンネルＭＯＳＦＥＴは制御信号が第１
   の付勢（エナーブル）状態及び第２の非付勢（ディスエ
   イブル）状態との間を変化するにつれ、同時に導通状態
   又は非導通状態になる事を特徴とする回路。 ９、請求項５記載の回路において、前記分周されたクロ
   ック信号は高論理レベルと低論理レベルとの間を交互に
   変化し、該回路はさらに前記トランスミッションゲート
   の出力端子と高論理レベルの電圧源との間に接続された
   プルアップインピーダンスを有し、制御信号の第２の非
   付勢（ディスエイブル）状態に応答してトランスミッシ
   ョンゲートが高インピーダンス状態のとき、トランスミ
   ッションゲートの出力端子を高論理レベルに保持する事
   を特徴とする回路。 １０、請求項５記載の回路において、前記分周されたク
   ロック信号は高論理レベルと低論理レベルとの間を交互
   に変化し、該回路はさらに前記トランスミツシヨンゲー
   トの出力端子と低論理レベルの電圧源との間に接続され
   たプルダウンインピーダンスを有し、制御信号の第２の
   非付勢（ディスエイブル）状態に応答してトランスミッ
   ションゲートが高インピーダンス状態のとき、トランス
   ミッションゲートの出力端子を低論理レベルに保持する
   事を特徴とする回路。