KR920003446B1 - 단일 출력단에서 정부 펄스를 발생하는 출력회로 - Google Patents

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Description

단일 출력단에서 정부 펄스를 발생하는 출력회로

제1도는 본 발명에 따라 정향(Positive-going) 및 부향(negative-going) 펄스출력 모두를 포함하는 출력신호를 제공하기 위하여 입력트리거 펄스에 응하는 출력회로의 블록도.

제2도는 제1도에 도시된 것과 유사하나 3상 출력 게이트를 포함하는 출력 제어회로의 블록도.

제3도는 상기 출력회로의 출력단자를 풀다운 저항기에 결합하기 전후의 한쌍의 출력펄스.

제4도와 5도는 정향 트리거 출력펄스를 발생하기 위하여 풀다운 저항기와 함께 상기 출력회로와 다음 연속 집적회로를 도시한 개략적 회로도.

제6도는 상기 출력회로의 출력단자를 풀업 저항기에 결합하기 전후의 한쌍의 출력펄스.

제7도와 8도는 부향 트리거 출력펄스를 발생하는 풀업 저항기와 함께 상기 출력회로와 다음의 집적회로를 도시한 개략회로도.

제9도는 제1도와 2도에 도시된 출력회로가 동작하는 방법을 설명하는 타이밍 파형도.

제10도는 제1도에 도시된 블록도에 대응하는 MOSFET 회로도.

제11도는 본 발명의 출력단자에서 발생될 수 있는 출력신호의 한쌍의 타이밍 파형도.

본 발명은 전자 디지탈 논리회로, 특히 연속적인 논리회로를 구동하는데 사용되는 출력펄스를 제공하기 위한 트리거 출력펄스에 응하는 출력회로에 관한 것이다.

각종 집적회로는 집적회로가 트리거 입력펄스 또는 클록신호의 수신에 응하여 어떤형태의 행위를 일으키게 하는 적어도 하나의 1트리거 입력단자핀 또는 클록입력단자핀을 포함하는 것이 현재로서 사용된다.

특히 트리거 입력신호 또는 클록신호는 저논리 레벨(예컨대 접지전위)과 고논리 레벨(예컨대 정전원 전압) 사이에서 스위치하는 것이 일반적이며, 집적회로는 트리거 입력신호 또는 클록신호의 특정 천이 또는 에지에 응답된다. 집적회로에 의해 취해진 행위는 트리거 입력신호가 저논리 레벨에서 고논리 레벨로 천이하는 것이 검출될시 일어나는 경우에, 이 회로는 ＂정에지 트리거되었다＂라고 말하며, 정향펄스는 이러한 행위를 일으키도록 집적회로의 트리거 입력단자에 제공되어야만 한다.

역으로 트리거 입력신호가 고논리 레벨에서 저논리 레벨로 천이하는 것을 검출할 때 행위를 일으키는 집적회로를 ＂부에지 트리거되었다＂라고 말하며, 이런 회로는 그런 행위를 일으키도록 그의 트리거 입력단자에서 부향펄스의 수신을 필요로 한다.

트리거 입력신호 또는 클록신호에 응답하는 집적회로는 일반적으로 래치, 플립플롭 및 단안정 멀티바이블레이션(또는 원 쇼트)를 포함한다.

회로 설계자는 새로운 집적회로에 대한 설계를 할 때 설계자는 새로운 집적회로가 구동을 위해 사용될 수 있는 다른 직접회로의 조건을 고려해야만 한다.

특히, 설계될 새로운 집적회로가 다음단 집적회로의 입력단자용 트리거 또는 클록으로서 사용될 수 있는 출력펄스를 제공하려면 회로설계자는 출력펄스가 정향트리거 펄스 또는 부향트리거 펄스로서 발생해야만 하는지를 고려해야만 한다.

그러나 많은 경우에 있어서, 집적회로 제조자는 새로운 집적회로가 광범위한 다른 회로에 사용될 수 있는 것이 바람직하며, 회로 중 일부는 정향트리거 또는 클록펄스 입력을 필요로 하며, 나머지는 부향트리거 또는 클록펄스 입력을 필요로 한다.

과거에는 회로설계자는 1 아니라 2출력 펄스단자(그 중 하나는 정향출력 트리거펄스를 제공하고, 두번째 것은 부향 출력트리거 펄스를 제공한다)를 제공함으로써 이런 문제를 처리했다. 이런 방식에서는 집적회로 사용자가 다음단 집적회로에 결합하는 출력단자 중 어느 하나를 선택할 수 있다.

상기와 같이 2출력 펄스단자를 제공함으로써 집적회로 설계자가 출력펄스를 정향 또는 부향으로 하여야 할지를 결정하는 수고를 덜어주지만 2출력 단자핀을 요구한다는 것은 분명 단점이다.

집적회로가 더 복잡하게 될 때 집적회로와 외부 사이에서 이루어져야만 하는 전기접속의 수는 일반적으로 더욱 커진다. 집적회로의 집적도 한계로 인하여, 집적회로 설계는 특정 집적회로 패키지에서 사용가능한 단자핀 수에 의하여 흔히 제한을 받는다.

따라서 집적회로 설계자는 특정 패키지에 제공된 단자핀을 가장 경제적으로 사용하도록 노력하고; 동일 기본 출력신호에 대하여 정향 및 부향 트리거 출력 펄스를 제공하기 위해 2출력 단자핀을 사용하는 것은 낭비이며, 집적회로가 제공할 수 있는 기능수를 제한할 수 있다.

또다른 단점은 집적회로가 동일 기본 출력신호의 정향 및 부향 트리거 출력펄스를 제공하기 위한 2출력 단자핀이 제공될 때 일어난다. 흔히 이러한 집적회로의 사용자는 집적회로를 다른 집적회로와 상호 접속하려고 시도할 때 잘못된 출력펄스단자를 부당하게 선택한다.

사용자가 다음단 직접회로의 트리거 입력에 결합하도록 잘못된 출력펄스 단자를 선택할 때 사용자는 값진 시간을 다음단 집적회로의 트리거 입력단자에 접속하는 정당한 출력펄스 단자를 선택함으로써 문제를 검출하고 교정하는데 허비한다.

미국특허(번호 3,593,169)(Markow)에는 단일 트리거 입력펄스의 수신에 응하여 부펄스 출력 다음 정펄스 출력을 발생하는 토운 버스트(tone burst) 발생기에 대하여 개시되었다. 그러나 마코우 특허에 개시된 회로는 제로전압에서 시작하고 끝나는 정펄스와 제로 전압에서 시작하고 끝나는 부펄스를 만들며, 출력 단자는 트리거 입력펄스가 없는 경우에 제로 전압으로 유지된다.

이러한 회로는 전화선 등의 교류전류 전송선을 구동하는데 사용될 수 있는 반면 디지탈 논리 집적회로의 연속단을 구동하는데는 실용적이 아니다. 이유는 부향 출력펄스가 다음단 디지탈 논리 집적회로의 입력 스위칭 드레시홀드 아래에 전부 있기 때문이다.

따라서 본 발명의 목적은 종래 디지탈 논리 집적회로가 사용될 수 있으며, 다음단 집적회로가 정향 트리거 입력펄스 또는 부향 트리거 입력펄스 중 어느 것을 요구하는지와 관계없이 다음단 집적회로의 트리거 입력단자를 구동하기 위해 사용될 수 있는 펄스화 출력 신호를 제공하는 출력회로를 제공하는 것이다.

본 발명의 다른 목적은 다음단 집적회로가 정향 트리거 입력펄스 또는 부향 트리거 입력펄스 중 어느 것을 요구하는지와 관계없이 다음단 집적회로의 트리거 입력단자와 직접 접속될 수 있는 단일 출력단자만을 요구하는 출력회로를 제공하는 것이다.

본 발명의 또다른 목적은 최종 사용자가 다음단 직접회로의 입력단자를 한쌍의 출력 펄스단자중 잘못된 출력펄스 단자에 접속할 가능성을 제거한 출력회로를 제공하는 것이다.

본 발명의 또다른 목적은 회로 설계자가 출력회로에 의하여 구성될 다음단 집적회로의 입력펄스 트리거 조건으로서 극성을 고려할 필요성을 제거한 출력회로를 제공하는 것이다.

본 발명의 또다른 목적은 단일 외부수동소자를 추가함으로써 정향 출력펄스 또는 부향 출력펄스중 어느 하나를 제공할 수 있는 출력회로를 제공하는 것이다.

본 발명의 이들 목적과 다른 목적은 다음 기술로부터 더욱 명백해질 것이다.

본 발명의 일실시예에 따라 본 발명은 단일 트리거 입력펄스의 수신에 응하여 단일 출력단자에서 정향 및 부향 트리거 출력펄스 모두를 제공할 수 있는 출력회로에 관한 것이다. 출력회로는 제1 및 제2클록 논리 레벨 사이에서 주기적으로 스위치하는 동기 클록 신호를 수신하는 클록 입력단자를 포함한다. 출력회로는 또한 3상태를 취할 수 있는 출력신호를 제공하는 출력단자와 트리거 펄스를 수신하는 트리거 입력단자를 포함한다.

제1상태에서, 출력단자는 제1출력 논리레벨의 비교적 낮은 임피던스원을 제공한다. 제2상태에서, 출력단자는 제1출력 논리레벨과 반대인 제2논리레벨의 비교적 낮은 임피던스원을 제공한다. 제3상태에 있을 때 출력단자는 큰 고임피던스 즉 플로우팅 상태를 나타낸다.

상기 출력회로는 또한 클록입력단자, 트리거 입력단자 및 출력단자에 접속된 제어회로를 포함한다. 제어회로는 출력단자가 트리거 펄스의 수신에 앞서 제3플로우팅 상태를 취하도록 한다.

트리거 입력 단자에 의하여 트리거 펄스의 수신을 검출할 때 제어회로는 제1클록 논리레벨로부터 제2클록 논리레벨로 동기 클록 신호가 천이하는지의 검출을 기다리며, 천이가 검출되었을때 출력단자가 제3플로우팅 상태에서 제1출력 논리레벨의 저임피던스원을 제공하는 제1출력상태로 스위치하게 한다.

동기 클록 신호의 다음 천이를 검출할 때 제어회로는 출력 단자가 제1상태에서 반대인 제2논리레벨의 저임피던스원을 제공하는 제2상태로 스위치시킨다. 동기 클록 펄스의 또다른 천이를 검출했을 때, 제어회로는 출력회로가 또 다른 트리거 펄스를 검출할때까지 제3플로우팅 상태로 되돌아가게 한다.

상기 출력회로는 출력단자와 출력단자가 제3플로우팅 상태를 취할때 출력단자에 제공되는 출력신호를 고논리레벨로 유지하는 고논리레벨의 소오스 사이에, 풀업 임피던스를 접속함으로써 부향출력 트리거 펄스를 제공하도록 구성될 수 있다. 유사하게 출력회로는 출력단자가 제3플로우팅 상태를 취할때 출력단자에 제공되는 출력신호를 저논리레벨로 유지하는 저논리레벨의 소오스와 출력단자 사이의 접속된 풀다운 임피던스를 제공함으로써 정향 출력 트리거 펄스를 제공하도록 구성될 수 있다.

출력회로는 각각이 출력 단자에 공통으로 접속된 전류도통 단자를 갖는 한쌍의 출력 트랜지스터를 포함하는 것이 바람직하다. 제어회로는 출력단자의 제3플로우팅 상태중에 동시에 도통되지 않는 한쌍의 트랜지스터를 제공하도록 출력 트랜지스터쌍의 도전율을 조정한다.

출력단자가 제1출력 상태를 취할 때 출력 트랜지스터 중 적어도 하나는 출력단자를 제1출력 논리레벨의 소오스에 접속하도록 도통되며, 출력단자가 제2상태를 취할 때 출력 트랜지스터 중 적어도 하나는 출력단자를 제2출력 레벨의 소오스에 접속되도록 도통된다.

본 발명의 실시예에서, 출력회로는 동기 클록 신호를 수신하고 동기 클록신호 주파수의 1/2주파수를 갖는 분할된 클록신호를 제공하는 출력을 가지도록 클록 입력단자에 접속된 2로 나누는 제산회로를 포함한다. 2제산회로의 출력은 동기 클록신호가 제2클록 논리레벨에서 제1클록 논리레벨로 천이할때마다 고논리레벨과 저논리레벨 사이를 교번한다.

출력회로는 나뉘어진 클록신호를 출력회로의 상기 출력단자에 선택적으로 제공하는 2제산회로의 출력에 접속선 입력을 갖는 전송 게이트를 포함할 수도 있다. 전송 게이트는 제어신호에 응하여 제어신호가 제1허용상태에 있을때 분할된 클록신호를 출력단자를 전기적으로 접속하며, 제어신호가 제2금지상태에 있을때 고임피던스 상태를 취하도록 하는 제어단자를 포함한다.

상기 제어회로는 전송 게이트의 제어 단자에 접속되며, 이 게이트에 제어신호를 공급한다. 제어회로는 트리거 펄스의 수신에 앞서 제2금지상태를 취하도록 한다. 입력 트리거 펄스를 검출할 때 제어회로는 제어신호가 동기 클록신호의 제1클록 논리레벨에서 크리거 펄스의 수신 직후의 제2클록 논리레벨로 제1천이를 검출한 후 제1금지상태에서 스위치되게 한다.

제어회로는 제어신호가 동기 클록신호의 제1클록 논리레벨에서 트리거 펄스의 수신 다음의 제2클록 논리레벨로의 제2천이를 검출한 후 제2금지상태로 다시 스위치된다. 이 방식에서, 전송게이트는 출력단자를 동기 클록신호의 1/2 사이클 동안 고논리레벨원에 접속하며, 또한 출력단자를 제어신호가 그의 제1허용상태를 취할 때마다 동기 클록신호의 1/2 사이클 동안 저논리레벨원에 접속된다.

상기 제어신호를 발생하도록 상기 제어회로는 트리거 입력단자에 접속되며 트리거 펄스 수신에 응하는 트리거 입력을 갖추고 있으며, 제1상태로 설정되며 출력을 대응 제1논리상태로 제공하는 래치를 포함할 수도 있다. 래치는 래치를 리세트시키는 리세트 신호를 수신하여 래치의 출력을 제2논리상태로 스위치하는 리세트 단자를 포함한다.

제어회로는 래치의 출력에 접속된 데이타 입력단자를 가지며, 동기 클록신호에 응하는 클록단자를 갖는 플립플롭을 더욱 포함한다.

플립플롭은 동기 클록신호가 제1클록 논리레벨에서 제2클록 논리레벨로 천이할 때마다 데이타 입력단자에 나타나는 입력에 따라 출력상태를 취하는 출력을 포함한다. 플립플롭의 출력은 플립플롭이 세트될 때마다 래치를 리세트하는 래치의 리세트단자에 접속되어 있다. 플립플롭의 출력은 제어신호를 제공하는 전송게이트의 제어단자에 접속되었다.

본 발명이 MOSFET 집적회로의 형태로 구현되는 경우에, 상기 전송게이트는 2제산회로의 출력과 출력회로의 출력단자 사이에 병렬로 접속된 P채널 MOSFET와 N채널 MOSFET를 포함할 수도 있다. P채널과 N채널 MOSFET의 게이트단자는 상기 제어신호의 상보형으로 구동되어, 제어신호가 P채널과 N채널 MOSFET가 동시도통 또는 비도통이 되게 한다.

제1도에서 본 발명의 1실시예에 따른 출력회로는 참조번호(20)에 의하여 지정된 대신 블록내에 도시되었다. 출력회로(20)는 제1클록 논리레벨(예컨대 고논리레벨)과 제2클록 논리레벨(예컨대 저논리레벨) 사이에서 주기적으로 스위치하는 동기 클록신호를 수신하는 클록 입력단자(22)를 포함한다.

본 기술을 위하여 출력회로(20)를 포함하는 형태의 집적회로는 정전압 전력공급 도체와 접지도체에 접속되며; ＂고논리레벨＂이란 정전력 공급전압에 근접하는 전압을 말하는 것이며; ＂저논리레벨＂은 접자전위 근방의 전압을 나타낸다. 동기 클록신호의 듀티 사이클(즉 클록신호가 클록신호의 전기간에 대하여 고논리레벨에 있는 기간의 비율)이 임의 소망치가 될 수 있으며, 본 기술에서는 50% 듀티 사이클 즉 클록신호가 전기간의 50% 동안 고논리레벨에 있으며, 50%는 저논리레벨에 있다고 가정한다. 단자(22)에 의하여 수신되는 동기 클록신호는 집적회로 각각에 의하여 실행되는 동작을 동기하도록 회로판상의 각종 집적회로에 도통되는 시스템 클록일 수도 있다.

출력회로(20)는 트리거 입력 펄스를 수신하는 트리거 입력단자(24)를 포함한다. 본 기술을 위하여, 트리거 입력 펄스는 정트리거 펄스인 것으로 가정한다. 출력회로(20)는 트리거 입력단자(24)에서 트리거 입력펄스의 수신 다음에 트리거 출력펄스를 공급하는 출력단자(26)를 포함한다. 상기와 같이, 본 발명의 목적 중 하나는 정향 출력펄스 또는 부향 출력펄스 중 어느 하나의 형태로 트리거 출력펄스를 공급하여, 다음 단 집적회로의 트리거 입력단자를 바르게 트리거하는 것이다.

제1도에서, 출력회로(20)는 데이타 입력단자(D), 및 도체(30)에 의하여 동기 클록신호를 수신하는 클록 입력단자(22)에 접속된 클록단자(CK)를 갖는 플립플롭(28)의 형태인 2제산회로를 포함한다. 플립플롭(28)은 제1출력(Q)과 제2상보출력

을 포함한다. 상보출력

은 도체(32)에 의하여 데이타 입력단자(D)로 접속되어, 플립플롭(28)의 출력상태를 플립플롭(28)이 동기 클록신호의 제2고논리레벨에서 제1저논리레벨로의 천이에 의하여 클록될 때마다 토글케한다.

따라서 플립플롭(28)의 출력(Q)은 클록 입력단자(22)에 의해 수신되는 동기 클록신호 주파수의 1/2 주파수를 갖는 클록신호를 공급한다. 따라서 플립플롭(28)이 제1도에 도시된 바와 같이 상호 접속될 때 2제산회로를 제공한다.

제1도를 출력회로(20)는 도체(36)에 의하여 정전력공급(38)에 접속되는 데이타 입력단자(D)를 갖는 래치(34)를 포함한다. 래치(34)는 트리거 입력단자(24)에 접속되며, 트리거 펄스를 수신하는 트리거 입력(T)을 포함한다. 래치(34)는 래치 출력신호를 제공하는 래치출력(Q)을 포함한다. 트리거 입력(T)에서 정트리거 입력펄스를 수신할 때 래치(34)는 출력(Q)에 데이타 입력단자(D)의 상태 즉 고논리레벨을 래치한다. 래치(34)는 고논리레벨의 형태인 리세트신호를 수신하는 리세트 단자(R)를 포함한다. 리세트 단자(R)에 의하여 고논리레벨을 수신할 때 래치(34)는 리세트되며, 그의 출력(Q)은 저논리레벨로 복귀된다.

또한 출력회로(20) 내에 포함되어 있는 것을 도체(42)에 의하여 래치(34)의 Q출력에 접속된 데이타 입력단자(D)를 갖는 또 다른 플립플롭(40)이다. 플립플롭(40)은 클록단자(CK)를 포함하며, 및 인버터(44)는 도체(30)와 플립플롭(40)의 클록단자(CK) 사이에 접속되어 동기 클록신호의 보수(complement)를 공급한다. 플립플롭(40)은 보수동기 클록신호

상승에지에서 데이타 입력단자(D)에 인가되는 상태를 매치하도록 상태를 변화시키는 출력(Q)을 포함한다. 도체(46)는 플립플롭(40)의 출력(Q)과 래치(34)의 리세트 단자(R) 사이에 접속되어, 래치(34)가 플립플롭(40)의 세트시마다 리세트되게 한다.

제1도에 도시된 바와 같이, 출력단자(26)는 P채널 MOSFET(48)와 N채널 MOSFET(50)의 드레인 단자에 공통으로 접속된다. MOSFET(48,50)의 소오스 단자는 도체(52)에 의하여 2제산 플립플롭(28)의 Q출력에 접속된다,

P채널 MOSFET(48)와 N채널 MOSFET(50)는 플립플롭(28)의 출력에 제공되는 분할된 클록신호를 출력단자(26)에 선택적으로 공급하는 전송게이트를 형성한다. MOSFET(50)의 게이트단자(54)는 도체(56)에 의하여 MOSFET(50)가 도통인 때를 결정하는데 사용되는 제어신호를 수신하는 플립플롭(40)의 출력(Q)에 접속된다. 인버터(58)는 도체(56)와 MOSFET(48)의 게이트 단자(60)에 접속되며, 상기 제어신호의 보수를 공급한다. 제1도에서 도체(56)에 의하여 도통되는 제어신호는 문자(C)로 표시되었으며, 제어신호(C)가 고논리레벨에 있을 때 MOSFET(48,50)는 분할된 클록신호(A)를 출력단자로 결합되도록 도통된다.

한편 제어신호(C)가 저논리레벨에 있을때 MOSFET(48,50)는 동시에 비도통되어, 고임피던스가 플립플롭(28)의 출력(Q)과 출력단자(26) 사이에 연장된다.

따라서, 제어신호(C)는 고레벨에 있을때 제1허용상태에 있으며, 저논리레벨에 있을 때 제2금지상태에 있다.

제1도에서 플립플롭(28)에 의하여 제공되는 분할클록 신호는 A로 표시되고, 출력단자(26)에 제공되는 출력신호는 B로 표시되었다.

본 기술분야의 숙련자는 출력신호(B)가 3상태를 취할 수 있다는 것을 이해할 것이다. 제1상태에서, 제어신호(C)는 고논리레벨에 있어서, 분할 클록신호(A)는 저논리레벨에 있다. 제1상태에서, 출력단자(26)는 더 낮은 임피던스원을 저논리레벨에 공급한다. 제2상태에서 제어신호(C)는 고논리레벨에 있으나, 분할된 클록신호(A)는 고논리레벨에 있다. 제2상태에서 출력단자(26)는 고논리레벨의 저임피던스원을 제공한다. 제3상태에서 제어신호(C)는 저논리레벨에 있으며, MOSFET(48,50)는 비도통이고, 출력단자(26)는 고임피던스로서 나타난다.

래치(34)와 플립플롭(40)은 트리거 입력단자(24)에 의하여 각 트리거 펄스의 수신 다음에 제어신호(C)를 발생하는 제어회로를 형성한다. 트리서 펄스가 제어신호(C)를 발생하는 방법 및 결과 출력신호(B)가 출력단자(26)에서 발생되는 방법을 제9도에 도시된 타이밍 파형을 참고로 설명하겠다.

제9도에서 클록 입력단자(22)에 수신되는 동기클록신호(CLK)는 타이밍 파형(CLK)에 의하여 도시되었고, 인버터(44)에 의하여 제공되는 보상클록신호는 파형

에 의하여 도시되었다. 트리거 입력단자(24)에 의하여 수신되는 트리거 펄스는 T로 표시된 타이밍 파형에 의하여 도시되었다. 래치(34)의 Q출력은 타이밍 파형(L)에 의하여 표시되었다. 2제산 플립플롭(28)에 의해 발생되는 분할 클록신호는 타이밍 파형(A)에 의하여 도시되었으며; 출력단자(26)에 의하여 발생된 출력신호(B)는 타이밍 파형(B)에 의하여 도시되었으며; 및 플립플롭(40)에 의해 발생된 제어신호(C)는 타이밍 파형(C)에 의해 표시되었다.

제9도에서 타이밍 파형(T,L,C,B) 각각은 2배로 나타나며, 타이밍 파형의 제1세트는 동기클록신호(CLK)가 고논리레벨에 있는 동안 트리거 펄스(T)가 수신되는 경우에 대한 것이며, 제2의 타이밍 파형은 CLK 신호가 저논리레벨에 있는 동안 트리거 펄스(T)가 발생하는 경우에 대한 것이다. 제1세트의 타이밍 파형에서, 트리거 펄스(T)의 상승에지는 데이타 입력단자(D)에 나타난 고논리레벨이 그의 Q출력에서 표본화되는 것을 허용하는 트리거 래치(34)로서 역할을 하며, 따라서 래치(34)에 의하여 발생되는 출력신호(L)는 고논리레벨로 상승한다. 동기 클록신호(CLK)의 고논리레벨에서 저논리레벨로의 다음 천이시에 플립플롭(40)은 보수

신호에 의하여 클록되어, 플립플롭(40)의 출력(Q)은 상태를 저논리레벨에서 고논리레벨로 변화되어, 플립플롭(40)의 데이타 입력단자(D)에 인가되는 신호(L)의 상태를 반영하게 한다. 따라서 제어신호(C)는 고논리레벨로 스위칭되는 것과 같이 도시되었다. 제어신호(C)는 도체(46)에 의하여 래치(34)의 리세트 단자로 피이드백되어, 래치(34)가 리세트되게 하고, 래치출력신호(L)가 제9도에 도시된 바와 같이 저논리레벨로 복귀되게 한다.

제어신호(C)가 고논리레벨에 있을 때 MOSFET(48,50)는 분할된 클록신호(A)가 출력단자(26)에 접속되는 것을 허여 하도록 도통된다.

제9도에 도시된 바와 같이, 제어신호(C)가 고논리레벨로 상승할 때 출력신호(B)는 고임피던스 즉 플로우팅 상태에서 저논리레벨로 분할된 클록신호(A)의 현재상태에 따라 스위치된다. 동기 클록신호(CLK)의 저논리레벨에서 고논리레벨로의 복귀시에 플립플롭(28)이 클록되며, 분할된 클록신호(A)가 저논리레벨에서 고논리레벨로 보상되게 한다. 제어신호(C)가 고논리 레벨에 남아 있음에도 불구하고 분할된 클록신호(A)에 의해 제공되는 고논리레벨은 출력신호(B)로 접속되며, 출력신호는 고논리레벨로 상승한다. 동기클록신호의 고논리레벨에서 저논리레벨로의 다음 천이시에 플립플롭(40)은 다시 클록된다. 그러나 래치(34)의 출력신호(L)가 저논리레벨일 때, 플립플롭(40)은 리세트되고, 제어신호(C)는 제논리레벨로 복귀된다. 따라서 MOSFET(48,50)는 다시 비도통되고, 출력신호(B)는 고임피던스, 즉 플로우팅 상태로 복귀된다. 출력신호(B)는 또 다른 트리거 펄스가 상기 순서를 반복하도록 수신될 때까지 플로우팅 상태로 남아 있다.

신호(T,L,C,D)에 대한 제9도에 도시된 타이밍 파형의 더 낮은 세트는 트리거 펄스(T)가 동기 클록신호(CLK)의 제2세트 타이밍 파형에 대한 저논리레벨에 있는 동안 발생한다는 것을 제외하고 제1세트의 타이밍 파형에 도시된 것과 유사하다. 래치(34)는 상기한 경우에 대한 것과 같이 트리거 펄스(T)의 초기 상승에지에 대해 세트된다. 동기클록신호(CLK)의 저논리레벨에서 고논리레벨로의 다음 천이는 2제산 플리플롭이 토글하도록 하지만, 플리플롭(40)은 동기클록신호(CLK)가 고논리레벨에서 저논리레벨로 스위치할 때까지 리세트로 남아 있다. CLK신호의 고논리레벨에서 저논리레벨로의 천이시에 플립플롭(40)은 세트되며, 제어신호(C)는 고논리레벨로 스위치되어, MOSFET(48,50)에 의해 형성된 전송게이트가 분할된 클록신호(A)의 고논리레벨을 출력단자(26)에 접속을 가능케 한다. 동기 클록신호의 저논리레벨에서 고논리레벨로의 다음 천이시에 2제산 플립플롭(28)은 저논리레벨로 토글되며, 따라서 출력신호(B)는 저논리레벨로 스위치된다. 동기 클록신호의 고논리레벨에서 저논리레벨로의 다음 연속 천이시에 플립플롭(40)이 세트되고, 제어신호(C)가 저논리레벨로 복귀되며, 및 출력신호(B)는 고임피던스, 즉 플로우팅상태로 복귀된다.

제11도는 제1도의 출력회로에 의하여 발생되는 출력신호의 2타이밍 파형을 포함한다. 제11도의 타이밍 파형 내에서, 출력신호는 플로우팅상태에 있으며, 이 시점에서 전송게이트는 비활성 즉 고임피던스 상태에 있다. 제11도의 타이밍 파형에 도시된 바와 같이, 활성 즉 허용상태중에, 출력신호는 1/2클록 사이클 동안 먼저 고레벨에서 구동되며, 1/2클록 사이클 동안 저레벨에서 구동된다. 그후에 출력신호가 비작동 플로우팅상태로 복귀된다. 그러나 제11도의 아래 타이밍 파형에 도시된 바와 같이, 활성 즉 허용상태동안 출력신호는 먼저 저레벨로 다음에 고레벨로 입력 트리거 펄스가 2제산 플립플롭(28)의 상태와 관련하여 수신될 때에 따라 교대로 구동될 수 있다.

제2도에 도시된 것은 제1도에 도시된 출력회로와 거의 유사한 출력회로(20')이다. 제1도의 출력회로(20)에 도시된 소자와 동일한 제2도에 도시된 출력회로(20')의 소자는 프라임(') 대응 참조번호로 표시되었다. 제2도의 출력회로(20')와 제1도의 출력회로(20) 사이의 유일한 차이는 분할된 클록신호(A)를 출력단자(26')와 선택적으로 접속하는데 사용되며, 트리거 출력 펄스신호(B)를 발생하는 전송게이트의 형태에 관한 것이다. 제2도에 도시된 바와 같이, 제2도의 출력회로(20')에 대한 상기 전송게이트는 분할된 클록신호(A)를 수신하는 도체(52')에 접속된 입력단자를 포함하는 3상태 출력회로(62)의 형태이다. 3상태 출력회로(62)는 또한 제어신호(C)를 수신하는 도체(56')에 접속된 제어입력단자를 포함한다. 3상태 출력회로(62)는 또한 출력단자(26')에 접속되며 출력신호(B)를 공급하는 출력을 포함한다. 3상태 출력회로는 당업자에 공지되었으며, 마이크로프로세서 집적회로 내에 있으며 단일단자로서 출력 또는 입력으로 교대로 사용되는 것을 가능케 하는 쌍방향성 데이타 포트단자와 연결되어 사용된다. 이러한 단자가 입력으로서 역할을 할 때, 3상태 게이트내의 출력장치는 단자에서의 논리레벨이 그것과 접속된 외부회로에 의하여 결정되는 것을 가능하게 하도록 비도통된다. 제2도에 도시된 3상태 출력게이트는 제어신호(C)가 저논리레벨에 있어, 출력단자(26')를 고임피던스로서 나타나게 한다. 한편 제어신호(C)가 고논리레벨에 있을 때 3상태 출력회로(62)는 분할된 클록신호(A)의 논리상태에 따라 출력신호의 저임피던스원을 제공한다.

제1도와 제2도에 도시된 형태를 출력고회로를 내장한 집적회로는 정향 트리거 입력펄스를 요구하는 다음단 집적회로와 용이하게 인터페이스될 수 있다. 제4도에서, 인버터 게이트(64)는 상기 출력회로를 내장한 집적회로를 나타낸다. 출력단자(26)는 트리거 입력단자(24)에서의 트리거 입력펄스의 수신에 응하여 제11도에 도시된 신호와 유사한 출력신호를 제공한다. 제4도의 게이트(66)는 트리거 입력단자(68)를 갖는 다음단 집적회로를 나타낸다. 다음단 집적회로(66)는 정향 펄스 입력이 집적회로(66) 내에서 소망행위를 일으킬 것을 요구한다고 가정하자. 제3도에서 그 안에 도시된 상단의 타이밍 파형은 출력단자(26)를 다음단 집적회로(66)의 입력단(68)에 접속되기 전에 출력단(26)에서 제공되는 출력 펄스신호를 도시한다. 제3도의 상단 파형의 대시선부는 플로우팅 상태를 나타내며, 굵은 선부는 출력신호의 활성상태를 나타내고, 이 상태 동안 출력단은 초기에 고논리레벨로 구동되며, 후에 저논리레벨로 구동된다.

제3도의 상단 파형에 도시된 출력신호는 제5도에 도시된 방법으로 제3도의 하단 파형을 굵은선 내에 도시된 정 펄스 트리거 출력신호로 용이하게 변환된다. 풀다운 저항기(R)(즉 나머지 임피던스)는 입력단자(68)와 접지전위 사이에 접속되며, 출력단자(26)는 점퍼(70)에 의하여 입력단자(68)로 접속된다. 풀다운 저항기(R)는 출력단자(26)를 집적회로(64)의 출력이 플로우팅상태에 있을 때마다 대략 접지전위로 떨어지게 한다. 따라서 출력단자(26)가 고논리레벨에 있는 시간은 출력회로가 출력단(26)을 고논리레벨로 구동하는 출력신호의 활성기간 중 상기 부분 동안이다. 따라서 다음단 집적회로(66)의 트리거 입력단자에 의하여 수신되는 출력 파형은 제3도의 하단 파형 내의 굵은선 부분에 의하여 도시되었다. 파형의 상기 굵은선 부는 단순한 정 트리거 펄스이다.

제7도에서 본 발명의 출력회로를 포함하는 집적회로(64)는 다음단 집적회로(72)와 인터페이스될 수 있으며, 집적회로(72)는 트리거 입력단자(74)를 포함하며, 이 단자(74)는 부 트리거 입력펄스가 집적회로(72) 내에서 소망의 행위를 일으킬 것을 요구한다고 가정하자. 출력단자(26)에 제공되는 펄스 출력신호는 집적회로(624)의 출력단(26)을 접속하기 전에 제6도의 상단 파형에 도시된 바와 같이 나타나며, 여기서 대시선부는 다시 출력단자(26)의 플로우팅 상태를 나타낸다. 제6도의 상단 파형으로 도시된 출력펄스는 제7도와 8도에 도시된 바와 같이 트리거 입력단자(74)와 정전압공급원(76) 사이에 풀업 저항기(R)를 접속하고, 점퍼(78)를 출력단자(26)와 트리거 입력단자(74) 사이에 접속함으로써 간단한 부트리거 펄스로 용이하게 변환된다. 제8도에 도시된 풀업 저항기(R)는 출력단자(26)가 플로우팅상태에 있을 때마다 이단자를 고논리레벨로 끌어올리도록 하며; 결과적으로 제6도의 하단 파형은 상단 파형에 도시된 대시선부 대신에 고논리레벨에 있는 굵은선을 포함한다. 출력단(26)이 저논리레벨에 있는 기간은 출력단자(26)의 집적회로(64)의 출력회로에 의한 저구동 때에 출력신호의 활성기간의 상기 부분 동안이다. 결과적으로 집적회로(72)의 트리거 입력단(74)은 제6도의 하단 파형의 굵은선에 의하여 도시된 바와 같이 단순한 부트리거 펄스를 수신한다.

제11도는 제1도에 도시된 출력회로(20)의 완전 트랜지스터 회로이다. 제10도 내의 대시 박스(28')는 제1도에 도시된 2제산 플립플롭(28)을 제공하는 트랜지스터를 포함한다 제1도에 도시된 소자에 대응하는 제10도 내에 도시된 소자는 대응적으로 프라임(') 참조번호에 의하여 표시된다. 플립플롭(28') 내에 트랜지스터(76,78)는 인버터 게이트를 형성하며, 트랜지스터(76)는 스위칭 장치로서 역할을 하며, 트랜지스터(78)는 부하 임피던스로서 역할을 한다. 유사하게 트랜지스터(80,82)는 또 다른 인버터를 형성하며, 트랜지스터(80)는 스위칭 장치로서 역할을 하고, 트랜지스터(82)는 부하 임피던스로서 역할을 한다. 스위칭 트랜지스터(80)에 의해 발생되는 신호는 트랜지스터(84)에 의하여 스위칭 트랜지스터(86)의 게이트에 선택적으로 접속된다. 트랜지스터(86)는 접속 트랜지스터(88)에 의하여 플립플롭(28')의

출력을 발생하는 부하 트랜지스터(90)에 접속된다. 트랜지스터(86)의 게이트는 트랜지스터(92)에 의하여 플립플롭(28')을 토글시키도록

출력은 수신하는 도체(32')에 접속된다. 스위칭 트랜지스터(80)는 분할된 클록신호(A)를 제공하는 플립플롭(28')의 Q출력을 발생한다.

제10도에 도시된 바와 같이 래치(34')는 플립플롭(28')과 동일하게 구성되는 D형 플립플롭으로서 이룩할 수도 있다. 유사하게 플립플롭(40')은 제어신호(C)를 도체(56')에 제공하는 동일한 방식으로 제조될 수 있다. 스위칭 트랜지스터(94)와 부하 트랜지스터(96)는 동기 클록신호의 보수를 플립플롭(40')의 클록입력에 공급하는 인버터(44')를 형성한다. 유사하게 스위칭 트랜지스터(98)와 부하 트랜지스터(100)는 제어신호(C)의 보수를 P채널 MOSFET(48')의 게이트 단자에 공급하는 인버터(58')를 형성한다. 출력회로는 입력트리거 펄스에 응하여 다음 집적회로가 정입력 트리거 펄스 또는 부입력 트리거 펄스 중 어느 것을 요구하는지에 관계없이 다음 집적회로를 구동할 수 있는 트리거 출력 펄스를 제공한다는 것을 당업자는 이해하여야 한다. 따라서 출력회로는 단일 출력단자만을 사용하는 집적회로의 어느 하나의 형태로 인터페이스 될 수도 있다. 더욱이 상기와 같이 본 발명에 의해 공급되는 출력펄스는 풀다운 저항기 또는 풀업 저항기 중 하나를 추가함으로써 본 발명의 출력회로는 광범위한 집적회로 설계에 사용될 수 있다(특히 멜로디 IC, 음성합성 IC, 음성분석 IC,키이 파인더 IC 및 전자경보클록 IC등의 소비자 관련 제품등)간단히 정트리거 펄스 또는 부트리거 펄스 중 하나로 용이하게 변환될 수 있다.

본 발명은 바람직한 실시예를 참고로 기술하였으나 이것은 설명을 하기 위한 것에 불과하며, 본 발명의 범위를 한정하는 것으로 해석되지 않는다. 각종 변형과 수정이 청구범위에 의해 정해지는 본 발명의 범위와 사상을 일탈하지 않고서 당업자에 의하여 용이하게 이룩될 수 있다.

Claims (10)

1. 단일 트리거 입력펄스의 수신에 응하여 단일 출력단자에서 정향 및 부향 펄스 출력 모두를 공급하는 회로에 있어서, 상기 회로가 : a. 제1클록 논리레벨과 제2클록 논리레벨 사이에서 주기적으로 스위치하는 동기 클록신호를 수신하는 클록입력단자; b. 트리거 펄스를 수신하는 트리거 입력단자; c. 출력신호를 공급하며, 상기 출력신호가 적어도 3상태를 취할 수 있으며, 상기 출력단자가 제1상태에 있을 때 제1출력 논리레벨의 비교적 낮은 임피던스원을 제공하며, 상기 출력단자는 제2상태에 있을 때 제2출력 논리레벨의 비교적 낮은 임피던스원을 제공하며, 및 상기 출력단자는 제3상태에 있을 때 고임피던스를 제공하는 출력단자; d. 상기 클록입력단자, 상기 트리거 입력단자, 및 상기 출력단자에 접속되며, 상기 출력단자가 초기에는 제3상태를 취하게 되며, 상기 트리거 입력단자에 의한 트리거 펄스의 수신에 응하여 상기 출력단자가 동기 클록신호의 제1클록 논리레벨에서 제2클록 논리레벨의 제1천이 다음에 상기 제3상태에서 상기 제1상태로 스위치하도록 하며, 그후에 상기 출력단자가 동기 클록신호의 제2클록 논리레벨에서 제1클록 논리레벨로 다시 천이한 다음에 상기 제2상태로 스위치하도록 하며, 및 그후에 상기 출력단자가 동기 클록신호의 제1클록 논리레벨에서 제2클록 논리레벨로 천이한 다음에 상기 제3상태로 다시 스위치하도록 하며, 상기 출력단자가 또 다른 트리거 펄스를 수신할 때까지 상기 제3상태에 남아 있도록 하는 회로수단의 결합으로 구성되는 회로.
2. 제1항에 있어서, 상기 제1 및 제2출력 논리레벨 중 하나는 저논리레벨이며, 상기 회로가 상기 출력단자와 고논리레벨원 상이에 접속되어 있으며, 상기 출력단자가 상기 제3상태를 취할 때 상기 출력단자에 공급되는 출력신호를 고논리레벨로 유지하는 풀업 임피던스를 더욱 포함하는 회로.
3. 제1항에 있어서, 상기 제1 및 제2출력 논리레벨 중 하나는 저논리레벨이며, 상기 회로가 상기 출력단자와 저논리레벨원 사이에 접속되어 있으며, 상기 출력단자가 상기 제3상태를 취할 때 상기 출력단자에 제공되는 출력신호를 저논리레벨로 유지하는 풀다운 임피던스를 더욱 포함하는 회로.
4. 제1항에 있어서, 상기 회로수단이 제1 및 제2출력 트랜지스터를 포함하며, 상기 제1 및 제2출력 트랜지스터의 각각은 상기 출력단자에 접속된 제1전류 도체 단자를 가지며, 상기 제1 및 제2트랜지스터의 각각은 그의 도전율을 조정하는 제어단자를 포함하며, 상기 회로수단은 제어신호를 상기 출력단자의 상기 제3상태 동안 상기 제1 및 제2트랜지스터를 비도통하게 하는 상기 제1 및 제2트랜지스터의 상기 제어단자의 각각에 제공하는 것을 특징으로 하는 회로.
5. 단일 트리거 입력펄스의 수신에 응하여 단일 출력단자에서 정향 및 부향 펄스출력을 공급하는 회로에 있어서, a. 제1클록 논리레벨과 제2클록 논리레벨 사이에서 주기적으로 스위치하는 동기 클록신호를 수신하며, 상기 동기 클록신호가 소정주파수를 갖는 클록 입력단자; b. 상기 동기 클록신호를 수신하는 상기 클록입력단자에 접속된 입력과 분할된 클록신호를 공급하는 출력을 갖추고 있으며, 분할된 클록신호가 동기 클록신호 주파수의 1/2주파수를 가지며, 상기 2제산 회로의 출력이 동기 클록신호의 제2클록 논리레벨에서 제1클록 논리레벨로의 천이시마다 고논리레벨과 저논리레벨 사이에서 교류하는 2제산 회로; c. 2제산 회로의 출력에 접속되며, 분할된 클록신호를 수신하는 데이타 입력을 가지며, 정향 및 부향 펄스출력 모두를 제공하며, 제어신호를 수신하는 제어단자를 포함하며, 상기 제어신호에 응하여 제어신호가 제1금지 상태에 있을 때 분할된 클록신호를 상기 전송게이트의 출력단자에 전기 접속되게 하며, 상기 제어신호를 응하여 제어신호가 제2금지상태에 있을 때 상기 전송게이트의 출력단자가 고임피던스를 취하게 하는 전송게이트; d. 트리거 펄스를 수신하는 트리거 입력단자; e. 트리거 펄스와 동기 클록신호를 각각 수신하는 상기 트리거 입력단자와 상기 클록 입력단자에 접속되며, 제어신호를 공급하는 상기 전송게이트의 제어단자에 접속되며, 초기에 제어신호가 트리거 펄스의 수신에 앞서 제2금지상태를 취하도록 하며, 제어신호가 동기 클록신호의 제1클록 논리레벨에서 트리거 펄스의 수신 후에 제2클록 논리레벨로의 제1천이를 검출한 후에 제1금지상태로 스위치하게 하며, 및 제어신호가 동기 클록신호의 제1클록 논리레벨에서 트리거 펄스의 수신 다음에 제2클록 논리레벨의 제2천이를 검출한 후에 제2금지상태로 다시 스위치하도록 하는 제어회로 수단의 결합으로서 구성되는 회로.
6. 제5항에 있어서, 상기 제어회로수단은 : a. 트리거 펄스를 수신하는 상기 트리거 입력단자에 접속되며, 리세트신호를 수신하는 리세트단자를 가지며, 그의 래치출력이 트리거 펄스의 수신시에 제1논리상태를 취하며, 래치 출력이 그의 리세트단자에서 리세트신호를 수신할 때 제2논리 상태를 취하는 래치수단; b. 데이타 입력단자, 클록단자, 및 제어출력단자를 가지며, 상기 플립플롭수단의 데이타 입력단자는 래치출력에 접속되며, 상기 플롭플립수단의 클록단자는 상기 플립플롭수단의 제어출력 단자가 동기 클록신호의 제1클록 논리레벨에서 제2클록 논리레벨로의 천이시마다 데이타 입력단자의 상태에 따라 출력상태를 취하게 하는 동기 클록신호에 응답되며, 상기 플립플롭수단의 제어출력 단자는 상기 래치수단의 상기 리세트단자와 제어신호를 공급하는 상기 전송게이트의 제어단자에 접속되는 플립플롭수단을 더욱 포함하는 회로.
7. 제6항에 있어서, 상기 2제산 회로는 데이타 입력단자, 클록단자, 2제산 회로의 출력에 대응하는 출력단지, 및 상기 데이타 입력단자에 접속되는 보상출력단자를 갖는 제2플립플롭을 포함하며, 상기 제2플립플롭수단의 보상출력단자는 그의 출력단자에 대한 것과 반대의 논리레벨을 취하며, 상기 제2플립플롭수단은 그의 출력과 보상출력단자의 논리레벨이 동기 클록신호의 제2클록 논리레벨에서 제1클록 논리레벨로 스위칭할 때마다, 변화되는 것을 특징으로 하는 회로.
8. 제5항에 있어서, 상기 전송게이트는 게이트 소오스 및 드레인단자를 갖는 P채널 MOSFET를 포함하며, 상기 전송게이트는 게이트, 소오스, 및 드레인단자를 갖는 N채널 MOSFET를 더욱 포함하며, 상기 P채널 MOSFET와 상기 N채널 MOSFET의 소오스단자는 상기 2제산 회로에 공통으로 접속되며, 상기 P채널 MOSFET와 상기 N채널 MOSFET의 드레인단자는 상기 전송게이트의 상기 출력단자에 공통으로 접속되며, 상기 P채널 및 N채널 MOSFET 중 하나의 게이트단자는 상기 전송게이트의 제어단자에 접속되며, 상기 전송게이트는 상기 전송게이트의 제어단자와 P채널 및 N채널 MOSFET 중 두번째의 게이트단자 사이에 접속된 인버터를 포함하며, 상기 P채널 MOSFET와 상기 N채널 MOSFET는 제어신호가 제1허용상태와 제2금지상태 사이에서 스위치될 때 동시에 도통 또는 비도통되는 것을 특징으로 하는 회로.
9. 제5항에 있어서, 분할된 클록신호는 고논리레벨과 저논리레벨 사이에서 교류하며, 상기 회로는 상기 전송게이트의 출력단자와 고논리레벨원 사이에 접속되어 있으며, 상기 전송게이트가 제2금지상태에 있는 제어신호에 응하여 고임피던스 상태에 있을 때 상기 전송게이트의 출력단자를 고논리레벨로 유지하는 풀업 임피던스를 포함하는 것을 특징으로 하는 회로.
10. 제5항에 있어서, 분할된 클록신호는 고논리레벨과 저논리레벨 사이에서 교류하며, 상기 회로는 상기 전송게이트의 출력단자와 저논리레벨원 사이에 접속되며, 상기 전송게이트가 제2금지상태에 있는 제어신호에 응하여 고임피던스 상태에 있을 때 상기 전송게이트의 출력단자를 저논리레벨로 유지하는 것을 특징으로 하는 회로.

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