KR890017873A - 단일 출력단에서 정부 펄스를 발생하는 출력회로 - Google Patents

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Abstract

내용 없음

Description

단일 출력단에서 정부 펄스를 발생하는 출력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따라 정향(positive-going)및 부향(negative-going)펄수출력 모두를 포함하는 출력신호를 제공하기 위하여 입력트리거 펄스에 응하는 출력회로의 블로도, 제 2 도는 제 1 도에 도시된 것과 유사하나 3상 출력 게이트를 포함하는 출력 제어 회로의 블록도, 제 3 도는 상기 출력회로의 출력단자를 풀다운 저항기에 결합하기 전후의 한쌍의 출력 펄스.

Claims (10)

  1. 단일 트리거 입력펄스의 수신에 응하여 단일출력 단자에서 정향 및 부향 펄스 출력 모두를 공급하는 회로에 있어서, 상기 회로가 : a. 제 1 클록논리레벨과 제 2 클록논리레벨 사이에서 주기적으로 스위치하는 동기 클록신호를 수신하는 클록입력단자; b 트리거 펄스를 수신하는 트리거 입력 단자 ; c. 출력 신호를 공급하며, 상기 출력신호가 적어도 3상태를 취할수 있으며, 상기 출력단자가 제 1 상태에 있을때 제 1 출력논리레벨의 비교적 낮은 임피던스원을 제공하며, 상기 출력단자는 제 2 상태에 있을 때 제 2 출력논리레벨의 비교적 낮은 임피던스원을 제공하며, 및 상기 출력단자는 제 3 상태에 있을때 고임피던스를 제공하는 출력단다 ; d. 상기 클록 입력 단자, 상기 트리거 입력단자, 및 상기 출력단자에 접속되며, 상기 출력단자가 초기에는 제 3 상태를 취하게 하며, 상기 트리거 입력 단자에 의한 트리거 펄스의 수신에 응하여 상기 출력 단자가 동기 클록 신호의 제 1 클록논리레벨에서 제 2 클록논리레벨로의 제 1 천이 다음에 상기 제 3 상태에서 상기 제 1 상태로 스위치하도록 하며, 그후에 상기 출력 단자가 동기 클록 신호의 제 2 클록논리레벨에서 제 1 클록논리레벨로 다시 천이한 다음에 상기 제 2 상태로 스위치하도록 하며, 및 그후에 상기 출력단자가 동기클록신호의 제 1 클록논리레벨에서 제 2 클록논리레벨로 천이한 다음에 상기 제 3 상태로 제3상태로 다시 스위치하도록 하며, 상기 출력단자가 또다른 트리거 펄스를 수신할 때까지 상기 제 3 상태에 남아 있도록 하는 회로 수단의 결합으로 구성되는 회로.
  2. 제 1 항에 있어서, 상기 제1 및 제2 출력논리레벨중 하나는 저논리 레벨이며, 상기 회로가 상기 출력단자와 고논리레벨원 사이에 접속되어 있으며, 상기 출력단자가 상기 제 3 상태를 취할때 상기 출력단자에 공급되는 출력신호를 고논리레벨로 유지하는 풀업 임피던스를 더욱 포함하는 회로.
  3. 제 1 항에 있어서, 상기 제1 및 제2 출력 논리레벨중 하나는 고논리레벨이며, 상기 회로는 상기 출력단자와 저논리 레벨원 사이에 접속되어 있으며, 상기 출력단자가 상기 제3 상태를 취할때 상기 출력단자에 제공되는 출력신호를 저논리레벨로 유지하는 풀다운 임피던스를 더욱 포함하는 회로.
  4. 제 1 항에 있어서, 상기 회로수단이 제1 및 제 2 출력 트랜지스터의 각각은 상기 출력 단자에 접속된 제 1 전류도체 단자를 가지며, 상기 제1 및 제2 트랜지스터의 각각은 상기 출력 단자에 접속된 제 1 전류도체 단자를 가지며, 상기 제1 및 제 2 트랜지스터의 각각은 그의 도전률을 조정하는 제어단자를 포함하며, 상기 회로 수단은 제어신호를 상기 출력 단자의 상기 제 3 상태동안 상기 제1 및 재2 트랜지스터를 비도통하게 하는 상기 제1 및 제2 트랜지스터의 상기 제어 단자의 각각에 제공하는 것을 특징으로 하는 회로.
  5. 단일 트리거 입력 펄스의 수신에 응하여 단일 출력단자에서 정향 및 부향 펄스출력을 공급하는 회로에 있어서, a. 제 1 클록논리레벨과 제 2 클록논리레벨 사이에서 주기적으로 스위치하는 동기클록신호를 수신하며, 상기 동기클록신호가 소정주파수 갖는 클록입력단자 ; b. 상기 동기클록신호를 수신하는 상기 클록입력단자에 접속된 입력과 분할된 클록신호를 공급하는 출력을 갖추고 있으며, 분할된 클록신호가 동기클록신호 주파수의 1/2주파수를 가지며, 상기 2제산 회로의 출력이 동기클록신호의 제2 클록논리레벨에서 제1 클록논리레벨로의 천이시마다 고논리레벨과 저논리레벨 사이에서 교류하는 2제산 회로; c. 2제산 회로의 출력에 접속되며, 분할된 클록신호를 수신하는 데이타 입력을 가지며, 정향 및 부향 펄스출력 모두를 제공하며, 제어신호를 수신하는 제어단자를 포함하며, 상기 제어신호에 응하여 제어신호가 제 1 금지 상태에 있을 때 분할된 클록신호를 상기 전송게이트의 출력단자에 전기 접속되게 하며, 상기 제어신호에 응하여 제어신호가 제 2 금지상태에 있을때 상기 전송게이트의 출력단자가 고임피던스를 취하게 하는 전송게이트; d. 크리거 펄스를 수신하는 트리거 입력단자 ; e. 트리거 펄스와 동기 클록 신호를 각각 수신하는 상기 트리거 입력단자와 상기 클록입력단자에 접속되며, 제어신호를 공급하는 상기 전송게이트의 제어단자에 접속되며, 초기에 제어신호가 트리거 펄스의 수신에 앞서 제 2 금지상태를 취하도록 하며, 제어신호가 동기 클록신호의 제 1 클록 논리레벨에서 트리거 펄스의 수신후의 제 2 클록 논리레벨로의 제 1 천이를 검출한후에 제 1 금지 상태로 스위치하게 하며, 및 제어신호가 동기클록신호의 제 1 클록 논리레벨에서 트리거 펄스의 수신 다음에 제 2 클록 논리레벨로의 제 2 천이를 검출한 후에 제 2 금지 상태로 다시 스위치하도록 하는 제어회로 수단의 결합으로서 구성되는 회로.
  6. 제 5 항에 있어서, 상기 제어회로수단은 : a.트리거 펄스를 수신하는 상기 트리거 입력단자에 접속되며, 리세트 신호를 수신하는 리세트 단자를 가지며, 그의 래지출력이 트리거 펄스의 수신시에 제 1 논리 상태를 취하며, 래치 출력이 그의 리세트 단자에서 리세트 신호를 수신할 때 제 2 논리 상태를 취하는 래치수단; b.데이타 입력 단자, 클록단자, 및 제어출력단자를 가지며, 상기 플립플롭수단의 데이타 입력단자는 래치출력에 접속되며, 상기 플립플록수단의 클록단자는 상기 플립플롭수단의 제어출력 단자가 동기클록신호의 제 1 클록논리레벨에서 제 2 클록논리레벨로의 천이시마다 데이타 입력단자의 상태에 따라 출력상태를 취하게 하는 동기 클록 신호에 응답되며, 상기 플립플롭 수단의 제어출력 단자는 상기 래치수단의 상기 리세트 단자와 제어신호를 공급하는 상기 전송게이트의 제어단자에 접속되는 플립플롭수단을 더욱 포함하는 회로.
  7. 제 6 항에 있어서, 상기 2제산 회로는 데이타 입력 단자, 클록단자, 2제산 회로의 출력에 대응하는 출력단자, 및 상기 데이타 입력단자에 접속되는 보상출력단자를 갖는 제 2 플립플롭을 포함하며, 상기 제 2 플립플롭수단의 보상출력 단자는 그의 출력단자에 대한 것과 반대의 논리레벨을 취하며, 상기 제 2 플립플롭 수단은 그의 출력과 보상출력단자의 논리레벨이 동기클록신호의 제 2 클록논리레벨에서 제 1 클록논리레벨로 수위칭할 때마다, 변화되는 것을 특징으로 하는 회로.
  8. 제 5 항에 있어서, 상기 전송 게이트는 게이트 소오스 및 드레인 단자를 갖는 P채널 MOSFET를 포함 하며, 상기 전송게이트는 게이트, 소오스, 및 드레인 단자를 갖는 N채널 MOSFET를 더욱 포함하며, 상기 P채널 MOSFET와 상기 N채널 MOSFET의소오스 단자는 상기 2제산 회로에 공통으로 접속되며, 상기 P채널 MOSFET와 상기 N채널 MOSFET의 드레인 단자는 상기 전송게이트의 상기 출력단자에 공통으로 접속되며, 상기 P채널 및 N채널 MOSFET중 하나의 게이트 단자는 상기 전송게이트의 제어 단자에 접속되며, 상기 전송게이트는 상기 전송 게이트의 제어단자와 P채널 및 N채널 MOSFET중 두번째의 게이트단자 사이에 접속된 인버터를 포함하며, 상기 P채널 MOSFET와 상기 N채널 MOSFET는 제어신호가 제 1 허용 상태와 제 2 금지 상태 사이에서 스위치될 때 동시에 도통 또는 비도통되는 것을 특징으로 하는 회로.
  9. 제 9 항에 있어서, 분할된 클록신호는 고논리레벨과 저논리레벨사이에서 교류하며, 상기 회로는 상기 전송게이트의 출력단자와 고논리 레벨원 사이에 접속되어 있으며, 상기 전송게이트가 제 2 금지상태에 있는 제어신호에 응하여 고임피던스 상태에 있을때 상기 전송게이트의 출력 단자를 고논리레벨로 유지하는 풀업임피던스를 포함하는 것을 특징으로 하는 회로.
  10. 제 5 항에 있어서, 분할된 클록 신호는 고논리 레벨과 저논리 레벨 사이에서 교류하며, 상기 회로는 상기 전송게이트의 출력 단자와 저논리레벨원 사이에 접속되며, 상기 전송게이트가 제 2 금지상태에 있는 제어신호에 응하여 고임피던스 상태에 있을 때 상기 전송게이트의 출력단자를 저논리 레벨로 유지하는 것을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880015896A 1988-05-23 1988-11-30 단일 출력단에서 정부 펄스를 발생하는 출력회로 KR920003446B1 (ko)

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