JPH03502870A - プログラム可能な高速分割器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 プログラム可能な高速分割器 発明の背景 この発明はプログラム可能な分割器あるいは計算回路に関する。さらに詳細には 、位相ロックループ周波数シンセサイザあるいは精密タイマ等に用いられる高速 周波数分割器に関する。

プログラム可能な分割器には、高いクロック速度で動作しまた最小の可能な段階 でその分割係数をプログラムすることが可能である（一般的に整数段階が望まし い）という２つの利点がある。従来のプログラム可能な分割器では、分割器をプ ログラム可能にするために必要な論理ゲートを備えた回路の内生なくともいくつ かはプログラム可能な分割器の入力周波数でクロックするため、用いられる最大 クロック周波数が限定されている。これは使用されている論理ゲートに固有の遅 延があるために、使用できる最大外部クロック周波数が限定されてしまうことに 因る。プログラム可能な分割器に先行するある段階でＰで分割する固定係数プレ スケーラ（Ｐは通常２あるいは４）を用いることによって、より高い入力周波数 に適応される。固定係数プレスケーラはラッチを具備することだけが必要でラッ チ間に論理ゲートは必要でないため、より高速で動作することができる。プレス ケーラは通常プレスケーラ入力にＮ個のクロックパルスが与えられる度にプログ ラム可能な分割器に１つのクロックパルスを供給する。

このように従来はプレスケーラとプログラム可能な分割器を組み合わせることに よって、プレスケーラ係数Ｎの整数倍である係数に可能な分割係数を減少させる 。このような従来の構成では、プレスケーラがＮ個の入力クロックパルスによる その内部サイクルによって駆動される度に、プレスケーラ波形のただ１つの内部 転移だけを用いて連続的に動作しているプログラム可能な分割器をクロックする という基本的な制限がある。残りのＮ−１個の入力パルスに存在するタイミング 情報は従来の方法では用いられることは決してなく、無視され、失われる。

高速データマルチプレクサでタイミング信号を生成するための２による分割回路 の内部転移のすべてを感知するという考え方は、すでにライマン・アール及びラ イン・エイチによる′バイポーラ４：１時間分割マルチプレクサの５．　５Ｇｂ ／ＳまでのＩＣ動作“　（Ｉ　ＥＥＥ　　固体状態回路会議ダイジェスト、第１ ８６乃至１８７頁、１９８６年２月）に記載されている。

しかしこの考え方が分割器やカウンタのようなさらに一般的なりロック論理回路 にも拡大されたことは従来存在しないと信じられている。

また、非整数による分割が所望される場合に分割器の出力パルスの間隔を均等に おく構成を提供するプログラム可能な高速非整数分割器は知られていない。

例えば、Ｎが整数である場合ＮとＮ＋１で交互に分割することによってＮ＋１／ ２による分割を実行する先行技術がある。しかしこの既知の方法では出力パルス が均等な間隔でないため、分割器の出力には望ましくない低調波が生成されてし まう。

一般的には、ＮとＮ＋１の間の値を有する所望の分数である平均カウントを供給 する方法で、ＮとＮ＋１の間を交互で実行することによって非整数分割を行うこ とができる。これまでは“ａ”回はＮで、また（ｂ−ａ）回はＮ＋１で分割する ことによってＮ　＋　ａ　／　ｂの分割器を構成し、出力周波数の低調波が１／ ｂにまで下降した出力を生成していた。

従って非整数除数値の出力パルスを均等な間隔で発生することが可能なプログラ ム可能な分割器を提供する必要性がある。

発明の概要 本発明の目的は従来の既知の構成よりも高速で動作が可能なプログラム可能な周 波数分割器を提供することにある。

さらに本発明の目的は除数が整数でない場合に均等な間隔の出力パルスを生成す ることができるプログラム可能な高速分割器を提供することにある。

従って本発明は予め選択された数によって入力パルス列のパルス反復速度を割算 するためのプログラム可能な分割器に関するものであり、入力が入力パルス列を 受は取るように結合されまた予め決められた係数によってパルス反復速度を分割 するように動作するプレスケーリング手段、すなわち分割されたプレスケーラ出 力パルスの少なくとも２相を伝送するための少なくとも１つの出力を有するプレ スケーリング手段を備えたプログラム可能な分割器を意図したものである。少な くとも１つの入力がプレスケーリング手段の少なくとも１つの出力に結合してい るプログラム可能なカウント手段には、可変除数データを受は取るためのデータ 入力手段が具備されている。このプログラム可能なカウント手段はプレスケーラ 出力パルスの少なくとも２相を用いて、プレスケーラ出力反復速度の分数１／Ｎ 　（Ｎは必ずしも整数ではなく、除数データの関数として決定される）に等しい パルス反復速度を保持する出力パルス列を生成する。

本発明はさらに、予め選択された数により入力パルス列のパルス反復速度を分割 するプログラム可能な分割器を意図しており、このプログラム可能な分割器は入 力パルス列を受は取るように結合された入力手段と、可変除数データを受は取る ためのデータ入力手段とを有するプログラム可能なカウント手段を具備している 。プログラム可能なカウント手段は、パルス反復速度が入力パルス列パルス反復 速度の分数、すなわち１／Ｎ　（Ｎが除数データの関数として決定される場合） に等しい出力パルス列を生成する。プログラム可能なカウント手段はさらに、Ｎ の非整数値のためのプログラム可能なカウント手段における出力パルスを時間的 に均等な間隔にするための手段を具備している。

図面の簡単な説明 本発明の上記の、およびその他の目的及び特徴は、図面に示された実施例の以下 の詳細な説明によって明かとなるであろう。

第１図は本発明の原理に従ったプログラム可能な分割器の機能ブロック図である 。

第２図は第１図に示されたプレスケーラの論理ダイヤグラムを表わす機能ブロッ ク図である。

第３図は本発明の原理に従って構成されたプログラム可能な分割器のいろいろな 機能ブロックで用いられるのに適切な、差動Ｄラッチの入力に融合された２レベ ル直列ゲートの１例を示す回路図である。

第４図は第１図に示された構成で用いられるのに適切なプリセット可能なカウン トダウンカウンタの機能ブロック図である。

第５Ａ図は第１図に示された構成で用いられるのに適切な遅延カウンタの機能ブ ロック図である。

第５Ｂ図は第５Ａ図に示された機能に関連する部分のタイミング波形である。

第６図は第１図に示された構成で用いられるのに適切な加算アキュムレータのブ ロック図である。

第７図は第１図に示された分割器の別の実施例の機能ブロック図である。

第８図は第７図に示された加算アキュムレータ７５０の機能ブロック図である。

第９図は第７図に示されたクロックマルチプレクサ７４０の機能ブロック図であ る。

詳細な説明 第１ｉには本発明の原理に従−て構成されたプログラム可能な分割器１００の機 能ブロック図が示されている。機能ブロック間に示された信号バス相互接続は、 特定の信号とその補数信号の両方を伝送する２線差動相互接続であることがわか る。第１図に示されているように、入力パルス源はバス１１５を介して実施例で は２による分割回路であるプレスケーラ１１０に結合している。バス１１１にお けるプレスケーラ出力はバス１１１ａを介してプリセット可能なカウントダウン カウンタ１２０のＣＬＫ入力に、またバス１ｌｌｂを介して遅延カウンタ１３０ のＣＬＫ入力に結合している。

プリセット可能なカウントダウンカウンタ１２０は多重ライン並列入力データバ ス１７０を具備し、カウンタがプリセットされる数値のデジタル表示を行う。バ ス１７０はカウンタ１２０のＤＡＴＡ入力に導かれている。カウンタ１２０の出 力はＥＯＣ（カウント終了）と符号が付けられ、バス１１２を通して遅延カウン タ１３０のスタート入力に結合している。

遅延カウンタ１３０は分割エネーブル（ＤＩＶ−ＥＮ）入力を備え、バス１１６ 上の分割エネーブル信号を受信するように結合されている。遅延カウンタ１３０ はバス１１３を介してカウントダウンカウンタ１２０のプリセット入力に結合す るプリセット制御出力と、バス１１４を介してカウントダウンカウンタ１２０の エネーブル入力に結合するＲＣ−ＥＮ制御出力を具備している。

遅延カウンタ１３０はさらに、バス１１７を通してマルチプレクサ１４０の入力 Ａに結合する第１の出力と、バス１１８及び１１８ａを通してマルチプレクサ１ ４０の入力Ｂに結合する第２の出力ＨＤ比出力具備している。

遅延カウンタ１３０の出力ＨＤ比出力さらに、バス１１８ｂを介して加算アキュ ムレータ１５０のＣＬＫ入力に結合している。

分割エネ〜プル信号はさらに、バス１１６ａを介して加算アキュムレータ１５０ のＤ　ＩＶ−ＥＮ−Ｌ入力に結合している。バス１７０上の最下位ビットである ＰＯは、バス１７１を介して加算アキュムレータ１５０の入力ＩＮに結合してい る。加算アキュムレータ１５０は、バス１５１を介して遅延カウンタ１３０のロ ングカウント入力に結合するキュリ出力を具備している。さらに、加算アキュム レータ１５０はバス１５２を介してマルチプレクサ１４０の選択入力に結合する 合計出力を具備している。

マルチプレクサ１４０はバス１１９を介して出力バッファ１６０に結合する出力 を具備し、このバッファ１８０は本発明の分割器を用いる装置によって使用され る分割器出力１８１とその補数１６２を供給する。

プレスケーラ１１０は対称的で完全な差動の回路を構成し、ブロック１２０１３ ０１４０１５０及び１６０から成る半整数分割器を駆動するための差動出力を供 給する。プレスケーラ１１０の出力ｌｌｌは、出力信号が２つの対称的な活性ノ ード間の電圧差であり、信号の補数は出力ノードへの接続を反転することによっ てゼロ遅延で得られ、正方向及び負方向出力変化は時間的に均等な間隔である特 性を有する。従ってプレスケーラの通常の差動出力信号と補数差動出力信号の両 者は、第１図に示された回路の残りの部分に対するクロック位相として用いるこ とができる。この補数クロック位相により、通常のクロック位相の負方向縁部の ときにデータ転移をクロックすることができる。

ブロック１２０１３０１４０１５０及び１８０は、データバス１７０の幅及び遅 延カウンタ１３０（以下さらに詳細に説明する）に導入された遅延によって決定 される範囲を超えて整数あるいは半整数によって分割することが可能な真のプロ グラム可能な半整数分割器を形成する。第１図に示された分割器が半整数によっ て分割される場合は、プレスケーラ出力信号の上昇あるいは下降縁部によって交 互にクロックされる均等な間隔の出力パルスが供給される。

第１図に示された回路の半整数部分の動作は、プリセット可能なカウントダウン カウンタ１２０と論理“ゼロ”レベルにおける制御人力１５１を備えた遅延カウ ンタ１３０のみを初めに考慮することによって容易に理解することができる。カ ウンタ１２０は所定の数Ｐ−（Ｐｉ、Ｐ２．、、Ｐ９）にプリセットすることが できる。バス１１４上の適切な信号によってエネーブルされる時、カウンタ１２ ０はバス１７０を通してデータ入力に与えられたプリセット数からゼロにカウン トダウンする。

デコーディング論理鎖中ではゼロ状態がデコードされ、バス１１２にはカウント 終了（ＥＯＣ）パルスが出力される。遅延カウンタ１３０はカウンタ１２０から のバス１１２上のＥＯＣパルスによってスタートし、実施例ではＥＯＣパルスに 続く第４のクロック縁部で、遅延カウンタ１３０がバス１１４を通してＲＣ−Ｅ Ｎ出力をカウンタ１２０のエネーブル入力に供給し、カウンタ１２０をエネーブ ルする。遅延カウンタ１３０がアクティブである４つのクロックパルス期間中、 カウンタ１３０はプリセット可能なカウンタ１２０をディスエーブルし、バス１ １３を通してカウントダウンカウンタ１２０のプリセット入力においてプリセッ トパルスを生成し、出力及びＨＤ比出力それぞれ遅延されない形また半クロツク 遅延形での分割器出力パルスを生成する。従って、カウントダウンカウンタ１２ ０及び遅延カウンタ１３０はともに係数Ｎ−（Ｐ＋４）のプログラム可能な分割 器として機能する。

遅延カウンタ１３０の付加的な２つの特徴は、ＨＤ比出力おける出力パルスの半 クロツク遅延バージョンを（正移行縁部よりもプレスケーラ出力の負移行縁部に よってクロックされる）与えること、およびバス１５１におけるロングカウント 入力が高レベルの場合に、遅延カウンタ１３０によって４ではなく５クロツクパ ルス後にカウントダウンカウンタ１２０がエネーブルされることである。加算ア キュムレータ１５０に伴うこのような２つの特徴が機能を制御し、マルチプレク サ１４０の機能は半整数分割に用いられる。Ｎ＋１／２による分割はＮとＮ＋１ によって交互に分割することによって近似することができるが、生成されるのは 不均等な間隔の出力パルスである。本発明によると、除数をＮとＮ＋１に交互に し、またマルチプレクサ１４０を同時に用いることによって、１６１及び１Ｂ２ における均等な間隔の出力パルスが得られ、それぞれ１１７の出力及び１１８の ＨＤ比出力おける遅延カウンタ１３０の正常及び半クロツク遅延出力から交互に 分割器出力パルスを選択する。除数がＮの場合、プログラム可能な分割器の出力 は半クロツク間隔遅延され、次の周期では除数がＮ＋１の場合、プレスケーラ出 力１１１における信号移行と同相で正常時間に生成される。このような構成では 、プレスケーラ出力の均等な間隔のＮ＋１／２クロック間隔の出力パルス列が生 成される。

加算アキュムレータ１５０は分割器の動作の各サイクルごとに進行１ビット合計 に最下位ビットＰＯを加算する。出力“合計”における合計ビットはバス１５２ を介してマルチプレクサ１４０を制御して、バス１１７及び１１８ａ上にそれぞ れ存在する正常かあるいは半ビツト遅延出力をマルチプレクサ１４０の入力Ａ及 びＢに選択する。加算アキュムレータ１５０のキャリ出力は、バス１５１により 適切な制御信号を遅延カウンタ１３０゜のロングカウントに結合することにより 遅延カウンタ１３０の長い（５クロック間隔）カウントをエネーブルするのに用 いられる。このようにして加算アキュムレータを用いることにより、たとえ係数 が整数から半整数に変化するか、あるいはその反対となった後に第１の分割器サ イクルのために、分割器の出力パルス間のカウント数が訂正される。第１図に示 された実施例の半整数分割器では、プログラムされた除数が変化する後の第１の サイクルにおいて分割器が正しく動作する必要がなければ、加算アキュムレータ １５０に代わって、Ｐ〇−１である時は２によって分割しｐｏ−ｏである時はゼ ロに設定されるより簡単な回路を用いて第１図に示された加算アキュムレータ１ ５０の合計及びキャリ出力の両方を駆動することができる。

出力バッファ１６０は、バス１１９で結合された低レベル差動論理信号を通常の ＥＣＬ電圧レベルに変換して、分割器出力１６１に結合された装置で用いられる ようにする。

図示された構成によって、プログラム可能な分割器はプレスケーラ係数よりもプ ログラム可能な増分の少ない全体的な係数があり、またプレスケーラの最大動作 周波数に等しい最大動作周波数がある。

第１図に示されたプレスケーラ１１０の論理装置は第２図に示されている。入力 クロックパルスはバス１１５を通してＤ型ラッチ２１０のＣＬＫ入力及びＤラッ チ２２０のＣＬＫ入力に結合し、−万人カクロックパルス列の反転あるいは補数 はバス２１５を通してラッチ２１０のＣＬＫ入力及びラッチ２２０ののＱ出力は バス２２１を通して出力バッファ２３０の第１の入力チのみから構成され、重要 な信号バスの段階間では論理ゲートは必要ではない。ラッチ間では中間論理ゲー トは必要でないため、図示されている構成は一般的に所定の処理技術で構成でき る最も高速の論理回路である。さらにこの構成では速度を上げるためのラッチ回 路の変形が、論理ゲート機能をラッチ自体に合体させる難しさにどのように影響 するかに関係なく行うことができる。

第１図に示された全体的な構成中の半整数分割器の部分は、プリセット可能なカ ウンタ１２０．遅延カウンタ１３０、加算アキュムレータ１５０及びマルチプレ クサ１４０により構成されている。プリセット可能なカウントダウンカウンタ１ ２０の詳細は第４図に示されている。カウントダウンカウンタ１２０のバス１１ １ａ上の入力ＣＬＫはＤラッチ４０１ａのクロック入力に結合され、クロック入 力がローの時はラッチ出力ＱはＤにしたがい、クロック入力がハイの時はラッチ するように構成されている。バス１１１ａはＤラッチ４０１ｂのクロック入力に も結合され、クロックがハイの時はＱがＤ入力にしたがい、クロック入力がロー の時はラッチする。バス１１４におけるエネーブル入力はＡＮＤゲート４４２の 第１の入力及びＡＮＤゲート４４１の第１の入力に結合される。ＡＮＤゲート４ ４２の出力はＯＲゲート４４３の第１の入力に結合され、一方ＡＮＤゲート４４ １の出力はＯＲゲート４４３の第２の入力に結合されている。プログラミングデ ータビットＰ１はバス４３１を通してＡＮＤゲート４４１の第２の入力に結合さ れている。ＯＲゲート４４３の出力はラッチ４０１ａのＤ入力に結合され、一方 ラッチ４０１ａのＱ出力はラッチ４０１ｂのＤ入力に結合されている。ラッチ４ ０１ｂのＱ出力はバス４５０−１を通してＡＮＤゲート４４２の第２の入力に結 合され、またラッチ４０２ａ及び４０２ｂのクロック入力に結合されている。

第４図に示されたカウントダウンカウンタのデコーディング論理鎖は一連のブロ ック４１０−９乃至４１０−２によって表わされるが、第４図のブロック図では その内の２つだけが示されている。各デコーディング鎖ブロックはＡで示され、 ブロック４１０−９に記載されている論理の詳細がブロック４１０−２乃至４１ ０−８のそれぞれに使用されていることを示している。従って機能に関する相互 接続の詳細は、第４図に示されたカウンタの最後の段、すなわち第９段に関して のみ記載することにする。

さらに第４図に示されるように、カウンタ１２０の各段は１対のＤ型ラッチを具 備し、所定の段の各対のクロック入力は先行段の第２のラッチのＱ出力と、先行 段の対の第１のラッチのＤ入力に結合している。また各段の対の第１のラッチの Ｑ出力はその対の第２のラッチのＤ入力に結合されいる。

デコーディング鎖の各段におけるデコーディング論理回路はすでに述べたように 第１番目を除いて各段で反復されている。各デコーディング論理段はブロック４ １０−９に関して説明することができる。Ｐ９に置ける最上位入力データピット はＯＲゲート４２０の第１の入力に結合され、またバス４３９を介してＤ型ラッ チ４０９ａ及び４０９ｂのＰ入力に結合されている。デコーディング鎖の最も高 い段４１０−９におけるＯＲゲート４２０の第２の入力は静止論理ゼロまたは低 状態ＶｔＯに結合され、先行段の反復されたＯＲゲートへの対応する第２の入力 はバス４Ｏ−９ｂに結合されていることが理解されるであろう。

ラッチ４０９ｂのＱ出力はバス４５０−９を介してＯＲゲート４２１の第１の入 力に結合し、一方第２の入力４１２−９ａは最上位のデコーディング論理ブロッ ク４１０−９では静止論理ゼロまたは低状態■、。に結合され、先行段の反復さ れたゲート４２１に対応する第２の入力はバス４１２−９ｂに結合されているこ とが理解されるであろう。

ＯＲゲート４２０の出力はバス４１１−９ｂに結合し、またＡＮＤゲート４２２ の第１の入力に結合する。ＯＲゲート４２１の出力はＡＮＤゲート４２３の第１ の入力に結合する。パス１１３上のプリセット入力信号はカウンタ１２０の段２ 乃至９におけるすべてのＤ型ラッチの２８人・力に結合し、さらにバス４５２− ９を介してＡＮＤゲート４２３の第２の入力とＡＮＤゲート４２２の第２の入力 に結合する。ＡＮＤゲート４２２及び４２３の出力はそれぞれＯＲゲート４２４ の第１及び第２の入力に結合され、このＯＲゲートの出力４１２−９ｂは先行す るデコーディング論理ブロックＡ内のゲート４２１に対応するＯＲゲートの第２ の入力に結合される。

デコーディング鎖は、デコーディング論理ブロック４１０−２乃至４１０−９と は異なるカウンタの第１の段に対応する最終ブロックがあり、この最終デコーデ ィング段は基本的にはＮＯＲゲート４１０−１から成る。ＮＯＲゲート４１０− １の第１の入力はバス４１２−１を介して第２段のデコーディングブロック４１ ０−２の出力４１２−２ｂに結合されている。ＮＯＲゲート４１０−１の第２の 入力は第１の段のラッチ４０１ｂのＱ出力に結合される。

従って第４図に示されたように構成されている論理要素はリップルカウンタを構 成する。第１の段（ラッチ４０１ａ及び４０１ｂ）のみがバス１１１ａを介して 搬送される入力クロック速度で動作することを必要とされる。続く段２乃至９の 動作速度はそれより小さいため、消費電力はより小さくすることができる。図示 されているデコーディング論理装置により、電力を計測する抵抗の値の変化以外 は、第１より上の段階はすべて同じとすることが可能となっている。バス１１３ 上で制御されるプリセット機能は、プリセットデータがリップルカウンタの段を 通ってリップルすることを許容するのではなく、デコード鎖の各ノードをプリセ ットする。このような構成により従来の構成におけるよりも短時間でプリセット が行われる。

カウンタ内の各ノードがプリセットされるべき論理状態は、例えば第４図の論理 装置４１０−９におけるプログラムデータ（ＰＩ−Ｐ９）によって直接的に制御 される補助デコード鎖によって与えられる。

第４図から明かなように、ラッチ４０１ａ及び４０１ｂから成る第１のカウンタ 段はエネーブル入力が論理ハイかあるいは１である時にプリセットされ、次にエ ネーブル入力が論理ローかあるいはゼロである時にＣＬＫ入力によってプレスケ ーラ出力から入って来るパルスを計算できる状態にある。第２の及び後続の段に おけるラッチはプリセット制御人力ＰＳを具備し、この人力ＰＳはクロック入力 を無視してラッチを段の対応するデータ（Ｐ−）入力に与えた状態に設定する。

第４図に示されたデコーディング論理装置の現在の型の差動論理装置における実 際の構成では、カウンタの重要なバスを介してのデータの遅延にはほとんど影響 はない。

本発明は他のデコーディング鎖の構成も可能であって、デコーディング鎖の各ノ ードが対応する単一のカウンタ段に関連するような場合のみに限定されるべきで はないことに注目されたい。２人力ではなく３人力ゲートを用いるデコード鎖は ２つのリップルカウンタ段に関連するノードを有する。多重ノードを備えた他の デコーディング装置も、並列デコード鎖によって決定される値にプリセットする という考え方から有効であろう。

分割器回路の全体のスピード特性をさらに改善するために、ゲート４４１．４４ ２．４４３における第４図に示されているような論理要素をラッチ要素４０１ａ 自体のＤ入力に合体させることが望ましいことが認められた。第３図には、差動 Ｄラッチの入力に合体されている２レベル直列ゲートの１例が示されている。こ こに示されている相互接続では、ゲート機能が２人カマルチブレクサとなってい る。ＣＬＫが論理ハイ、すなわち１の時は、回路のＱ出力は（Ａ＊Ｃ）＋　（Ｂ ＊Ｃ）に等しく、これは第４図に示されたゲート４４１４４２４４３によって実 行される機能である。このような合体方法は、第１図に示された回路についてい つでも可能であり、開示されているプログラム可能な分割器の動作速度性を向上 するために用いられる。

第１図に示された遅延カウンタ１３０は第５Ａ図にブロック図の詳細が示されて おり、その動作は第５Ｂ図に示されたタイミング図を参照して同時にまた最も容 易に説明することができる。バス１１２におけるスタート入力（カウントダウン カウンタ１２０のＥＯＣ出力に対応する）はうッチ５０１のＤ入力に結合される 。バス１ｌｌｂにおけるＣＬＫ入力はＤ型ラッチ５０１　、５０２　、５０３　 、５０４　、５０５　、５０８　、５０７　、５０８のクロック入力に結合され る。

ラッチ５０１のＱ出力はバス５２０を介してＯＲゲート５１０の第１の入力に結 合される。ラッチ５０２のＱ出力はバス５２１を介してＡＮＤゲート５１２の第 １の入力に、またバス１１７における“出力′に、さらにまたラッチ５０ＢのＤ 入力に結合される。ラッチ５０３のＱ出力はバス５２２を介してＯＲゲート５１ ０の第２の入力に、またＡＮＤゲート５１４の第１の入力に結合される。さらに ラッチ５０３のＱ出力はラッチ５０４のＤ入力に結合される。ラッチ５０４のＱ 出力はバス５２３を介してラッチ５０５のＤ入力に結合される。ラッチ５０５の Ｑ出力はＡＮＤゲート５１．５の第１の入力に、またＮＯＲゲート５１３の第１ の入力に結合される。バス１１６における分割エネーブル入力（ＤＩ　Ｖ−ＥＮ ）はＮＯＲゲート５１３の第２の非反転入力に結合される。ＮＯＲゲート５１３ の出力はラッチ５０７のＤ入力に結合され、ラッチ５０７のＱ出力はバス５２５ を介してＡＮＤゲート５１２の第２の反転入力及びＮＯＲゲート５１１の第２の 入力に結合される。

ＡＮＤゲート５１２の出力はバス１１３における遅延カウンタ１３０のプリセッ ト出力を構成する。バス１１８における遅延カウンタのＨＤ比出力ラッチ５０６ のＱ出力から取り出され、一方バス１１４におけるカウンタ１３０のＲＣ−ＥＮ 出力はラッチ５０８のＱ出力から取り出される。

バス１５１におけるロングカウント入力はＡＮＤゲート５１４の反転入力及びＡ ＮＤゲート５１５の入力に結合される。

ＡＮＤゲート５１４及び５１５の出力はそれぞれＯＲゲート５１Ｂの第１及び第 ２の入力に結合され、ＯＲゲート５１６の出力はラッチ５０８のＤ入力に結合さ れる。

第５Ａ図に示された構成では、第１図に示された遅延カウンタ１３０は任意の２ つのラッチ間に単一２レベル電流操作ゲート以外のものは必要とならないように 論理装置を所々に配置したマスター及びスレーブラッチ構成から成る。図示され ている論理ゲートはすべて対応するラッチの入力に合体している。スタート信号 は第４図に示されたりップルカウンタのデコーダ内の最後のゲートによって生成 されたカウント終了信号と同一である。この第４図に示された最後のデコードゲ ート４１０−１はラッチ５０１の入力に合体されている。

第５Ｂ図に示された遅延カウンタタイミング図から明らかなように、バス１５１ のロングカウントは論理ローである時はリップルカウンタエネーブル（バス１１ ４におけるＲ　Ｃ−Ｅ　Ｎ）は、スタート信号が論理ハイ状態になった後に第４ のクロック縁部上で論理ロー状態になる。ロングカウントが論理ハイであるなら ば、ラッチ５０８は、第４の縁部の後よりもスタート信号が現われた後にＲＣ− ＥＮが第５の縁部上の論理ロー状態になるように、ラッチ５０３からではなくラ ッチ５０５から駆動される。マルチプレクサに与えるための分割器の通常の出力 信号はラッチ５０２より取り出され、半クロツク間隔遅延出力パルスはラッチ５ ０６から取り出される。従って遅延カウンタはバス１５１におけるロングカウン ト入力に現われる信号の論理状態に従って、４と５の遅延カウントの間において 変化する。

第６図には本発明で用いるのに適当な加算アキュムレータのブロック図が示され ている。バス１１６ａにおける分割エネーブル入力は、論理状態の目的からは同 等な２つの出力し１及びＬ３を有する信号レベルシフタ６１０の入力に結合され る。

シフタ６１０の出力Ｌ１はＤラッチ６０１のリセット入力に、またＤラッチ６０ ４のリセット入力に結合し、一方で出力Ｌ３はラッチ６０２のプリセット人力Ｐ Ｓに結合する。

最下位プログラミングデータビットＰｏはバス１７１を介してａ体ＡＮＤゲート ６２１の第１の入力、合体排他的ＯＲゲート６２２の第１の入力、及びラッチ６ ０２のＰ入力に結合される。

遅延カウンタ１３０のＨＤ比出力バス１１８ｂを介してラッチ６０１８０２　Ｅ ｉ０３及び６０４のクロック入力に結合される。合体ＡＮＤゲート６２１の出力 はラッチ８０１のＢ入力に結合され、一方で合体排他的ＯＲゲート６２２の出力 はラッチ６０２のＤ入力に結合される。バス１５１における加算アキュムレータ のキャリ出力はラッチ６０１のＱ出力から取り出され、一方バス１５２における 加算アキュムレータの合計出力はラッチ６０４のＱ出力から取り出される。

ラッチ６０２のＱ出力はラッチ６０３のＤ入力に結合される。

ラッチ６０３のＱ出力はラッチ６０４のＤ入力、及びＡＮＤゲート６２１ならび に排他的ＯＲゲート６２２の両方の第２の入力に結合される。

第５図に示されたような構成のラッチ要素を備えた加算アキュムレータは合計出 力よりも１分割周期早くハイになるキャリ出力を有している。第１図に示された 分割器が半整数係数にプログラムされる場合は、除数データビットＰＯは１に等 しく、ＰＯが連続して生じる状態に維持された１ビット動作合計の合計及びキャ リ出力は交互であり、ある周期では合計は論理１に、キャリは論理ゼロになり、 また次の周期ではそれぞれの論理状態が反転する。合計出力が１周期遅延するな らば、キャリ及び遅延合計出力が両方の論理１及び両方の論理ゼロの間をともに 交互に循環する。これはプログラム可能な分割器が半整数によって正確に分割す るために必要である。従って、第６図に示された１ビツト加算アキユムレータは アキュムレータの以前の状態に入力ビットを加算し、１つの合計ビット及び１つ のキャリビットを提供する。クロックはクロック転移の下降縁において各出力が 変化するような位相である。前記のように、合計出力は第１図に示された遅延カ ウンタ１３０から通常と半ビツト遅延との出力パルス間で選択し、一方キヤリビ ットは遅延カウンタ周期がいつ１カウント増加するかを決定する。

第１図に示されたマルチプレクサ１４０及び出力バッファ１６０は当該分野で良 く知られた通常の差動回路である。従ってその詳細は本明細書ではこれ以上説明 しない。

これまでの実施例の説明は、プレスケーラ入力におけるクロック縁部からプログ ラム可能な分割器の出力への遅延が、遅延カウンタ１３０の通常のあるいは半ビ ツト遅延の出力が加算アキュムレータ１５０と関連してマルチプレクサ１４０に よって選択されるかどうかに関係しないという意味で理想的な動作状態を想定し てのものである。実際には性格にそうではな（、半整数カウンタが半整数モード で動作する場合、プログラム可能な分割器全体の交互出力パルス上の理想的なタ イミングから多少の偏移が存在し、分割器の出力に望ましくない低調波周波数成 分が生じる可能性がある。これは分割器出力周波数のスペクトルアナライザディ スプレイで最も容易に観察される。観察される低調波ラインは通常は、Ｎによる 分割とＮ＋１による分割との間の簡単な交替が（Ｎ＋１／２）動作を近似するの に用いられるならば得られるレベルよりも下で３０ｄＢ以上である。低調波抑制 の正確な程度は、クロック対データ遅延が通常と半ビツト遅延との出力間でどれ ほど正確に適合するかによる。回路を注意深く構成することにより、クロック対 データ遅延をうまく適合させて、実際の位相ロックループ回路の動作上に有害な 影響を与えないようにすることができる。

第１図乃至第６図に開示されている半整数分割器は低最小係数の良好な速度／パ ワー性能を具備しており、ＬＳ１回路として構成するのは容易であるが、ここに 記載されているものが本発明の原理に従って動作する半整数分割器の唯一の実際 の構成ではない。例えば二重係数プレスケーラに基づくパルス呑込みカウンタ及 び２つの制御カウンタを、本発明に従って半整数分割器に変形することもおそら く可能である。ただしこの場合第１図に示された構成で実現される程度に最小係 数を小さくすることは困難であろう。

第１図に示された回路はプレスケーラからの２つの出力信号（クロック及びその 補数）を用いて半整数分割器をクロックし、プレスケーラ入力において全体的な 整数プログラムを可能としている。２による分割のプレスケーラもまた、入力ク ロックの上昇及び下降縁部の両方より有効なタイミング情報のすべてが得られる ように、直角位相出力を提供するように構成されることができる。このような直 角位相出力を得る１つの方法では、第２図に示されたプレスケーラ１１０の両方 のラッチ２１０及び２２０からの出力を用いる。このような方法では、ＣＬＫ入 力の上昇及び下降両縁部より有効なタイミング情報のすべてがプログラム可能な 分割器回路によって用いる。直角位相出力を用いて本発明に従って構成された半 整数分割器は、プレスケーラからのすべてのクロック転移が遅延を生成するため に利用されるならばより緻密な遅延の増分で出力を選択するために、より広範囲 の加算アキュムレータマルチプレクサを具備するように拡大することが容易にで きる。

例えば２による分割プレスケーラの直角出力も与えられるならば、プレスケーラ 入力において全体的な半整数プログラミング能力を与えるために４分の１整数分 割器を用いることができる。この場合、分割器出力における低調波の抑制は、入 力クロックの正及び負のゼロ交差が均等な間隔になる程度によって限定される。

分数整数分割器はプレスケーラなしで直接入力信号からクロックされ、開発され た適切なりロック位相がハイブリッド結合及び合計により生成される。これは、 多重化された基準雑音が制限となっている位相ロックルーブシンセイサイザでの 基準周波数の全体的な多重化を最小にするのに潜在的に有効である。このような 方法ではまた所定の出力周波数間隔に対して他の方法で得られるよりもより速い 時間設定が可能である。

第７図には本発明の原理に従って構成されたプログラム可能な分割器の第２の実 施例が示されている。第７図の分割器は、出力マルチプレクサ７４０が基本的に クロックラッチから構成されている以外は、第１図に示された構成と基本的に類 似している。

第７図かられかるように、入力パルス源はバス７１５を介してプレスケーラ７１ ０に結合し、このプレスケーラ７１０を例えば２による分割回路から成る。バス ７１１におけるプレスケーラ出力はバス７１１ａを介してカウントダウンカウン タ７２０のＣＬＫ入力に、またバス７１１ｂを介して遅延カウンタ７３０のＣＬ Ｋ入力に、さらにバス７１　］、ｃを介して出力マルチプレクサ７４０のＣＬＫ 入力に結合している。

プリセット可能なカウントダウンカウンタ７２０は、カウンタがプリセットされ るべき数値の可変プログラム決定表示をプリセットする多重ライン並列入力デー タバス７７０を備えている。バス７７０はカウンタ７２０のデータ入力に導かれ る。カウンタ７２０はバス７１２を介して遅延カウンタ７３０のスタート入力に 結合されたＥＯＣ（カウント終了）と付けられた出力を有している。

遅延カウンタ７３０は分割エネーブル信号をバス７１６で受信するように結合さ れた分割エネーブル（ＤＩＶ−ＥＮ）入力がある。遅延カウンタ７３０は、バス ７１３を介してカウントダウンカウンタ７２０のプリセット入力に結合したプリ セット制御出力と、バス７１４を介してカウントダウンカウンタ７２０のエネー ブル入力に結合したＲＣ−ＥＮ制御出力とを有している。

遅延カウンタ７３０はさらにバス７１７を介してマルチプレクサ７４０の入力Ａ に結合した第１の出力と、バス７１８を介してマルチプレクサ７４０の入力Ｂに 結合した第２のＨＤ比出力を具備している。

マルチプレクサ７４０の出カフ１９はバス７１９ａを介して加算アキュムレータ ７５０のＣＬＫ入力に結合している。分割エネーブル信号はさらにバス７１８ａ を介して加算アキュムレータ７５０のＤ　ＩＶ−ＥＮ−Ｌ入力に結合している。

バス７７０上の情報の最下位ビットＰＯはバス７７１を介して加算アキュムレー タ７５０の入力ＩＮに結合されている。加算アキュムレータ７５０はバス７５１ を介して遅延カウンタ７３０のロングカウント入力に結合したキャリ出力を有し ている。さらに加算アキュムレータ７５０はバス７５２を介してマルチプレクサ ７４０の選択入力に結合した合計出力を有している。

マルチプレクサ７４０はバス７１９を介して出力バッファ７６０の入力に結合し た出力を有しており、この出力バッファ７６０は本発明の分割器を利用する装置 が使用する分割器比カフ８１及びその補数７６２を供給する。

第１図に示されたプレスケーラ１１０と同様、プレスケーラ７１０は対称的かつ 完全に差動的な回路を構成し、要素７２０７３０７４０７５０及び７６０から成 る半整数分割器を駆動するための差動出力を提供する。プレスケーラ７１０の出 カフ１１は、信号の補数が出力ノードへの接続を反転させることによってゼロ遅 延で得られ、また正方向及び負方向の出力変化が時間的に等間隔になるように、 出力信号が２つの対称的な活性ノード間の電圧差である特性を持つ。従って、プ レスケーラ出力の正方向縁部及び負方向縁部は、第１図に示された実施例のよう に、第７図に示された回路の残りの部分によってクロック位相として用いること ができる。

第７図に示された構成及び動作は第１図に示されたものと実質的に同様であるが 、重要な相違点が２つある。第１の相違は、前記のように出力マルチプレクサ７ ４０としてクロックラッチを用いている点である。加算アキュムレータ７５０の 合計出力によって、マルチプレクサ７４０はある位相では入力Ａから分割器出力 として通常のパルスを選択し、また補数位相では入力Ｂから分割器出力として半 ビツト遅延パルスを選択する。クロックされたマルチプレクサ７４０の利点は、 最後のクロックラッチと最終分割器出力間のゲート数が少なくなっているため、 最終出力のタイミングジッタが少なくなることである。

第２の相違点は第７図には示されていないが、遅延カウンタ７３Ｇのプリセット 出力が第５Ａ図に示された５１２のようなＡＮＤゲートの出力ではなく、単に第 ５Ａ図に示されたラッチ５０２に類似したラッチのバッファ出力であることであ る。

この変化によってカウントダウンカウンタ７２０にはより長いプリセットパルス が与えられ、それによってカウンタ７２０内のタイミングの要求が緩和される。

第７図に示された加算アキュムレータ７５０及びマルチプレクサ７４０はそれぞ れ第８図及び第９図にその詳細が示されている。第７図に示された残りのブロッ クは、上記の遅延カウンタ７３０のプリセット出力以外は第１図に示された対応 する要素と類似している。

第８図に示された構成では、バスリード７７１におけるプログラムビットＰＯが クロックラッチ８０ｇのＤ入力に合体されたＮＯＲゲート８０１の反転入力に結 合されている。さらにリード７７１はクロックラッチ８０９のＤ入力に合体され た排他的ＯＲゲート８０７の第１の入力に結合されている。加算アキュムレータ ７５０のクロック信号はり−ド７１９ａにおけるマルチプレクサ７４０の出力か ら取り出され、加算アキュムレータ７５０のラッチ８０３８０５８０９のクロッ ク入力に結合される。バス７５１におけるキャリ出力はラッチ８０３のＱ出力か ら取り出され、一方バスフ５２における合計出力はラッチ８０９のＱ出力から取 り出される。ラッチ８０９のＱ出力はさらにラッチ８０５のＤ入力に結合し、ラ ッチ８０５のＱ出力はＮＯＲゲート８０１の非反転入力、及び排他的ＯＲゲート ８０７の第２の入力に結合される。

第９図に示された構成では、バス７１７におけるマルチプレクサ７４０への八人 力はＡＮＤゲート９０１の非反転入力に結合され、一方バスフ１８におけるＢ入 力はＡＮＤゲート９０３の第１の入力に結合される。バス７５２における選択入 力（第８図に示されたアキュムレータの合計出力に結合されている）は排他的Ｎ ＯＲゲート９０９の第１の入力、ＡＮＤゲート９０３の第２の入力、及びＡＮＤ ゲート９０１の反転入力に結合される。マルチプレクサ７４０へのバス７１１ｃ におけるクロック人力ＣＬＫは、Ｄ型ラッチ９０７のクロック人力に合体するゲ ート９０９の第２の入力に結合する。ゲート９０１及び９０３の出力はそれぞれ 、ラッチ９０７のＤ入力に合体するＯＲゲート９０５の第１及び第２の入力に結 合されている。ラッチ９０７のＱ出力はバス７１９上で分割器出力として動作し 、また第７図及び第８図の加算アキュムレータ７５０のバス７１９ａにおけるク ロックパルスの源として動作する。

本発明を図面を参照して説明したが、その詳細は単に例示のためのものであって 、本発明の技術的範囲は添付の請求の範囲によってのみ限定されるべきである。

二＝＝ミ・土・ 二；＝匡＝＝、已。

：、巳。

ニ＝＝匡＝＝、ニョ。

七 ニ＝Ｉ＝＝・二・ 国際調査報告 一＋１−…−＾・−０神ＮＭ、ＰＣＴ／ｌＪｓ　８９１０５００３国際調査報告 ＵＳ　８９０５００３

Claims (14)

【特許請求の範囲】
1. （１）予め選択された数によって入力パルス列のパルス反復速度を分割するため のプログラム可能な分割器において、入力パルス列を受信するように結合された 入力を具備し、予め決められた係数によってパルス反復速度を分割するように動 作し、分割されたプレスケーラ出力パルスの少なくとも２相を搬送するための少 なくとも１つの出力を保持するプレスケーリング手段と、 前記プレスカーリング手段の少なくとも１つの出力に結合している少なくとも１ つの入力と、可変除数データを受け取るためのデータ入力手段と、分割器の出力 とを具備し、プレスケーラ出力パルスの少なくとも２つの位相を用いてプレスケ ーラ出力分割パルス反復速度の分数１／Ｎに等しいパルス反復速度を保持する出 力パルス列を生成するプログラム可能なカウントとを具備し、Ｎは除数データの 関数として決定され、前記プログラム可能な計算手段はさらに、非整数値Ｎの分 割器出力において出力パルスを時間的に均等な間隔にする手段を具備しているプ ログラム可能な分割器。
2. （２）前記プログラム可能なカウント手段が、整数Ｎ及びＮ＋１によりプレスカ ーリング手段の出力パルス反復速度を交互に分割することによってＮ＋１／２に よるだけ分割を近似し、前記均等な間隔にする手段は、除数がＮの場合は常にプ レスカーリング手段出力周波数の周期の半分だけ分割器の出力パルスを遅延し除 数がＮ＋１の場合は常に遅延を禁止する手段を具備し、それによってプレスカー リング手段出力周波数のＮ＋１／２期間ごとに均等な間隔の分割器出力パルス列 のパルスを発生する請求の範囲第１項記載のプログラム可能な分割器。
3. （３）予め選択された数により入力パルス列のパルス反復速度を分割するための プログラム可能な分割器において、入力パルス列を受信するように結合されてい る入力と可変除数データを受信するためのデータ入力手段とを備え、パルス反復 速度が入力パルス列パルス反復速度である分数１／Ｎに等しい（Ｎは除数データ の関数として決定される）出力パルス列を発生させるように動作するプログラム 可能なカウント手段を具備し、 このプログラム可能なカウント手段はＮの非整変数に対してプログラム可能なカ ウント手段出力における出力パルスを時間的に均等な間隔にするをおく手段を具 備しているプログラム可能な分割器。
4. （４）均等な間隔にする手段は出力パルスを均等な間隔にするタイミング信号を 発生するのに用いられる多重クロック位相を含んでいる請求の範囲第３項記載の プログラム可能な分割器。
5. （５）プログラム可能なカウント手段が入力パルス列パルス反復速度をＮとＮ＋ １（Ｎは整数）により交互に分割することによってＮ＋１／２による分割を近似 し、均等な間隔にする手段は除数がＮであるときは常に入力パルス列の半分の周 期だけ分割器の出力パルスを遅延させ、除数がＮ＋１であるときは常に遅延を禁 止する手段を具備し、それによって入力パルス列のＮ＋１／２周期ごとに均等な 間隔のパルスの分割器出力パルス列を生成する請求の範囲第３項記載のプログラ ム可能な分割器。
6. （６）入力信号の周波数を分割するためのプログラム可能な分割器において、 入力信号を受信するために結合された入力を備え、プレスケーラ係数により入力 信号周波数を分割するように動作し、分割された周波数信号をプレスケーラ出力 に生成するプレスケーラと、 プレスケーラ出力に結合されたクロック入力と、可変除数データを受信するため のデータ入力手段と、出力とを備え、カウントダウンカウンタクロック入力にお けるプレスケーラ出力から受信されるパルスの数が可変除数データによって表わ される数と等しい場合は常にその出力にカウント終了パルスを発生するように動 作するプリセット可能なカウントダウンカウンタと、プレスケーラ出力とプリセ ット可能なカウントダウンカウンタに結合し第１及び第２の出力を有する遅延カ ウンタと、この遅延カウンタに結合する遅延カウンタ制御手段と、遅延カウンタ の第１及び第２の出力と遅延カウンタ制御手段とに結合し出力を有する選択手段 とから構成されたプログラム可能なカウンタとを具備し、遅延カウンタ、遅延カ ウント制御手段及び選択手段が、遅延カウンタの第１及び第２の出力がプログラ ム可能な分割器の動作の交互のサイクルで選択手段出力に通過し、第１の遅延カ ウンタ出力が第２の遅延カウンタ出力に関してプレスケーラ出力パルス周波数の 半分の周期だけ遅延する状態で、交互のカウントダウンカウンタ動作サイクルに おいてカウントダウンカウンタからの出力パルスの受信よりプレスケーラ出力パ ルスの第１の数及びカウントダウンカウンタの出力パルスの受信からのプレスケ ーラ出力パルスの第２の数のために、プリセット可能なカウントダウンカウンタ をデイスエーブルするように結合されているプログラム可能な分割器。
7. （７）プレスケーラの出力が、プレスケーラ出力信号の補数が実質的に遅延なく 得られるように２つの対称的な活性ノード間の電位差から成るようにプレスケー ラが構成され、またプレスケーラ出力信号の正方向及び負方向縁部の両方が遅延 カウンタによって用いられる請求の範囲第６項記載のプログラム可能な分割器。
8. （８）プリセット可能なカウントダウンカウンタがリップルカウンタから構成さ れ、またデータ入力手段が除数データを伝送するための複数の並列な入力データ ラインから構成され、１つのリップルカウンタ段は各入力データラインに結合し ている請求の範囲第６項記載のプログラム可能な分割器。
9. （９）前記リップルカウンタは複数のノードを有するデコーデイング論理装置を 具備し、各ノードがリップルカウンタ段の少なくとも１つと、入力データライン を介してリップルカウンタに与えられるデータに従ってリップルカウンタ段とデ コーデイング論理ノードの両方をプリセットするための手段とに関連している請 求の範囲第８項記載のプログラム可能な分割器。
10. （１０）前記遅延カウンタ制御手段が、入力データラインの１つに結合した制御 入力と、第２の遅延カウンタ出力に結合するクロック入力と、遅延カウンタの制 御入力に結合されたキャリ出力と、選択手段に結合された合計出力とを備えた加 算アキュムレータを具備し、この加算アキュムレータは、クロック入力が予め決 められた転移を行うときは常に加算アキュムレータの以前の状態に入力データラ インの１つに与えられる入力信号ビットを加算するように動作し、合計及びキャ リ出力における適切な合計及びキャリ論理状態情報をそれぞれ供給し、キャリ出 力がプレスケーラ出力パルスの第１及び第２の数のどちらがカウントダウンカウ ンタのデイスユーブリング時間として用いられるかを決め、合計出力が遅延カウ ンタの第１及び第２の出力のどちらが選択手段出力へ通過するかを決めるように 構成されている請求の範囲第６項記載のプログラム可能な分割器。
11. （１１）前記選択手段が、第１及び第２の入力がそれぞれ遅延カウンタの第１及 び第２の出力に結合し、選択制御入力が加算アキュムレータの合計出力に結合し ているマルチプレクサを具備し、第１及び第２のマルチプレクサ入力の１つが選 択制御入力の２進論理状態に従ってマルチプレクサ出力に結合されている請求の 範囲第１０項記載のプログラム可能な分割器。
12. （１２）マルチプレクサ出力に結合された入力及びプログラム可能な分割器の出 力として作用する補数出力を有する差動出力バッフアをさらに具備する請求の範 囲第１１項記載のプログラム可能な分割器。
13. （１３）遅延カウンタ制御手段は、入力データラインの１つに結合された制御入 力と、選択手段出力に結合されたクロック入力と、遅延カウンタの制御入力に結 合されたキャリ出力及び選択手段に結合された合計出力とを有する加算アキュム レータを具備し、この加算アキュムレータはクロック入力が予め決められた転移 を行うときは常に入力データラインの１つに与えられた入力信号ビットをアキュ ムレータの以前の状態に加算し、合計及びキャリ出力のそれぞれにおける適切な 合計及びキャリ論理状態情報を与えるために、キャリ出力はプレスケーラ出力パ ルスの第１及び第２の数のどちらがカウントダウンカウンタのデイスエーブル時 間として用いられるかを決め、合計出力は遅延カウンタの第１及び第２の出力の どちらが選択手段出力に通過するかを決めるよう構成されている請求の範囲第８ 項記載のプログラム可能な分割器。
14. （１４）選択手段が、第１及び第２の入力がそれぞれ遅延カウンタの第１及び第 ２の出力に結合し、選択制御入力が加算アキュムレータの合計出力に結合し、ク ロック入力がプレスケーラ出力に結合されたマルチプレクサを具備し、このマル チプレクサは選択制御入力の論理状態に従ってラッチ手段出力に第１及び第２の マルチプレクサ入力の１つを結合させるために、信号の予め決められた転移がク ロック入力に与えらえると動作可能となるクロックラッチ手段を具備している請 求の範囲第１３項記載のプログラム可能な分割器。