JP2008035452A

JP2008035452A - クロック発生回路

Info

Publication number: JP2008035452A
Application number: JP2006209434A
Authority: JP
Inventors: Shingo Ikeda; 信吾池田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2006-08-01
Filing date: 2006-08-01
Publication date: 2008-02-14

Abstract

【課題】
サイドバンドを低減する。
【解決手段】
カウンタ２２は、基準クロックＣＬＫ_ｒｅｆをカウントし、カウント値ＣＮＴを比較回路２４に印加する。加算器２６は、入力端子１４からの周波数設定値にＮ＋ＭビットのＤＦＦ２８のＱ出力を加算し、加算結果をＤＦＦ２８のＤ入力に印加する。ＤＦＦ２８は、比較回路２４からのイネーブル信号ＥＮと基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに従い、加算器２６の出力をラッチする。加算器３２は、ランダム値発生回路３０からのランダム値をＤＦＦ２８のＱ出力の上位Ｎビットに加算し、加算結果を比較回路２４に印加する。比較回路２４は、両入力が等しいときにイネーブル信号を出力する。インバータ２０によりＱ出力がＤ入力に帰還接続されるＤＦＦ１８は、イネーブル信号と基準クロックＣＬＫ_ｒｅｆに従いＱ出力をハイからロー又はその逆に遷移する。
【選択図】図１

Description

本発明は、周波数可変のクロック発生回路に関し、より具体的には、外部クロックに同期して、設定された周波数のクロックを発生するクロック発生回路に関する。

デジタル回路は回路動作のためにクロックを必要とする。最近のデジタル回路では、周波数可変のクロック発生回路が必要とされる。この種のクロック発生回路は、一般にＰＬＬ（Phase Locked Loop）回路と、ＶＣＯ（電圧制御発振器）又はＶＣＸＯ（外部電圧制御型水晶発振器）等の発振器を組み合わせて構成される。また、デジタル回路で周波数を変更可能なダイレクトデジタルシンセサイザ（ＤＤＳ）も知られている。特許文献１には、デジタルＶＣＯを用いるクロック発生回路が記載されている。

図３は、クロック周波数を変更可能な従来のクロック発生回路の概略構成ブロック図を示す。図４は、出力クロックの周波数スペクトルを示す。

クロック発生回路５０の基準クロック入力端子５２には周波数ｆ_ｃｌｋ（Ｈｚ）基準クロックＣＬＫ_ｒｅｆが入力し、入力端子５４には周波数設定値が入力する。クロック出力端子５６から周波数ｆ_ｖｃｏ（Ｈｚ）のクロックＣＬＫ_ｏｕｔが出力される。出力クロックＣＬＫ_ｏｕｔの周波数ｆ_ｖｃｏ（Ｈｚ）の可変範囲を最小周波数ｆ_{ｖｃｏ＿ｍｉｎ}（Ｈｚ）から最大周波数ｆ_{ｖｃｏ＿ｍａｘ}（Ｈｚ）とすると、クロック発生回路５０では、基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりのエッジから出力クロックＣＬＫ_ｏｕｔを生成するので、ｆ_ｃｌｋ（Ｈｚ）が最大周波数ｆ_{ｖｃｏ＿ｍａｘ}（Ｈｚ）の２倍以上の周波数である必要がある。また、ｆ_ｃｌｋ／ｆ_ｖｃｏが整数値でない場合、ｆ_ｃｌｋ／ｆ_ｖｃｏの値が大きいほど、クロックジッタが少ない。

基準クロックＣＬＫ_ｒｅｆは、１ビットのＤフリップフロップ（ＤＦＦ）５８のクロック入力に印加される。ＤＦＦ５８のＱ出力は、インバータ６０を介してＤＦＦ５８のＤ入力に帰還される。ＤＦＦ５８は、イネーブル端子ＥＮに入力するイネーブル信号ＥＮがハイ（Ｈ）の時に、クロック入力の基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに応じて、インバータ６０の二進出力値を取り込む。イネーブル信号ＥＮにより、ＤＦＦ５８のＱ出力のパルス期間と非パルス期間の長さを制御できる。ＤＦＦ５８のＱ出力が、クロック出力端子５６から出力クロックＣＬＫ_ｏｕｔとして出力される。イネーブル信号ＥＮがハイになるたびに、ＤＦＦ５８は、基準クロックＣＬＫ_ｒｅｆに同期して、インバータ６０の出力、即ち、ＤＦＦ５８のＱ出力の反転値を取り込むので、結局のところ、ＤＦＦ５８のＱ出力は、イネーブル信号がハイになるたびに、反転する。

カウンタ６２、比較回路６４、加算器６６及びＮ＋ＭビットのＤＦＦ６８（又はラッチ回路）が、イネーブル信号ＥＮを生成する回路として機能する。イネーブル信号生成回路は、以下のように動作する。カウンタ６２は、クロック入力端子５２からの基準クロック信号ＣＬＫ_ｒｅｆをカウントする。即ち、基準クロックＣＬＫ_ｒｅｆの立ち上がりエッジに同期して１ずつカウントアップし、カウント値ＣＮＴを比較回路６４に出力する。カウンタ６２は、カウント値ＣＮＴが上限値に到達すると、次の基準クロックＣＬＫ_ｒｅｆの立ち上がりエッジで０（ゼロ）にクリアされる。即ち、カウンタ６２のカウント値ＣＮＴは、基準クロックＣＬＫ_ｒｅｆに従い所定レンジ内で循環する。カウンタ６２の必要レンジは０から２^Ｎ−１である。ただし、２^Ｎはｆ_ｃｌｋ／ｆ_{ｖｃｏ＿ｍｉｎ}以上である。換言すると、カウンタ６２のビット数Ｎは、ｆ_ｃｌｋとｆ_{ｖｃｏ＿ｍｉｎ}により決定される。

加算器６６は、入力端子５４からの周波数設定値に、Ｎ＋ＭビットのＤＦＦ６８のＱ出力を加算し、加算結果をＤＦＦ６８のＤ入力に印加する。ＤＦＦ６８は、比較回路６４からのイネーブル信号ＥＮによりイネーブルされ、入力端子５２からの基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに従い、加算器６６の出力をラッチする回路である。加算器６６及びＤＦＦ６８は、いわば、Ｎ＋Ｍビットのアキュムレータを構成する。加算器６６は、Ｎ＋Ｍビットを超えるキャリーを破棄する。Ｍは、クロック発生回路５０の分解能を確保するためのいわばマージンであり、大きいほど分解能が上がる。

入力端子５４からの周波数設定値Δｆは、加算器６６及びＤＦＦ６８からなるアキュムレータの増分を規定する。この増分Δｆは、基準クロックＣＬＫ_ｒｅｆに対して、出力クロックＣＬＫ_ｏｕｔの位相、又はパルス反転タイミングを規定する。周波数設定値Δｆは、下記式、
Δｆ＝２^Ｍ×（ｆ_ｃｌｋ／ｆ_ｖｃｏ）／２
で与えられる。（ｆ_ｃｌｋ／ｆ_ｖｃｏ）／２は、出力クロックＣＬＫ_ｏｕｔの立ち上がりと立ち下がりの間の期間、即ち、出力クロックＣＬＫ_ｏｕｔの半周期が基準クロックＣＬＫ_ｒｅｆの何サイクル分かを意味する。（ｆ_ｃｌｋ／ｆ_ｖｃｏ）／２の小数点以下を切り捨てると、（ｆ_ｃｌｋ／ｆ_ｖｃｏ）／２の整数になる場合の周波数ｆ_ｖｃｏの出力クロックしか得られないので、周波数設定値Δｆは、上式に示すように（ｆ_ｃｌｋ／ｆ_ｖｃｏ）／２に２^Ｍを乗算する形で与えられる。

比較回路６４は、カウンタ６２のカウント値ＣＮＴとＤＦＦ６８のＱ出力の上位Ｎビットの値とを比較し、両者が等しいときに、出力をハイ（Ｈ）にする。即ち、比較回路６４は、ＤＦＦ６８のＱ出力値ＴＭＧを２^Ｍで除算した結果の整数部がカウンタ６２のカウント値ＣＮＴと等しいとき、イネーブル信号（ハイ）を出力する。ＤＦＦ６８のＱ出力の内の上位Ｎビット分は、カウンタ６２のカウント値ＣＮＴとの対比上で、ＤＦＦ５８のＱ出力を反転させるタイミングを規定する。ＤＦＦ６８のＱ出力の内の下位Ｍビット分は、出力クロックＣＬＫ_ｏｕｔのジッタとなる。

動作開始当初では、ＤＦＦ６８の保持値はゼロで、カウンタ６２のカウント値ＣＮＴもゼロなので、比較回路６４は、イネーブル出力をハイにする。これにより、ＤＦＦ５８のＱ出力は、基準クロックＣＬＫ_ｒｅｆに従い、ハイ（Ｈ）に遷移する。また、ＤＦＦ６８は、加算器６６からの周波数設定値Δｆをラッチする。カウンタ６２のカウント値ＣＮＴが、ＤＦＦ６８の保持する周波数設定値Δｆに到達すると、再び、比較回路６４はイネーブル出力をハイにする。これにより、これにより、ＤＦＦ５８のＱ出力は、基準クロックＣＬＫ_ｒｅｆに従い、ロー（Ｈ）に遷移する。また、このとき、加算器６６の出力値は２Δｆになっているので、ＤＦＦ６８は、加算器６６からの出力値をラッチし、保持値が２Δｆになる。

以上の動作を繰り返すことで、ＤＦＦ５８のＱ出力は、周波数設定値Δｆに相当する基準クロックＣＬＫ_ｒｅｆのパルス数毎に、ローからハイに又はその逆に交互に遷移する。

このようにして、クロック発生回路５０の出力クロックＣＬＫ_ｏｕｔの周波数ｆ_ｖｃｏは、周波数設定値Δｆに従い、近似的には、２^Ｍ−１（ｆ_ｃｌｋ／Δｆ）に相当する周波数に制御される。比較回路６４の比較で、ＤＦＦ６８の出力の下位Ｍビット分、即ち、ＴＭＧ／２^Ｍの小数部が破棄されているが、このＴＭＧ／２^Ｍの小数部が出力クロックＣＬＫ_ｏｕｔのジッタ誤差となる。しかし、ＴＭＧ／２^Ｍの小数部はＤＦＦ６８で累積されるので、出力クロックＣＬＫ_ｏｕｔの平均周波数ｆ_ｖｃｏは、２^Ｍ−１（ｆ_ｃｌｋ／Δｆ）で決定される値に収束する。
特開平０７−２９７８６８号公報

しかし、従来のデジタル回路では、出力クロック周波数ｆ_ｖｃｏの精度はＭに比例するが、クロックジッタが周期性を持つことがある。例えば、出力クロックＣＬＫ_ｏｕｔの周波数スペクトラムは、周波数設定値Δｆによっては、図４に示すように、周波数ｆ_ｖｃｏの周囲に無視できないレベルの多数のサイドバンド（周波数ｆ_ｓｂ１〜ｆ_ｓｂ６）を具備することがある。

このようなクロックＣＬＫ_ｏｕｔをＡＤコンバータ又はＤＡコンバータ等のクロックとして使用した場合には、不要なノイズ源となってしまう。

本発明は、上記の問題点に鑑み、より良質なクロックを発生するクロック発生回路を提示することを目的とする。

上記の目的を達成するために、本発明に係るクロック発生回路は、基準クロックから当該基準クロックの周波数よりも低い周波数の出力クロックを生成するクロック発生回路であって、当該基準クロックを入力する入力手段と、当該基準クロックをカウントするカウント手段と、当該カウント手段の所定カウント増分値を保持する保持手段と、当該保持手段の保持値にランダム値を加算する加算器と、当該カウント手段のカウント値と当該加算器とを比較し、両者が等しいときにイネーブル信号を出力する比較手段と、当該比較手段の当該イネーブル信号及び当該基準クロックに従い、出力値を２つのレベル間で遷移するレベル遷移手段とを具備することを特徴とする。

本発明によれば、周期性が生じ得るような出力周波数発生条件でも、周期性を緩和でき、サイドバンドの弱い出力クロックを得ることができるようになる。

以下、図面を参照して、本発明の実施例を詳細に説明する。

図1は本発明の一実施例であるクロック発生回路１０の概略構成ブロック図である。

クロック発生回路１０の基準クロック入力端子１２には周波数ｆ_ｃｌｋ（Ｈｚ）基準クロックＣＬＫ_ｒｅｆが入力し、入力端子１４には周波数設定値が入力する。クロック出力端子１６から周波数ｆ_ｖｃｏ（Ｈｚ）のクロックＣＬＫ_ｏｕｔが出力される。出力クロックＣＬＫ_ｏｕｔの周波数ｆ_ｖｃｏ（Ｈｚ）の可変範囲を最小周波数ｆ_{ｖｃｏ＿ｍｉｎ}（Ｈｚ）から最大周波数ｆ_{ｖｃｏ＿ｍａｘ}（Ｈｚ）とすると、クロック発生回路１０では、基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりのエッジから出力クロックＣＬＫ_ｏｕｔを生成するので、ｆ_ｃｌｋ（Ｈｚ）が最大周波数ｆ_{ｖｃｏ＿ｍａｘ}（Ｈｚ）の２倍以上の周波数である必要がある。また、ｆ_ｃｌｋ／ｆ_ｖｃｏが整数値でない場合、ｆ_ｃｌｋ／ｆ_ｖｃｏの値が大きいほど、クロックジッタが少ない。

基準クロックＣＬＫ_ｒｅｆは、１ビットのＤフリップフロップ（ＤＦＦ）１８のクロック入力に印加される。ＤＦＦ１８のＱ出力は、インバータ２０を介してＤＦＦ１８のＤ入力に帰還される。ＤＦＦ１８は、イネーブル端子ＥＮに入力するイネーブル信号ＥＮがハイ（Ｈ）の時に、クロック入力の基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに応じて、インバータ２０の二進出力値を取り込む。ＤＦＦ１８及びインバータ２０からなる回路は、イネーブル信号が入力している間の基準クロックＣＬＫ_ｒｅｆに同期して、Ｑ出力値を２つのレベルの一方から他方に交互に遷移するレベル遷移手段として動作する。イネーブル信号ＥＮにより、ＤＦＦ１８のＱ出力のパルス期間と非パルス期間の長さを制御できる。ＤＦＦ１８のＱ出力が、クロック出力端子１６から出力クロックＣＬＫ_ｏｕｔとして出力される。イネーブル信号ＥＮがハイになるたびに、ＤＦＦ１８は、基準クロックＣＬＫ_ｒｅｆに同期して、インバータ２０の出力、即ち、ＤＦＦ１８のＱ出力の反転値を取り込むので、結局のところ、ＤＦＦ１８のＱ出力は、イネーブル信号がハイになるたびに、反転する。

カウンタ２２、比較回路２４、加算器２６、Ｎ＋ＭビットのＤＦＦ２８（又はラッチ回路）、ランダム値発生回路３０及び加算器３２が、イネーブル信号ＥＮを生成する回路として機能する。図３に示す従来例に対し、ランダム値発生回路３０及び加算器３２が追加されている。ランダム値発生回路３０は、比較回路２４のイネーブル出力と基準クロックＣＬＫ_ｒｅｆに従い、（０，１）又は（−１，０，１）をランダムに発生する。ランダム値発生回路３０は、より一般的には、−ｉ〜ｉ（ｉは２以上の整数）の範囲でランダムに値を発生してもよい。加算器３２は、ランダム値発生回路３０の出力するランダム値を、ＤＦＦ２８のＱ出力の上位Ｎビットに加算し、加算結果を、カウンタ２２のカウント値ＣＮＴとの比較対象として比較回路２４に印加する。

イネーブル信号生成回路は、以下のように動作する。カウンタ２２は、クロック入力端子１２からの基準クロック信号ＣＬＫ_ｒｅｆをカウントする。即ち、基準クロックＣＬＫ_ｒｅｆの立ち上がりエッジに同期して１ずつカウントアップし、カウント値ＣＮＴを比較回路２４に出力する。カウンタ２２は、カウント値ＣＮＴが上限値に到達すると、次の基準クロックＣＬＫ_ｒｅｆの立ち上がりエッジで０（ゼロ）にクリアされる。即ち、カウンタ２２のカウント値ＣＮＴは、基準クロックＣＬＫ_ｒｅｆに従い所定レンジ内で循環する。カウンタ２２の必要レンジは０から２^Ｎ−１である。ただし、２^Ｎはｆ_ｃｌｋ／ｆ_{ｖｃｏ＿ｍｉｎ}以上である。換言すると、カウンタ２２のビット数Ｎは、ｆ_ｃｌｋとｆ_{ｖｃｏ＿ｍｉｎ}により決定される。

加算器２６は、入力端子１４からの周波数設定値に、Ｎ＋ＭビットのＤＦＦ２８のＱ出力を加算し、加算結果をＤＦＦ２８のＤ入力に印加する。ＤＦＦ２８は、比較回路２４から出力されるイネーブル信号ＥＮによりイネーブルされ、入力端子１２からの基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに従い、加算器２６の出力をラッチする回路である。加算器２６及びＤＦＦ２８は、いわば、Ｎ＋Ｍビットのアキュムレータを構成する。加算器２６は、Ｎ＋Ｍビットを超えるキャリーを破棄する。Ｍは、クロック発生回路１０の分解能を確保するためのいわばマージンであり、大きいほど分解能が上がる。

入力端子１４からの周波数設定値Δｆは、加算器２６及びＤＦＦ２８からなるアキュムレータの増分を規定する。周波数設定値Δｆに対する加算器２６及びＤＦＦ２８の動作は、従来例の加算器６６及びＤＦＦ６８の動作と同じであるので、詳細な説明は省略する。

先に説明したように、比較回路２４がイネーブル信号を出力する度に、ランダム値発生回路３０が、基準クロックＣＬＫ_ｒｅｆに従い、ランダム値を出力し、加算器３２が、ランダム値発生回路３０の出力するランダム値を、ＤＦＦ２８のＱ出力の上位Ｎビットに加算する。

比較回路２４は、カウンタ２２のカウント値ＣＮＴと加算器３２の出力値とを比較し、両者が等しいときに、イネーブル出力をハイ（Ｈ）にする。即ち、本実施例では、ＤＦＦ１８のＱ出力値ＴＭＧを２^Ｍで除算した結果の整数部を微少量だけランダムに変動させた後で、カウンタ２２のカウント値ＣＮＴと比較し、両者が等しいときに、イネーブル信号（ハイ）を発生させる。比較回路２４の出力するイネーブル信号のタイミングが、ランダム値発生回路３０の出力するランダム値に応じて時間軸上で変動することになり、従来例における周期性が緩和される。

図２は、本実施例による出力クロックＣＬＫ_ｏｕｔのスペクトル例を示す。ノイズレベルＮｂは、従来例のノイズレベルＮａよりも高くなるものの、サイドバンドが小さくなる。特に高次のサイドバンドを大幅に低減できる。

本実施例では、アキュムレータ（２６，２８）とカウンタ２２を循環動作させるために、アキュムレータ（２６，２８）の保持値をイネーブル信号により逐次的に増加させたが、イネーブル信号によりカウンタ２２をリセットするようにしてもよい。その場合、アキュムレータ（２６，２８）の代わりに、ＤＦＦ１８のＱ出力を遷移させる基準クロックＣＬＫ_ｒｅｆのパルス数をセットするレジスタを設ける。レジスタの出力値に上記実施例と同様にランダム値を加算して、比較回路２４に印加する。

本発明の一実施例の概略構成ブロック図である。本実施例の出力クロックの周波数スペクトラム例を示す図である。従来例の概略構成ブロック図である。従来例の出力クロックの周波数スペクトラム例を示す図である。

符号の説明

１０クロック発生回路
１２基準クロック入力端子
１４設定周波数入力端子
１６クロック出力端子
１８１ビットのＤＦＦ
２０インバータ
２２カウンタ
２４比較回路
２６加算器
２８Ｎ＋ＭビットのＤＦＦ
３０ランダム値発生回路
３２加算器

Claims

基準クロックから当該基準クロックの周波数よりも低い周波数の出力クロックを生成するクロック発生回路であって、
当該基準クロックを入力する入力手段（１２）と、
当該基準クロックをカウントするカウント手段（２２）と、
当該カウント手段の所定カウント増分値を保持する保持手段（２６，２８）と、
当該保持手段の保持値にランダム値を加算する加算器（３０，３２）と、
当該カウント手段のカウント値と当該加算器とを比較し、両者が等しいときにイネーブル信号を出力する比較手段（２４）と、
当該比較手段の当該イネーブル信号及び当該基準クロックに従い、出力値を２つのレベル間で遷移するレベル遷移手段（１８，２０）
とを具備することを特徴とするクロック発生回路。