JPH10229338A - Ｐｌｌ周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【課題】複数のＰＬＬ周波数シンセサイザのそれぞれの
基準分周信号の位相を離し、相互の干渉によるスプリア
スの増大を抑制すること。 【解決手段】ＰＬＬ周波数シンセサイザ１には、他のＰ
ＬＬ周波数シンセサイザ２が近接して設けられる。ＰＬ
Ｌ周波数シンセサイザ１の第１のカウンタ回路６は、第
２の分周比のＴ分の１の分周比に設定され、基準発振信
号ｆosc を分周した分周出力信号ＬＤ２を出力する。第
２のカウンタ回路７は、第１のカウンタ回路６の分周出
力信号ＬＤ２をＴ分周して第２の基準分周信号ｆｒ２を
出力する。そして、第１のカウンタ回路６は、第１のリ
ファレンスカウンタ回路３の分周出力ＬＤ１を基準とし
て分周出力信号ＬＤ２の位相を制御し、第１のリファレ
ンスカウンタ回路３の第１の基準分周信号ｆｒ１に対し
て第２の基準分周信号ｆｒ２の位相を離すようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ周波数シン
セサイザに係り、詳しくは携帯電話等の半導体集積回路
に近接して搭載されたＰＬＬ周波数シンセサイザに関す
る。

【０００２】近年、携帯電話等の移動体通信機は、その
携帯性の向上のためにシステムの小型化が要求されてお
り、回路の高密度化、ＩＣの高集積化が進められてい
る。これに伴い、搭載された複数のＰＬＬ周波数シンセ
サイザが近接して搭載されることにより、相互の干渉に
よってノイズが増大する場合があり、このノイズを抑制
する必要がある。

【０００３】

【従来の技術】図８に示すように、携帯機器等の半導体
集積回路には、複数（図８において２つ）のＰＬＬ周波
数シンセサイザ（以下、ＰＬＬ回路という）７１，８１
が搭載されている。第１，第２のＰＬＬ回路７１，８１
は、それぞれリファレンスカウンタ回路（基準分周器）
７２，８２、比較分周カウンタ回路（比較分周器）７
３，８３、位相比較器７４，８４、チャージポンプ７
５，８５、ローパスフィルタ（ＬＰＦ）７６，８６、及
び電圧制御発振器（ＶＣＯ）７７，８７を備えている。

【０００４】第１のＰＬＬ回路に備えられたリファレン
スカウンタ回路７２は、外部に備えられた基準発振器９
１の基準発振信号ｆosc を基準周波数に分周して基準分
周信号ｆｒ１を位相比較器７４に出力する。比較分周カ
ウンタ回路７３はＶＣＯ７７から入力される周波数信号
ｆvco1を設定周波数に基づいて分周して比較分周信号ｆ
ｐ１を位相比較器７４に出力する。

【０００５】位相比較器７４は基準分周信号ｆｒ１と比
較分周信号ｆｐ１との位相を比較し、その比較結果に基
づく位相差信号をチャージポンプ７５に出力する。チャ
ージポンプ７５は位相差信号に基づいた電圧信号Ｄｏ１
をＬＰＦ７６に出力する。ＬＰＦ７６はチャージポンプ
７５の電圧信号Ｄｏ１を平滑することにより高周波成分
を除去した制御電圧信号を発振周波数の補正値としてＶ
ＣＯ７７に出力する。

【０００６】そして、ＶＣＯ７７はこの制御電圧信号の
電圧値に応じた周波数信号ｆvco1を出力し、この周波数
信号ｆvco1は比較分周器７４に帰還される。即ち、比較
分周カウンタ回路７３、位相比較器７４、チャージポン
プ７５、ＬＰＦ７６、及び、ＶＣＯ７７によりＰＬＬル
ープが構成されている。そして、このような動作が繰り
返し実行されることによって、ＶＣＯ７７の周波数信号
ｆvco1は最終的に所望する設定周波数にロックされる。

【０００７】同様に、第２のＰＬＬ回路８１に備えられ
たリファレンスカウンタ回路８２は、外部の基準発振器
９１の基準発振信号ｆosc を基準周波数に分周して基準
分周信号ｆｒ２を位相比較器８４に出力する。比較分周
カウンタ回路８３はＶＣＯ８７から入力される周波数信
号ｆvco2を設定周波数に基づいて分周して比較分周信号
ｆｐ２を位相比較器８４に出力する。

【０００８】位相比較器８４は基準分周信号ｆｒ２と比
較分周信号ｆｐ２との位相を比較し、その比較結果に基
づく位相差信号をチャージポンプ８５に出力する。チャ
ージポンプ８５は位相差信号に基づいた電圧信号Ｄｏ２
をＬＰＦ８６に出力する。ＬＰＦ８６はチャージポンプ
８５の電圧信号Ｄｏ２を平滑することにより高周波成分
を除去した制御電圧信号を発振周波数の補正値としてＶ
ＣＯ８７に出力する。

【０００９】そして、ＶＣＯ８７はこの制御電圧信号の
電圧値に応じた周波数信号ｆvco2を出力し、この周波数
信号ｆvco2は比較分周器８４に帰還される。即ち、比較
分周カウンタ回路８３、位相比較器８４、チャージポン
プ８５、ＬＰＦ８６、及び、ＶＣＯ８７によりＰＬＬル
ープが構成されている。そして、このような動作が繰り
返し実行されることによって、ＶＣＯ８７の周波数信号
ｆvco2は最終的に所望する設定周波数にロックされる。

【００１０】

【発明が解決しようとする課題】ところで、第１，第２
のＰＬＬ回路７１，８１において、基準発振器９１が共
通であり、それぞれのリファレンスカウンタ回路７２，
８２の分周比が等しいか、又は、一方が整数倍の場合、
図９に示すように、基準発振器９１からの信号をそれぞ
れのリファレンスカウンタ回路７２，８２で分周した基
準分周信号ｆｒ１，ｆｒ２の位相も近接したものになっ
てしまう。

【００１１】従って、互いの基準分周信号ｆｒ１，ｆｒ
２の位相が近いと、基準分周信号ｆｒ１，ｆｒ２に対し
比較分周器の比較分周信号ｆｐ１，ｆｐ２の位相がそろ
った時ロックするＰＬＬシンセサイザの性質上、必然的
に両ＰＬＬ回路の周波数信号ｆvco1，ｆvco2の位相、即
ち、両チャージポンプの電圧信号Ｄｏ１，Ｄｏ２も近似
したものになってしまい、この電圧信号Ｄｏ１，Ｄｏ２
の周波数成分が互いのＰＬＬ回路７１，８１で干渉し合
う。その結果、図１０（ａ）に示すように、第１，第２
のＰＬＬ回路７１，８１は、それぞれ単体では良好なス
プリアスレベルが得られているものの、両ＰＬＬ回路７
１，８１を近接させると、図１０（ｂ）に示すように、
スプリアスレベルの低下、即ち、スプリアスの増大を招
いていた。

【００１２】本発明は以上の点を鑑み、複数のＰＬＬ周
波数シンセサイザのそれぞれの基準分周信号の位相を離
し、相互の干渉によるスプリアスの増大を抑制すること
ができるＰＬＬ周波数シンセサイザを提供することを目
的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理説明
図である。即ち、当該ＰＬＬ周波数シンセサイザ１に
は、第１のリファレンスカウンタ回路３と第１のＰＬＬ
ループ４を備えた他のＰＬＬ周波数シンセサイザ２が近
接して設けられる。第１のリファレンスカウンタ回路３
は、設定される第１の分周比に基づいて基準発振信号ｆ
osc を分周して第１の基準分周信号ｆｒ１を生成する。
第１のＰＬＬループ４は、第１の基準分周信号ｆｒ１に
対してロックした第１の周波数信号ｆvco1を生成する。

【００１４】当該ＰＬＬ周波数シンセサイザ１は、第
１，第２のカウンタ回路６，７を備え、第２の分周比に
設定される第２のリファレンスカウンタ回路５と、第２
のＰＬＬループ８とを備える。第１のカウンタ回路６
は、第２の分周比のＴ分の１の分周比に設定され、前記
基準発振信号ｆosc を分周した分周出力信号ＬＤ２を出
力する。第２のカウンタ回路７は、第１のカウンタ回路
６の分周出力信号ＬＤ２をＴ分周して第２の基準分周信
号ｆｒ２を出力する。第２のＰＬＬループ８は、第２の
基準分周信号ｆｒ２に対してロックした第２の周波数信
号ｆvco2を生成する。そして、第１のカウンタ回路６
は、前記第１のリファレンスカウンタ回路３の分周出力
ＬＤ１を基準として分周出力信号ＬＤ２の位相を制御
し、前記第１のリファレンスカウンタ回路３の第１の基
準分周信号ｆｒ１に対して前記第２の基準分周信号ｆｒ
２の位相を離すようにする。

【００１５】また、請求項２に記載の発明は、請求項１
に記載のＰＬＬ周波数シンセサイザにおいて、前記第
１，第２のリファレンスカウンタ回路は、それぞれ入力
される第１，第２の分周比設定データに基づいてそれら
の分周比が設定されるものであり、前記第１のカウンタ
回路には、第２の分周比設定データが下位ビット方向に
シフトして入力されてその分周比が設定され、前記第２
のカウンタ回路は、前記第２の分周比設定データをシフ
トするビット数に対応した数のＴ−フリップフロップ回
路を直列接続して構成されたことを要旨とする。

【００１６】また、請求項３に記載の発明は、請求項２
に記載のＰＬＬ周波数シンセサイザにおいて、前記第１
のカウンタ回路は、該第１のカウンタ回路の分周出力信
号と、前記第１のリファレンスカウンタ回路の分周出力
信号とに基づいてリセットされて前記第１のリファレン
スカウンタ回路と同期して前記基準発振信号の分周動作
を行い、前記第２のカウンタ回路は、前記第１のリファ
レンスカウンタ回路の分周出力信号に基づいてリセット
されて前記第１のカウンタ回路の分周出力信号の分周動
作を行うようにしたことを要旨とする。

【００１７】また、請求項４に記載の発明は、請求項２
に記載のＰＬＬ周波数シンセサイザにおいて、前記第１
のカウンタ回路の分周出力信号が入力され、そのクロッ
ク入力端子に前記基準発振信号が入力されたＤフリップ
フロップ回路と、前記Ｄフリップフロップ回路の出力信
号と、前記第１のカウンタ回路の分周出力信号とを入力
し、それら信号を前記第１の分周比設定データの下位ビ
ットと前記第２のカウンタ回路の基準分周信号とに基づ
いて選択して出力するマルチプレクサとを備え、前記第
２のカウンタ回路は、前記マルチプレクサにより選択さ
れ出力される信号を分周するようにしたことを要旨とす
る。

【００１８】また、請求項５に記載の発明は、請求項４
に記載のＰＬＬ周波数シンセサイザにおいて、前記第１
のカウンタ回路は、前記第１のリファレンスカウンタ回
路の分周出力信号と、前記マルチプレクサにより選択さ
れ出力される信号とに基づいてリセットされて前記第１
のリファレンスカウンタ回路と同期して前記基準発振信
号の分周動作を行うようにしたことを要旨とする。

【００１９】（作用）従って、本発明によれば、第２の
第２のリファレンスカウンタ回路は、第１のカウンタ回
路と第２のカウンタ回路とを備え、第１のカウンタ回路
は、第１のリファレンスカウンタ回路の分周出力を基準
として分周出力信号の位相を制御し、第１のリファレン
スカウンタ回路の第１の基準分周信号に対して第２の基
準分周信号の位相が離される。

【００２０】また、請求項２に記載の発明によれば、第
１，第２のリファレンスカウンタ回路は、それぞれ入力
される第１，第２の分周比設定データに基づいてそれら
の分周比が設定されるものであり、第１のカウンタ回路
には、第２の分周比設定データが下位ビット方向にシフ
トして入力されてその分周比が設定され、第２のカウン
タ回路は、第２の分周比設定データをシフトするビット
数に対応した数のＴ−フリップフロップ回路を直列接続
して構成される。

【００２１】また、請求項３に記載の発明によれば、第
１のカウンタ回路は、該第１のカウンタ回路の分周出力
信号と、第１のリファレンスカウンタ回路の分周出力信
号とに基づいてリセットされて第１のリファレンスカウ
ンタ回路と同期して基準発振信号の分周動作が行われ、
第２のカウンタ回路は、第１のリファレンスカウンタ回
路の分周出力信号に基づいてリセットされて第１のカウ
ンタ回路の分周出力信号の分周動作が行われる。

【００２２】また、請求項４に記載の発明によれば、更
に、第１のカウンタ回路の分周出力信号が入力され、そ
のクロック入力端子に基準発振信号が入力されたＤフリ
ップフロップ回路と、Ｄフリップフロップ回路の出力信
号と、第１のカウンタ回路の分周出力信号とを入力し、
それら信号を第１の分周比設定データの下位ビットと第
２のカウンタ回路の基準分周信号とに基づいて選択して
出力するマルチプレクサとが備えられ、第２のカウンタ
回路は、マルチプレクサにより選択され出力される信号
が分周される。

【００２３】また、請求項５に記載の発明によれば、第
１のカウンタ回路は、第１のリファレンスカウンタ回路
の分周出力信号と、マルチプレクサにより選択され出力
される信号とに基づいてリセットされて第１のリファレ
ンスカウンタ回路と同期して基準発振信号の分周動作が
行われる。

【００２４】

【発明の実施の形態】

（第一実施形態）以下、本発明を具体化した第一実施形
態を図２〜図４に従って説明する。

【００２５】携帯機器等の半導体集積回路には、複数の
ＰＬＬ周波数シンセサイザ（以下、ＰＬＬ回路という）
１１，２１が備えられている。尚、本実施形態では、図
１に示される第１のＰＬＬ回路１１と、図２に示される
ＰＬＬ回路２１の２つが備えられている。

【００２６】図１に示すように、第１のＰＬＬ回路１１
は、第１のリファレンスカウンタ回路（第１基準分周
器）１２、シフトレジスタ１３、比較分周カウンタ回路
（比較分周器）１４、位相比較器１５、チャージポンプ
１６、ローパスフィルタ（ＬＰＦ）１７、及び、電圧制
御発振器（ＶＣＯ）１８を備えている。

【００２７】第１のリファレンスカウンタ回路１２は、
外部に備えられた基準発振器からの所定の基準発振信号
ｆosc を分周して基準周波数の基準分周信号ｆｒ１と、
その基準分周信号ｆｒ１と相補な分周出力信号ＬＤ１を
生成する。第１のリファレンスカウンタ回路１２は、こ
の基準分周信号ｆｒ１を位相比較器に供給し、分周出力
信号ＬＤ１を第２のＰＬＬ回路２１に供給する。

【００２８】又、第１のリファレンスカウンタ回路１２
にはシフトレジスタ１３が接続され、そのシフトレジス
タ１３を介して、図示しない外部装置からの分周比設定
シリアルデータＳin1 の各ビットＤｎ〜Ｄ１が入力され
る。第１のリファレンスカウンタ回路１２は、入力され
る各ビットＤｎ〜Ｄ１に基づいて、基準発振信号ｆosc
を分周する分周比Ｒを設定し、その分周比Ｒに基づいて
基準分周信号ｆｒ１を生成する。この構成により、出力
信号ｆvco1の周波数を切り替える、いわゆるチャネル切
り替えが行われるときには分周比が設定される。

【００２９】比較分周カウンタ回路１４は、ＶＣＯ１８
からの出力信号ｆvco を分周して比較信号ｆｐ１を生成
する。比較分周カウンタ回路１４は、この比較信号ｆｐ
１を位相比較器１５に供給する。

【００３０】位相比較器１５は、基準信号ｆｒ１と比較
信号ｆｐ１との位相差に応じてパルス幅が増減する位相
差信号をチャージポンプ１６に供給する。チャージポン
プ１６は、位相差信号に基づいた電圧信号Ｄｏ１をＬＰ
Ｆ１７に供給する。この電圧信号Ｄｏ１は、直流成分に
パルス成分が含まれたものである。ＬＰＦ１７は、電圧
信号Ｄｏ１を平滑にして高周波成分を除去した制御電圧
をＶＣＯ１８に供給する。ＶＣＯ１８は、制御電圧の電
圧値に応じた周波数の出力信号ｆvco1を出力する。この
出力信号ｆvco1は、第１の比較分周カウンタ回路１４に
も帰還される。

【００３１】従って、比較分周カウンタ回路１４、位相
比較器１５、チャージポンプ１６、ＬＰＦ１７、及び、
ＶＣＯ１８により第１のＰＬＬループ１９が構成され
る。そして、上記の動作が繰り返し実行されることによ
って、ＶＣＯ１８の周波数信号ｆvco1は最終的に所望す
る設定周波数にロックされる。

【００３２】図２に示すように、第２のＰＬＬ回路２１
は、第１のＰＬＬ回路１１と同じく、第２のリファレン
スカウンタ回路（第２基準分周器）２２、シフトレジス
タ２３、比較分周カウンタ回路（比較分周器）２４、位
相比較器２５、チャージポンプ２６、ローパスフィルタ
（ＬＰＦ）２７、及び、電圧制御発振器（ＶＣＯ）２８
を備えている。

【００３３】第２のリファレンスカウンタ回路２２は、
同じく外部の基準発振器からの所定の基準発振信号ｆos
c と、第１のリファレンスカウンタ回路１２の分周出力
信号ＬＤ１とを入力する。第２のリファレンスカウンタ
回路２２は、分周出力信号ＬＤ１を基準信号とし、第１
のリファレンスカウンタ回路１２と同期して分周動作
し、基準発振信号ｆosc を分周して基準周波数の基準分
周信号ｆｒ２を生成する。第２のリファレンスカウンタ
回路２２は、この基準信号ｆｒ２を位相比較器２５に供
給する。

【００３４】又、第２のリファレンスカウンタ回路２２
にはシフトレジスタ２３が接続され、第１のリファレン
スカウンタ回路１２と同様に、そのシフトレジスタ２３
を介して、図示しない外部装置からの分周比設定シリア
ルデータＳin2 の各ビットＤｎ〜Ｄ１が入力される。第
２のリファレンスカウンタ回路２２は、入力される各ビ
ットＤｎ〜Ｄ１に基づいて、基準発振信号ｆosc を分周
する分周比Ｓを設定し、その分周比Ｓに基づいて基準分
周信号ｆｒ２を生成する。この構成により、出力信号ｆ
vco2の周波数を切り替える、いわゆるチャネル切り替え
が行われるときには分周比が設定される。

【００３５】比較分周カウンタ回路２４は、ＶＣＯ２８
からの出力信号ｆvco2を分周して比較信号ｆｐ２を生成
する。比較分周カウンタ回路２４は、この比較信号ｆｐ
２を位相比較器２５に供給する。

【００３６】位相比較器２５は、基準信号ｆｒ２と比較
信号ｆｐ２との位相差に応じてパルス幅が増減する位相
差信号をチャージポンプ２６に供給する。チャージポン
プは、位相差信号に基づいた電圧信号Ｄｏ２をＬＰＦ２
７に供給する。この電圧信号Ｄｏ２は、直流成分にパル
ス成分が含まれたものである。ＬＰＦ２７は、電圧信号
Ｄｏ２を平滑にして高周波成分を除去した制御電圧をＶ
ＣＯ２８に供給する。ＶＣＯ２８は、制御電圧の電圧値
に応じた周波数の出力信号ｆvco2を出力する。この出力
信号ｆvco2は、比較分周カウンタ回路２４にも帰還され
る。

【００３７】従って、比較分周カウンタ回路２４、位相
比較器２５、チャージポンプ２６、ＬＰＦ２７、及び、
ＶＣＯ２８により第２のＰＬＬループ２９が構成され
る。上記の動作が繰り返し実行されることによって、Ｖ
ＣＯ２８の周波数信号ｆvco2は最終的に所望する設定周
波数にロックされる。

【００３８】次に、第２のリファレンスカウンタ回路２
２の構成を詳述する。第２のリファレンスカウンタ回路
２２は、第１のカウンタ回路３１、Ｔ−フリップフロッ
プ回路（以下、Ｔ−ＦＦ回路という）３２、及び、アン
ド回路３３を備えている。

【００３９】第１のカウンタ回路３１は、分周比設定が
可能なプログラマブルカウンタよりなり、分周比設定シ
リアルデータＳin2 の各ビットＤｎ〜Ｄ１のうち、最下
位ビットＤ１を除く各ビットＤｎ〜Ｄ２がその最下位ビ
ット端子から順に入力される。即ち、第１のカウンタ回
路３１には、分周比設定シリアルデータＳin2 の各ビッ
トＤｎ〜Ｄ１が下位ビット方向に１ビットだけシフトし
て入力される。従って、第１のカウンタ回路３１は、そ
の分周比が第２のリファレンスカウンタ回路２２の分周
比Ｓの１／２、即ち、分周比Ｓ／２に設定されたＳ／２
分周カウンタを構成している。そして、第１のカウンタ
回路３１は、設定された分周比Ｓ／２に基づいて、基準
分周信号ｆosc をＳ／２分周した分周出力信号ＬＤ２を
生成し、Ｔ−ＦＦ回路３２に出力する。

【００４０】Ｔ−ＦＦ回路３２は、第１のカウンタ回路
３１に入力される分周比設定シリアルデータＳin2 を下
位ビット方向にシフトするビット数に対応した数だけ直
列接続して設けられている。尚、本実施形態では、第１
のカウンタ回路３１には分周比設定シリアルデータＳin
2 が下位ビット方向に１ビットだけシフトして入力され
るため、１個のＴ−ＦＦ回路３２が設けられている。

【００４１】Ｔ−ＦＦ回路３２は、そのクロック端子Ｃ
に分周出力信号ＬＤ２が入力され、リセット端子ＲＳＴ
に分周出力信号ＬＤ１が入力される。Ｔ−ＦＦ回路３２
は、反転出力端子ＸＱが入力端子Ｄに接続され、出力端
子Ｑから基準分周信号ｆｒ２を出力する。Ｔ−ＦＦ回路
３２は、分周出力信号ＬＤ２の立ち上がりに基づいて出
力端子Ｑから出力する基準分周信号ｆｒ２を反転させ
る。即ち、Ｔ−ＦＦ回路３２は、分周出力信号ＬＤ２を
２分周した基準分周信号ｆｒ２を出力する２分周カウン
タを構成している。

【００４２】即ち、第１のカウンタ回路３１とＴ−ＦＦ
回路３２は、分周比Ｓ／２，２に設定されたＳ／２分周
カウンタと２分周カウンタとをそれぞれ構成し、第２の
リファレンスカウンタ回路２２の分周比Ｓを実現してい
る。

【００４３】また、第１のカウンタ回路３１から出力さ
れる分周出力信号ＬＤ２は、アンド回路３３の一方の入
力端子に入力され、そのアンド回路３３の他方の入力端
子には第１のリファレンスカウンタ回路１２から分周出
力信号ＬＤ１が入力される。アンド回路３３は、両分周
出力信号ＬＤ１，ＬＤ２を論理和演算し、その演算結果
を信号ＬＤ３として第１のカウンタ回路３１に出力す
る。

【００４４】第１のカウンタ回路３１は、アンド回路３
３から出力される信号ＬＤ３がリセット端子ＲＳＴに入
力される。従って、第１のカウンタ回路３１は、両分周
出力信号ＬＤ１，ＬＤ２に基づいてリセットされる。

【００４５】次に、上記のように構成されたＰＬＬ回路
の作用を図４に従って説明する。ここでは、第１，第２
のリファレンスカウンタ回路２２に入力される分周比設
定はシリアルデータＳin1 ，Ｓin2 がともに同じ値、即
ち、両リファレンスカウンタ回路の分周比Ｒ，Ｓを同じ
９９分周にそれぞれ設定した場合について説明する。

【００４６】図２に示される第１のリファレンスカウン
タ回路１２は、設定された分周比Ｒ（＝９９）に基づい
て、基準発振信号ｆosc を９９分周した基準分周信号ｆ
ｒ１を生成し、ＰＬＬループに出力する。図４に示すよ
うに、基準分周信号ｆｒ１は、９９周期毎に立ち上がる
信号となる。第１のＰＬＬ回路１１のＰＬＬループは、
位相比較器が基準分周信号ｆｒ１と、比較分周カウンタ
回路からの比較分周信号ｆｐ１とが常に一致するように
制御し、ロックする。

【００４７】また、第１のリファレンスカウンタ回路１
２は、設定された分周比Ｒ（＝９９）に基づいて、基準
発振信号ｆosc を９９分周した基準分周信号ｆｒ１と相
補な分周出力信号ＬＤ１を第２のリファレンスカウンタ
回路２２へ出力する。図４に示すように、その分周出力
信号ＬＤ１は、９９周期毎に所定期間（基準発振信号ｆ
osc の１周期分）だけＬレベルとなる信号である。

【００４８】図３に示される第１のカウンタ回路３１
は、シフトレジスタを介して入力される分周比設定シリ
アルデータＳinの各ビットＤｎ〜Ｄ２を入力し、その各
ビットＤｎ〜Ｄ２に基づいて分周比を設定する。この
時、第１のカウンタ回路３１には、第１のリファレンス
カウンタ回路１２に入力される分周比設定信号に対し
て、下位ビット方向に１ビットだけずらして入力され
る。即ち、第２のリファレンスカウンタ回路２２を構成
する第１のカウンタ回路３１には、その最下位ビット端
子に分周比設定信号Ｄ２が入力され、最下位ビットの分
周比設定信号Ｄ１は第１のカウンタには入力されない。
従って、第１のカウンタ回路３１の分周比は、第１、第
２のリファレンスカウンタ回路２２の分周比Ｒ，Ｓ（＝
９９）のほぼ１／２（＝４９）に設定される。

【００４９】従って、第１のカウンタ回路３１は、設定
された分周比（＝４９）に基づいて、基準発振信号ｆos
c の４９分周した分周出力信号ＬＤ２をアンド回路３３
に出力する。図４に示すように、分周出力信号ＬＤ２
は、４９周期毎に所定期間（基準発振信号ｆosc の１周
期分）だけＬレベルとなる信号である。

【００５０】アンド回路３３には、第１のリファレンス
カウント回路からの分周出力信号ＬＤ１が入力される。
アンド回路３３は、両分周出力信号ＬＤ１，ＬＤ２を論
理積演算した結果を信号ＬＤ３として第１のカウンタ回
路３１に出力する。第１のカウント回路は、その信号Ｌ
Ｄ３に基づいてリセットする。従って、第１のカウント
回路は、第１のリファレンスカウント回路により９９分
周され出力される分周出力信号ＬＤ１、又は、第１のカ
ウント回路により４９分周され出力される分周出力信号
ＬＤ２に基づいてリセットする。

【００５１】即ち、第１のカウント回路は、分周出力信
号ＬＤ２に基づいて４９周期毎にリセットされ、更に分
周出力信号ＬＤ１に基づいて９９周期毎にリセットされ
る。そして、第１のカウンタ回路３１は、第１のリファ
レンスカウント回路の分周出力信号ＬＤ１に同期して分
周動作している。従って、第１のカウント回路は、自身
の生成した分周出力信号ＬＤ２に基づいて４９周期で２
回リセットした後、分周出力信号ＬＤ１に基づいて１周
期分（＝９９−（４９×２））だけリセットされる。

【００５２】従って、第１のカウンタ回路３１から出力
される分周出力信号ＬＤ２は、その周期、例えば、立ち
上がりエッジの周期が基準発振信号ｆosc の４９周期目
と５０周期目となる。従って、第１のカウンタ回路３１
の実際の分周比は、４９分周と５０分周とを交互に繰り
返すこととなる。

【００５３】第１のカウンタ回路３１から出力される分
周出力信号ＬＤ２は、Ｔ−ＦＦ回路３２のクロック端子
Ｃに入力され、Ｔ−ＦＦ回路３２のリセット端子ＲＳＴ
には、第１のリファレンスカウンタ回路１２の分周出力
信号ＬＤ１が入力される。従って、Ｔ−ＦＦ回路３２
は、分周出力信号ＬＤ１に基づいて９９周期毎にリセッ
トされる。そして、Ｔ−ＦＦ回路３２は、そのリセット
端子ＲＳＴにＬレベルの分周出力信号ＬＤ１が入力され
るとＬレベルの第２基準分周信号ｆｒ２を出力する。

【００５４】次に、Ｔ−ＦＦ回路３２は、リセットが解
除される、即ち、リセット端子ＲＳＴに入力される分周
出力信号ＬＤ１がＬレベルからＨレベルになると動作し
始め、クロック入力端子Ｃに入力される分周出力信号Ｌ
Ｄ２の立ち上がりに基づいて出力を反転、即ち、Ｈレベ
ルの第２の基準分周信号ｆｒ２を出力する。

【００５５】分周出力信号ＬＤ２は、第１のカウンタ回
路３１が基準発振信号ｆosc を４９周分カウントした後
に１周期分Ｌレベルとなり、その後に立ち上がる。従っ
て、リセットが解除された後の分周出力信号ＬＤ２の立
ち上がりは、Ｔ−ＦＦ回路３２がリセットされてから、
即ち、第２の基準分周信号ｆｒ２がＬレベルとなってか
ら５０周期目となる。

【００５６】そして、Ｔ−ＦＦ回路３２は、第１の分周
出力信号ＬＤ１に基づいて、９９周期毎にリセットされ
る。従って、第２の基準分周信号ｆｒ２は、基準発振信
号ｆosc の９９周期目に再びＬレベルになる。そのた
め、第２の基準分周信号ｆｒ２は、第１の分周出力信号
ＬＤ１に同期してＬレベルとなり、５０周期後にＨレベ
ルとなる。

【００５７】一方、第１の基準分周信号ｆｒ１は、第１
の分周出力信号ＬＤ１に同期して直ちに立ち上がる。従
って、第２の基準分周信号ｆｒ２は、第１の基準分周信
号ｆｒ１に対して５０周期分だけ立ち上がりが遅れる、
即ち、５０分周分だけ位相がずれる。

【００５８】そして、両ＰＬＬ回路の比較分周カウンタ
回路の分周出力である比較分周信号ｆｐ１，ｆｐ２は、
それぞれの基準分周信号ｆｒ１，ｆｒ２と位相が一致し
た時にＰＬＬループがロックするため、チャージポンプ
の出力信号Ｄｏ１，Ｄｏ２の位相も５０周期分（５０分
周分）だけずれる。その結果、両出力信号Ｄｏ１，Ｄｏ
２は、周波数成分が互いの局で干渉することが無く、図
１０（ｂ）に示すように、スプリアスが増大することは
ない。

【００５９】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第２のＰＬＬ回路２１に備えられた第２のリファ
レンスカウンタ回路２２には、分周比設定シリアルデー
タＳin2 に基づいて、第１のリファレンスカウンタ回路
１２の分周比Ｒと同じ分周比Ｓが設定される。第２のリ
ファレンスカウンタ回路２２は、第１のカウンタとＴ−
ＦＦ回路３２を備える。第１のカウンタ回路３１は、Ｓ
／２分周カウンタとして動作し、Ｔ−ＦＦ回路３２は２
分周カウンタとして動作して第２のリファレンスカウン
タ回路２２のＳ分周を実現する。そして、第１のカウン
タ回路３１は、第１のリファレンスカウンタ回路１２の
分周出力信号ＬＤ１と自身の分周出力信号ＬＤ２に基づ
いてリセットし、Ｔ−ＦＦ回路３２は、分周出力信号Ｌ
Ｄ１に同期してリセットしてＬレベルの基準分周信号ｆ
ｒ１を出力する。そして、第１のカウンタ回路３１の分
周出力信号ＬＤ１に基づいてＴ−ＦＦ回路３２は基準分
周信号ｆｒ２を生成し、出力するようにした。従って、
第１のリファレンスカウンタ回路１２からの基準分周信
号ｆｒ１と、第２のリファレンスカウンタ回路２２から
の基準分周信号ｆｒ２は、第１のカウンタ回路３１の分
周分だけずれる。そのため、両ＰＬＬ回路のチャージポ
ンプの出力信号Ｄｏ１，Ｄｏ２の位相も第１のカウンタ
回路３１の分周分だけずれる。その結果、両出力信号Ｄ
ｏ１，Ｄｏ２は、周波数成分が互いの局で干渉すること
が無く、スプリアスの増大を抑えることができる。

【００６０】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図５〜図７に従って説明する。尚、本
実施形態は、第一実施形態と比べて、第１のＰＬＬ周波
数シンセサイザの構成は同じであり、第２のＰＬＬ周波
数シンセサイザの構成が相違する。従って、本実施形態
では、第２のＰＬＬ周波数シンセサイザの構成及び動作
について詳述する。

【００６１】図５に示すように、第２のＰＬＬ周波数シ
ンセサイザ（以下、第２のＰＬＬ回路という）４１は、
第２のリファレンスカウンタ回路（第２基準分周器）４
２、シフトレジスタ２３、比較分周カウンタ回路（比較
分周器）２４、位相比較器２５、チャージポンプ２６、
ローパスフィルタ（ＬＰＦ）２７、及び、電圧制御発振
器（ＶＣＯ）２８を備えている。

【００６２】第２のリファレンスカウンタ回路４２は、
第１のカウンタ回路３１、Ｔ−ＦＦ回路３２、及び、ア
ンド回路３３に加えて、Ｄ−フリップフロップ回路（以
下、Ｄ−ＦＦ回路という）４３及びマルチプレクサ４４
を備えている。

【００６３】第２のリファレンスカウンタ回路４２を構
成する第１のカウンタ回路３１から出力される分周出力
信号ＬＤ２は、Ｄ−フリップフロップ回路（以下、Ｄ−
ＦＦ回路４３という）の入力端子Ｄに入力される。Ｄ−
ＦＦ回路４３のクロック端子Ｃには基準発振信号ｆosc
が入力される。そして、Ｄ−ＦＦ回路４３は、その出力
端子Ｑから入力される分周出力信号ＬＤ２から基準発振
信号ｆosc の１周期分だけ遅れた信号ＬＤ２Ｄを出力
し、その信号ＬＤ２Ｄは、マルチプレクサ４４に入力さ
れる。

【００６４】また、マルチプレクサ４４には、第１のカ
ウンタ回路３１から出力される分周出力信号ＬＤ２が入
力される。また、マルチプレクサ４４には、分周比設定
シリアルデータに基づいてシフトレジスタから最下位ビ
ットＤ１と、Ｔ−ＦＦ回路３２の出力である基準分周信
号ｆｒ２とが入力される。

【００６５】図６に示すように、マルチプレクサ４４
は、アンド回路４５，４６，４７、インバータ回路４
８、及び、オア回路４９により構成される。アンド回路
４５は、その一方の入力端子に基準分周信号ｆｒ２が入
力され、他方の入力端子に最下位ビットＤ１が入力され
る。アンド回路４５の出力信号は、インバータ回路４８
により反転されてアンド回路４６の一方の入力端子に入
力されると共に、アンド回路４７の一方の入力端子に直
接入力される。アンド回路４６の他方の入力端子には分
周出力信号ＬＤ２が入力され、アンド回路４７の他方の
入力端子にはＤ−ＦＦ回路４３の出力信号ＬＤ２Ｄが入
力される。両アンド回路４６，４７の出力信号は、共に
オア回路４９に入力され、そのオア回路４９は、分周選
択信号ＬＤ２Ｍを図５中のＴ−ＦＦ回路３２に出力す
る。

【００６６】アンド回路４５は、入力される基準分周信
号ｆｒ２と最下位ビットＤ１とが共にＨレベルの場合に
Ｈレベルの信号を出力し、それ以外の場合にＬレベルの
信号を出力する。その信号は、直接アンド回路４７に入
力されると共に、インバータ回路４８により反転されて
アンド回路４６に入力される。

【００６７】従って、基準分周信号ｆｒ２と最下位ビッ
トＤ１とが共にＨレベルの場合、アンド回路４７に入力
されるＤ−ＦＦ回路４３の出力信号ＬＤ２Ｄがオア回路
４９を介して分周選択信号ＬＤ２Ｍとして出力される。
また、基準分周信号ｆｒ２と最下位ビットＤ１が共にＨ
レベルではない場合、アンド回路４６に入力される第１
のカウンタ回路３１の分周出力信号ＬＤ２がオア回路４
９を介して分周選択信号ＬＤ２Ｍとして出力される。

【００６８】即ち、マルチプレクサ４４は、入力される
最下位ビットＤ１と基準分周信号ｆｒ２とが共にＨレベ
ルの時にＤ−ＦＦ回路４３の出力信号ＬＤ２Ｄを選択
し、その他の場合に第１のカウンタ回路３１の出力信号
ＬＤ２を選択する。そして、マルチプレクサ４４は、選
択した信号を分周選択信号ＬＤ２ＭとしてＴ−ＦＦ回路
３２に出力する。

【００６９】次に、上記のように構成された第２のＰＬ
Ｌ回路４１の作用を図７に従って説明する。ここでは、
第１のリファレンスカウンタ回路１２は、分周比設定シ
リアルデータＳin1 に基づいてその分周比Ｒが１９８分
周に設定され、第２のリファレンスカウンタ回路４２
は、分周比設定シリアルデータＳin2 に基づいてその分
周比Ｓが分周比Ｒの半分、即ち９９分周に設定された場
合について説明する。

【００７０】図２に示される第１のリファレンスカウン
タ回路１２は、設定された分周比Ｒ（＝１９８）に基づ
いて、基準発振信号ｆosc を１９８分周した基準分周信
号ｆｒ１を生成し、ＰＬＬループに出力する。図７に示
すように、基準分周信号ｆｒ１は、９９周期毎に立ち上
がる信号となる。第１のＰＬＬ回路１１のＰＬＬループ
は、位相比較器が基準分周信号ｆｒ１と、比較分周カウ
ンタ回路からの比較分周信号ｆｐ１とが常に一致するよ
うに制御し、ロックする。

【００７１】また、第１のリファレンスカウンタ回路１
２は、設定された分周比Ｒ（＝１９８）に基づいて、基
準発振信号ｆosc を１９８分周した基準分周信号ｆｒ１
と相補な分周出力信号ＬＤ１を、図５に示される第２の
リファレンスカウンタ回路４２へ出力する。図７に示す
ように、その分周出力信号ＬＤ１は、１９８周期毎に所
定期間（基準発振信号ｆosc の１周期分）だけＬレベル
となる信号である。

【００７２】図５に示される第１のカウンタ回路３１
は、シフトレジスタを介して入力される分周比設定シリ
アルデータＳinの各ビットＤｎ〜Ｄ２を入力し、その各
ビットＤｎ〜Ｄ２に基づいて分周比を設定する。この
時、第１のカウンタ回路３１には、第２のリファレンス
カウンタ回路４２に入力される分周比設定シリアルデー
タＳin2 が、下位ビット方向に１ビットだけずらして入
力される。即ち、第２のリファレンスカウンタ回路４２
を構成する第１のカウンタ回路３１には、その最下位ビ
ット端子に分周比設定信号Ｄ２が入力され、最下位ビッ
トの分周比設定信号Ｄ１は第１のカウンタには入力され
ない。従って、第１のカウンタ回路３１の分周比は、第
２のリファレンスカウンタ回路４２の分周比Ｓ（＝９
９）のほぼ１／２（＝４９）に設定される。

【００７３】従って、第１のカウンタ回路３１は、設定
された分周比（＝４９）に基づいて、基準発振信号ｆos
c の４９分周した分周出力信号ＬＤ２をＤ−ＦＦ回路４
３に出力する。図４に示すように、分周出力信号ＬＤ２
は、４９周期毎に所定期間（基準発振信号ｆosc の１周
期分）だけＬレベルとなる信号である。Ｄ−ＦＦ回路４
３は、入力される分周出力信号ＬＤ２を１周期分遅らし
た出力信号ＬＤ２Ｄをマルチプレクサ４４に出力する。

【００７４】マルチプレクサ４４は、入力される最下位
ビットＤ１と基準分周信号ｆｒ２が共にＨレベルの時に
出力信号ＬＤ２Ｄを選択して信号ＬＤ２Ｍとして出力
し、その他の場合には出力信号ＬＤ２を選択して信号Ｌ
Ｄ２Ｍとして出力する。信号ＬＤ２Ｍはアンド回路３３
に出力される。

【００７５】アンド回路３３には、また、第１のリファ
レンスカウント回路からの分周出力信号ＬＤ１が入力さ
れる。アンド回路３３は、分周出力信号ＬＤ１と信号Ｌ
Ｄ２Ｍとを論理積演算した結果を信号ＬＤ３として第１
のカウンタ回路３１に出力する。第１のカウント回路
は、その信号ＬＤ３に基づいてリセットする。従って、
第１のカウント回路は、第１のリファレンスカウント回
路により１９８分周され出力される分周出力信号ＬＤ
１、又は、マルチプレクサ４４により選択され出力され
る信号ＬＤ２Ｍに基づいてリセットする。従って、第１
のカウンタ回路３１は、通常は分周出力信号ＬＤ２が選
択されて４９分周となり、Ｄ−ＦＦ回路４３とマルチプ
レクサ４４の働きにより、Ｄ−ＦＦ回路４３の出力信号
ＬＤ２Ｄが選択された場合に５０分周となる。それは、
Ｄ−ＦＦ回路４３の出力信号ＬＤ２Ｄは、分周出力信号
ＬＤ２に対し、基準発振信号ｆosc の１クロックの遅れ
がある。そのため、出力信号ＬＤ２Ｄが選択されて分周
選択信号ＬＤ２Ｍとして出力された場合、にてリセット
を行った場合は、分周出力信号ＬＤ２でリセットを行っ
た場合に対し、プラス１分周したことになる。そして、
第１のカウンタ回路３１は、そのプラス１分周分だけ余
分にリセットされる。従って、第１のカウンタ回路３１
は、選択された出力信号ＬＤ２Ｍに基づいて分周出力信
号ＬＤ２の４９分周よりの１周期分遅い出力信号ＬＤ２
Ｍによりリセットされるため、分周選択信号ＬＤ３の立
ち下がりを見た場合、結果として５０分周と４９分周と
を交互に繰り返すことになる。

【００７６】マルチプレクサ４４から出力される分周選
択信号ＬＤ２Ｍは、Ｔ−ＦＦ回路３２のクロック端子Ｃ
に入力され、Ｔ−ＦＦ回路３２のリセット端子ＲＳＴに
は、第１のリファレンスカウンタ回路１２の分周出力信
号ＬＤ１が入力される。従って、Ｔ−ＦＦ回路３２は、
分周出力信号ＬＤ１に基づいて１９８周期毎にリセット
される。そして、Ｔ−ＦＦ回路３２は、そのリセット端
子ＲＳＴにＬレベルの分周出力信号ＬＤ１が入力される
とＬレベルの第２基準分周信号ｆｒ２を出力する。

【００７７】次に、Ｔ−ＦＦ回路３２は、リセットが解
除される、即ち、リセット端子ＲＳＴに入力される分周
出力信号ＬＤ１がＬレベルからＨレベルになると動作し
始め、クロック入力端子Ｃに入力される分周選択信号Ｌ
Ｄ３の立ち上がりに基づいて出力を反転、即ち、Ｈレベ
ルの第２の基準分周信号ｆｒ２を出力する。

【００７８】分周選択信号ＬＤ３は、５０分周と４９分
周とが交互に繰り返される。そして、Ｔ−ＦＦ回路３２
は、分周選択信号ＬＤ３が入力される毎に出力を反転す
る。従って、第２の基準分周信号ｆｒ２は、第１のリフ
ァレンスカウンタ回路１２の分周出力信号ＬＤ１に同期
してＬレベルとなり、その後、５０分周の間はＬレベ
ル、４９分周の間はＨレベルとなる。

【００７９】一方、第１の基準分周信号ｆｒ１は、第１
の分周出力信号ＬＤ１に登記して直ちに立ち上がる。従
って、第２の基準分周信号ｆｒ２は、第１の基準分周信
号ｆｒ１に対して５０分周分（５０周期分）だけその立
ち上がりが遅れる、即ち、５０分周分だけ位相がずれ
る。

【００８０】そして、両ＰＬＬ周波数シンセサイザの比
較分周カウンタ回路の分周出力である比較分周信号ｆｐ
１，ｆｐ２は、それぞれの基準分周信号ｆｒ１，ｆｒ２
と位相が一致した時にＰＬＬループがロックするため、
チャージポンプの出力信号Ｄｏ１，Ｄｏ２の位相も５０
周期分（５０分周分）だけずれる。その結果、両出力信
号Ｄｏ１，Ｄｏ２は、周波数成分が互いの局で干渉する
ことが無く、図１０（ｂ）に示すように、スプリアスが
増大することはない。

【００８１】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第１のカウンタ回路３１とＴ−ＦＦ回路３２との
間にはＤ−ＦＦ回路４３とマルチプレクサ４４が設けら
れる。Ｄ−ＦＦ回路４３は、第１のカウンタ回路３１の
分周出力信号ＬＤ２を１周期分だけ遅らせた出力信号Ｌ
Ｄ２Ｄを出力する。マルチプレクサ４４は、分周比設定
シリアルデータＳin2 の最下位ビットＤ１と、Ｔ−ＦＦ
回路３２からの基準分周信号ｆｒ２とが入力され、最下
位ビットＤ１と基準分周信号ｆｒ２とが共にＨレベルの
場合には出力信号ＬＤ２Ｄを、それ以外の場合には分周
出力信号ＬＤ２を選択し、その選択した信号を分周選択
信号ＬＤ３としてＴ−ＦＦ回路３２に出力する。Ｔ−Ｆ
Ｆ回路３２は、第１のリファレンスカウンタ回路１２の
分周出力信号ＬＤ１に基づいてリセットされてＬレベル
の基準分周信号ｆｒ２を出力し、分周選択信号ＬＤ３に
基づいて出力を反転させる。従って、第１のリファレン
スカウンタ回路１２からの基準分周信号ｆｒ１と、第２
のリファレンスカウンタ回路４２からの基準分周信号ｆ
ｒ２は、第１のカウンタ回路３１の分周分だけずれる。
そのため、両ＰＬＬ回路のチャージポンプの出力信号Ｄ
ｏ１，Ｄｏ２の位相も第１のカウンタ回路３１の分周分
だけずれる。その結果、両出力信号Ｄｏ１，Ｄｏ２は、
周波数成分が互いの局で干渉することが無く、スプリア
スの増大を抑えることができる。

【００８２】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記各実施形態では、複数のＰ
ＬＬ周波数シンセサイザ１１，２１，４１を搭載した携
帯電話等の通信機器に具体化したが、例えばパソコン等
の他の機器に具体化して実施してもよい。

【００８３】上記各実施形態では、第１のカウンタ回路
３１に分周比設定シリアルデータＳin2 を下位ビット方
向に１ビットだけシフトして入力し、第１のカウンタ回
路３１を所定の分周比Ｓの１／２（Ｓ／２分周）に設定
したが、データＳin2 を任意のビット数だけシフトして
第１のカウンタ回路３１の分周比を適宜変更して実施し
てもよく、その場合、シフトしたビット数に対応した数
のＴ−ＦＦ回路３２を直列接続する。例えば、分周比設
定シリアルデータＳin2 を２ビットシフトした場合、第
１のカウンタ回路３１はＳ／４分周に設定され、Ｔ−Ｆ
Ｆ回路３２を２つ直列接続することにより４分周回路が
構成される。また、分周比設定シリアルデータＳin2 を
３ビットシフトした場合、第１のカウンタ回路３１はＳ
／８分周に設定され、Ｔ−ＦＦ回路３２を３つ直列接続
することにより８分周回路が構成される。

【００８４】上記各実施形態において、第１，第２のリ
ファレンスカウンタ回路１２，２２，４２の分周比Ｒ，
Ｓをそれぞれ任意の値に設定して実施してもよい。ま
た、上記第２実施形態において、両リファレンスカウン
タ回路の分周比Ｒ，Ｓを同じ値に設定して実施してもよ
い。

【００８５】上記各実施形態では、第１，第２のＰＬＬ
周波数シンセサイザ１１，２１（１１，４１）を搭載し
た半導体集積回路について説明したが、半導体集積回路
に３つ以上の任意の数のＰＬＬ周波数シンセサイザを搭
載して実施してもよい。

【００８６】

【発明の効果】以上詳述したように、請求項１乃至５に
記載の発明によれば、複数のＰＬＬ周波数シンセサイザ
のそれぞれの基準分周信号の位相を離し、相互の干渉に
よるスプリアスの増大を抑制することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 第一実施形態のＰＬＬ周波数シンセサイザの
ブロック回路図。

【図３】 第一実施形態のＰＬＬ周波数シンセサイザの
ブロック回路図。

【図４】 第一実施形態のＰＬＬ周波数シンセサイザの
波形図。

【図５】 第二実施形態のＰＬＬ周波数シンセサイザの
ブロック回路図。

【図６】 マルチプレクサの回路図。

【図７】 第二実施形態のＰＬＬ周波数シンセサイザの
波形図。

【図８】 従来のＰＬＬ周波数シンセサイザのブロック
回路図。

【図９】 従来のＰＬＬ周波数シンセサイザの波形図。

【図１０】 （ａ）単体動作時と（ｂ）並列動作時のス
プリアスの比較図。

【符号の説明】

３ 第１のリファレンスカウンタ回路 ５ 第２のリファレンスカウンタ回路 ６ 第１のカウンタ回路 ７ 第２のカウンタ回路 ｆosc 基準発振信号 ｆｒ１ 第１の基準分周信号 ｆvco1 第１の周波数信号 ｆｒ２ 第２の基準分周信号 ｆvco2 第２の周波数信号 ＬＤ１ 第１の分周出力信号 ＬＤ２ 第２の分周出力信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 設定される第１の分周比に基づいて基準
   発振信号を分周して第１の基準分周信号を生成する第１
   のリファレンスカウンタ回路と、前記第１の基準分周信
   号に対してロックした第１の周波数信号を生成する第１
   のＰＬＬループとを備えた他のＰＬＬ周波数シンセサイ
   ザに近接して設けられ、設定される第２の分周比に基づ
   いて前記基準発振信号を分周して第２の基準分周信号を
   生成する第２のリファレンスカウンタ回路と、前記第２
   の基準分周信号に対してロックした第２の周波数信号を
   生成する第２のＰＬＬループとを備えたＰＬＬ周波数シ
   ンセサイザにおいて、 前記第２のリファレンスカウンタ回路には、 前記第２の分周比のＴ分の１の分周比に設定され、前記
   基準発振信号を分周した分周出力信号を出力する第１の
   カウンタ回路と、 前記第１のカウンタ回路の分周出力信号を入力し、その
   入力信号をＴ分周して第２の基準分周信号を出力する第
   ２のカウンタ回路とを備え、 前記第１のカウンタ回路は、前記第１のリファレンスカ
   ウンタ回路の分周出力を基準として分周出力信号の位相
   を制御し、前記第１のリファレンスカウンタ回路の第１
   の基準分周信号に対して前記第２の基準分周信号の位相
   を離すようにしたＰＬＬ周波数シンセサイザ。
2. 【請求項２】 請求項１に記載のＰＬＬ周波数シンセサ
   イザにおいて、 前記第１，第２のリファレンスカウンタ回路は、それぞ
   れ入力される第１，第２の分周比設定データに基づいて
   それらの分周比が設定されるものであり、 前記第１のカウンタ回路には、第２の分周比設定データ
   が下位ビット方向にシフトして入力されてその分周比が
   設定され、 前記第２のカウンタ回路は、前記第２の分周比設定デー
   タをシフトするビット数に対応した数のＴ−フリップフ
   ロップ回路を直列接続して構成されたＰＬＬ周波数シン
   セサイザ。
3. 【請求項３】 請求項２に記載のＰＬＬ周波数シンセサ
   イザにおいて、 前記第１のカウンタ回路は、該第１のカウンタ回路の分
   周出力信号と、前記第１のリファレンスカウンタ回路の
   分周出力信号とに基づいてリセットされて前記第１のリ
   ファレンスカウンタ回路と同期して前記基準発振信号の
   分周動作を行い、 前記第２のカウンタ回路は、前記第１のリファレンスカ
   ウンタ回路の分周出力信号に基づいてリセットされて前
   記第１のカウンタ回路の分周出力信号の分周動作を行う
   ようにしたＰＬＬ周波数シンセサイザ。
4. 【請求項４】 請求項２に記載のＰＬＬ周波数シンセサ
   イザにおいて、 前記第１のカウンタ回路の分周出力信号が入力され、そ
   のクロック入力端子に前記基準発振信号が入力されたＤ
   フリップフロップ回路と、 前記Ｄフリップフロップ回路の出力信号と、前記第１の
   カウンタ回路の分周出力信号とを入力し、それら信号を
   前記第１の分周比設定データの下位ビットと前記第２の
   カウンタ回路の基準分周信号とに基づいて選択して出力
   するマルチプレクサとを備え、 前記第２のカウンタ回路は、前記マルチプレクサにより
   選択され出力される信号を分周するようにしたＰＬＬ周
   波数シンセサイザ。
5. 【請求項５】 請求項４に記載のＰＬＬ周波数シンセサ
   イザにおいて、 前記第１のカウンタ回路は、前記第１のリファレンスカ
   ウンタ回路の分周出力信号と、前記マルチプレクサによ
   り選択され出力される信号とに基づいてリセットされて
   前記第１のリファレンスカウンタ回路と同期して前記基
   準発振信号の分周動作を行うようにしたＰＬＬ周波数シ
   ンセサイザ。