JPH07121259A

JPH07121259A - コンピュータシステム

Info

Publication number: JPH07121259A
Application number: JP5266998A
Authority: JP
Inventors: Satokatsu Nakamura; 里克中村
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1993-10-26
Filing date: 1993-10-26
Publication date: 1995-05-12

Abstract

(57)【要約】【目的】コンピュータシステムにおいて、ＣＰＵがア
イドル状態である時のシステムの消費電力を削減する。【構成】ＣＰＵ１０１がアイドル状態であることを検
知する回路１０３と、ＣＰＵ１０１へのクロック信号φ
ｃｌｋ２の供給を制御する回路１０５を備え、ＣＰＵ１
０１がアイドル状態であることが検知された場合、ＣＰ
Ｕは自身を割り込み待機状態にし、クロック信号制御回
路１０５はクロック信号φｃｌｋ２のＣＰＵ１０１への
供給を停止し、該状態においてＣＰＵ１０１に対する割
り込みφｉｎｔがあった場合、クロック信号制御回路１
０５はこれを検知して、直ちにＣＰＵ１０１に対するク
ロック信号φｃｌｋ２の供給を再開し、ＣＰＵ１０１は
割り込み待機状態から復帰して通常動作を再開する構造
を備えることを特徴としたコンピュータシステム。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムに
関するものである。

【０００２】

【従来の技術】近年、ノートブック型パーソナルコンピ
ュータに代表される携帯可能なコンピュータの普及にと
もない、バッテリー寿命延長のためコンピュータシステ
ムの低消費電力化が重要な課題となってきている。

【０００３】コンピュータシステムの消費電力を削減す
る方法として一般的によく用いられる手法の一つは、Ｃ
ＰＵの動作状態を監視し、ＣＰＵがキー入力待ち状態の
ように特に仕事をしていない状態（アイドル状態）であ
ることが検知されると、ＣＰＵを割り込み待機状態へ移
行させることで低消費電力化を行う方法である。

【０００４】ＣＰＵのアイドル状態検出方法について例
をあげて説明する。最も簡単で多く用いられている手法
は、キー入力のない時間を計測し、この時間が規定値を
越えた場合、ＣＰＵはアイドル状態であるとみなす方法
である。しかしこの方法ではシステムが長時間の計算を
行っている場合などをアイドル状態であると誤認してし
まう問題がある。

【０００５】この点を改良した手法として以下のような
ものがある。アプリケーションプログラムもしくはオペ
レーティングシステムがキー入力待ち状態であるとき、
システムＢＩＯＳに対してキーボード入力読み込みのた
めの割り込みを頻繁に発するので、ＢＩＯＳプログラム
中に該割り込みの発生頻度を計測するルーチンを挿入
し、この発生頻度によってＣＰＵのアイドル状態を検知
する方法である。

【０００６】この他にも専用ハードウェアを設けて、ア
イドル命令発生頻度（特開平４−３１１２３０）やアド
レスバスの変化パターンを監視して、アイドル状態を特
定する方法など多くの方法が考案されている。

【０００７】ＣＰＵの割り込み待機状態への移行はＣＰ
Ｕ自身が割り込み待機命令を発することによって行われ
る。割り込み待機命令はＣＰＵによってそれぞれ固有の
ニーモニック（ＨＬＴ，ＳＴＯＰ，ＷＡＩＴ等）によっ
て表されるが、最近ではほとんどのＣＰＵにこの種の命
令がサポートされるようになってきている。

【０００８】割り込み待機命令が発せられるとＣＰＵは
命令の実行を停止し、割り込み待機ループ状態への移行
を行う。この間ＣＰＵのメモリデバイスや外部Ｉ／Ｏに
対するアクセスはいっさい行われないため、ＣＰＵにお
いて消費される電力は通常状態に対して削減される。

【０００９】割り込み待機状態からの復帰は、その名の
通りキーボードや通信からの割り込み信号やリセット信
号をＣＰＵが検知することによって行われる。割り込み
待機状態から復帰したＣＰＵは直ちに通常動作を再開す
る。

【００１０】

【発明が解決しようとする課題】ＣＰＵを割り込み待機
状態へ移行させる従来の低消費電力化方法においては、
ＣＰＵにおける消費電力は通常動作時に比べて削減され
るものの、その低減される割合はせいぜい数割であり、
ＣＰＵは低消費電力状態においても、依然として無駄な
電力の消費を継続している。

【００１１】なぜなら低消費電力状態においてもＣＰＵ
に対するクロック信号の供給は継続されており、このク
ロック信号によってＣＰＵ内の数多くのＦＥＴが動作を
継続し、電力の消費を続けているからである。

【００１２】近年大部分のＣＰＵはＣＭＯＳで構成され
ており、その消費電力は動作クロック周波数に比例す
る。周波数０の状態においてはＣＰＵは最後に動作を行
った状態を維持したまま、その消費電力はリーク電流等
によるごく僅かなものだけとなる。

【００１３】本発明の目的は、コンピュータシステムの
使用感には影響を与えずに、アイドル状態におけるＣＰ
Ｕの消費電力を極限まで削減することである。

【００１４】

【課題を解決するための手段】上記課題を解決するため
本発明のコンピュータシステムは、ＣＰＵがアイドル状
態であることを検知する手段と、ＣＰＵからの制御信号
に応じてクロック信号発生回路で発生された原クロック
信号のＣＰＵへの供給を制御するクロック信号制御回路
と、ＣＰＵに対する割り込み信号をクロック信号制御回
路が直接検知できる構造を備え、ＣＰＵがアイドル状態
であることが検知された場合、ＣＰＵを割り込み待機状
態にした後、ＣＰＵに対するクロック信号の供給を停止
し、該状態においてＣＰＵに対する割り込みがあった場
合、クロック信号制御回路はこれを検知し、直ちにＣＰ
Ｕに対するクロック信号の供給を再開し、ＣＰＵは割り
込み待機状態から復帰して、通常動作を再開する構造を
備えることを特徴とする。

【００１５】

【実施例１】本発明の基本構成を図１に示す。図１にお
いて１０１はＣＰＵを、１０２は周辺回路および外部イ
ンターフェース回路を、１０３はアイドル状態検出回路
を、１０４はクロック信号発生回路を、１０５はクロッ
ク信号制御回路を、φｃｌｋ１は原クロック信号を、φ
ｃｌｋ２はＣＰＵに供給されるクロック信号を、φｓｔ
ｏｐはクロック信号制御回路に対するクロック供給停止
の制御信号を、φｉｎｔは周辺回路および外部インター
フェース回路１０２から発せられる全ての割り込み信号
の論理和を取った信号を、φｉｄｌｅはアイドル検出回
路１０３に送られるＣＰＵの状態信号を、φｓｌｅｅｐ
はＣＰＵ１０１の低消費電力への移行を制御する制御信
号をそれぞれ示す。

【００１６】なおアイドル状態の検出を、専用のハード
ウェアを用いずＣＰＵ１０１自身が行う場合にはアイド
ル検出回路１０３は必要がない。

【００１７】アイドル状態検出回路１０３もしくはＣＰ
Ｕ１０１自身のアイドル状態検出ルーチンは、従来の技
術の項で述べたような種々の方法によりＣＰＵ１０１の
状態の監視を続けている。そしてＣＰＵ１０１がアイド
ル状態であると判断されると、ＣＰＵ１０１に対して低
消費電力状態移行信号φｓｌｅｅｐが発せられる。

【００１８】ＣＰＵ１０１はこの制御信号φｓｌｅｅｐ
を受け取ると、割り込み待機命令を発して自身を割り込
み待機状態へ移行させるとともに、クロック信号制御回
路１０５に対してクロック信号供給停止制御信号φｓｔ
ｏｐを発して、自身へのクロック信号φｃｌｋ２の供給
を停止させ、アイドル状態における消費電力を最低限に
抑える。

【００１９】通常状態において、ＣＰＵ１０１は絶えず
周辺回路１０２中のメモリデバイスからプログラムやデ
ータを読み込み、その実行を行っている。ＣＰＵ１０１
へのクロック信号φｃｌｋ２の供給を停止する際、ＣＰ
Ｕ１０１がメモリデバイスにアクセスしている状態で停
止を行った場合、メモリデバイスのチップセレクト端子
はアクティブ状態に固定されるため、メモリデバイスは
動作状態が継続され、大電流が流れる結果となってしま
う。

【００２０】すなわちクロック信号φｃｌｋ２の供給停
止は、ＣＰＵ１０１が周辺回路および外部インターフェ
ース回路１０２に対して一切アクセスを行っていないこ
とが保証される状態で行わなければならない。

【００２１】このような状態を作り出すために、前述の
割り込み待機命令の使用が有効である。割り込み待機状
態において、ＣＰＵは周辺回路および外部インターフェ
ース回路１０２に対して一切アクセスを行わないことが
保証されているため、この状態においてＣＰＵ１０１に
対するクロック信号φｃｌｋ２の供給を停止すること
で、ＣＰＵ１０１の消費電力を確実に低減することが可
能になる。

【００２２】ＣＰＵ１０１が低消費電力状態へ移行する
際のフローチャートを図２に示す。ＣＰＵ１０１は割り
込み待機状態移行してしまった後では何の動作もできな
いため、低消費電力状態へ移行の際は、クロック信号制
御回路１０５に対してクロック信号停止信号φｓｔｏｐ
を発した後、自身に対して割り込み待機命令を発するい
う順序で動作を行う必要がある。しかし上述したように
ＣＰＵ１０１に対するクロック信号φｃｌｋ２の停止
は、ＣＰＵ１０１が割り込み待機状態に移行した後行わ
れなくてはならない。

【００２３】このためにはクロック信号制御回路１０５
に送られた制御信号φｓｔｏｐは一定の時間遅延の後、
クロック信号φｃｌｋ２の供給停止の動作を行う必要が
ある。

【００２４】すなわちクロック信号制御回路１０５はそ
の内部に時間計測手段を備え、クロック信号供給停止信
号φｓｔｏｐを受け取った際、一定の待ち時間を設け、
ＣＰＵ１０１が割り込み待機状態に移行した後、クロッ
ク信号φｃｌｋ２の供給を停止する構造を備えること
で、目的とする制御を行うことが可能になる。

【００２５】続いて低消費電力状態からの復帰について
述べる。低消費電力状態において、外部からの割り込み
があった場合、クロック信号制御回路１０５は直ちにＣ
ＰＵ１０１に対してクロック信号φｃｌｋ２の供給を再
開し、ＣＰＵ１０１は活動を再開して、割り込みに対す
る動作を開始しなくてはならない。

【００２６】いままで述べてきたように、クロック信号
制御回路１０５によるクロック信号φｃｌｋ２の供給停
止の制御は、ＣＰＵ１０１からのクロック信号停止制御
信号φｓｔｏｐによってなされた。しかしクロック信号
φｃｌｋ２の停止解除をＣＰＵ１０１からの信号によっ
て制御することはできない。

【００２７】なぜなら割り込みによって割り込み待機状
態から復帰し、クロック信号制御回路１０５に対して停
止解除の制御信号を送ろうにも、そもそもＣＰＵ１０１
はその駆動を行うためのクロック信号φｃｌｋ２の供給
を停止された状態であるから、いつまで待ってもそれら
の動作は実行されない。

【００２８】すなわちクロック信号制御回路１０５は割
り込み信号φｉｎｔを直接検知できる構造を備え、クロ
ック信号φｃｌｋ２供給停止の解除の制御は、この割り
込み信号φｉｎｔによってなされる必要がある。

【００２９】以上述べてきた構造を備えるクロック信号
制御回路の回路図の例を図３に示す。図３において３０
１は遅延発生回路を、３０２と３０２は立ち上がりエッ
ジ動作のデータタイプフリップフロップを、３０４と３
０５はＡＮＤ回路をそれぞれ示す。また図３の回路にお
いては供給停止信号φｓｔｏｐおよび割り込み信号φｉ
ｎｔはいずれも正論理信号としている。

【００３０】クロック信号供給停止制御信号φｓｔｏｐ
は通常はＬレベルに保たれており、フリップフロップ３
０２および３０３のセット端子はともに有効になってい
るので、それぞれのｃｋ端子への入力は無視され、クロ
ック信号φｃｌｋ２は常に出力を続けている。

【００３１】低消費電力状態への移行時、ＣＰＵは制御
信号φｓｔｏｐをＨレベルに変化させる。これによって
フリップフロップ３０２および３０３のセット状態はと
もに解除され、ｃｋ端子への入力待ち状態となる。その
後フリップフロップ３０３のｃｋ入力端子には遅延発生
回路であらかじめ規定された時間だけ遅延されたクロッ
ク停止信号が入力されクロック信号φｃｌｋ２の出力は
停止される。

【００３２】上記したようにこの低消費電力状態におい
て、割り込み信号φｉｎｔを受け付けるフリップフロッ
プ３０２のｃｋ端子は有効となっており、割り込み信号
φｉｎｔがＨレベルになると、直ちにフリップフロップ
３０３の出力はＨレベルに戻り、クロック信号φｃｌｋ
２の供給が再開される。そしてＣＰＵからの制御信号φ
ｓｔｏｐは低消費電力状態からの復帰ルーチンの中で次
回に備えてリセットされる構造とする。

【００３３】コンピュータシステムにおけるクロック信
号源としては通常、高い精度と温度に対する安定度が得
られる水晶振動子を用いることが一般的である。ＣＰＵ
に対するクロック信号の供給が停止されている低消費電
力状態において、クロック発生回路に対する電源の供給
を停止するなどして、水晶振動子の発振自体も停止して
しまえば、システム全体の消費電力はさらに低減される
が、このことは以下に述べるような問題を引き起こす。

【００３４】水晶振動子の発振において、一度停止した
発振を再び起動し、安定した定常振幅を得るためには、
通常数ミリ秒から数十ミリ秒という、コンピュータの処
理速度に比して、莫大とも言える時間を要する。この値
は発振回路の回路定数の調節によってある程度の短縮は
可能であるが、総じて不安定であり、温度変化等の影響
を受け易い。

【００３５】低消費電力状態において水晶振動子の発振
も停止してしまった場合、外部割り込みによる通常状態
への復帰の際、再び発振されたクロック信号が完全に安
定することが保証される最悪値の時間まで待って、動作
の再開を行わなくてはならないため、通常状態へのスム
ーズな移行が阻害されユーザーに不快な使用感を与える
結果となってしまう。

【００３６】したがってＣＰＵに対するクロック信号φ
ｃｌｋ２の供給の停止は、水晶振動子の発振は継続した
ままで、図３に示したような論理的な方法で行うべきで
ある。低消費電力状態におけるクロック信号発生回路の
電力の削減については、クロック信号発生回路とクロッ
ク信号制御回路を一体化してＩＣ化を行い、ＩＣ内部で
低電圧レベルで発振・制御を行い、最終段においてレベ
ル変換したクロック信号をＣＰＵに対して出力する方法
などが有効である。

【００３７】

【実施例２】実施例１で述べたようにクロック信号制御
回路１０５はクロック信号停止制御信号φｓｔｏｐを受
け取った際、一定の待ち時間を計測した後、ＣＰＵ１０
１へのクロック信号φｃｌｋ２の供給を停止する。この
待ち時間は長いほど安全ではあるが、その分低消費電力
状態への移行に時間を要するため、電力が無駄に消費さ
れてしまうとともに、低消費電力状態へのきめ細かい移
行および復帰の制御が不可能になってしまう。

【００３８】本実施例においては、必要最小限の待ち時
間を計測し、ＣＰＵ１０１が割り込み待機状態に移行し
た後、冗長な待ち時間なくクロック信号φｃｌｋ２の供
給を停止する構造を備えたクロック信号制御回路１０５
について述べる。

【００３９】ＣＰＵ１０１がクロック信号停止制御信号
φｓｔｏｐを発してから割り込み待機状態へ移行し終わ
るまでどれだけの時間を要するかは、低消費電力状態へ
の移行ルーチンのソフトウェアの構成による。移行ルー
チンの実際のニーモニックの例を図４に示す。図４にお
いて；の後ろのサイクル数はＣＰＵ１０１が各命令を実
行するために必要な駆動クロック信号数を表す。

【００４０】クロック停止制御信号φｓｔｏｐ出力開始
から割り込み待機命令完了までのサイクル数を加算する
ことで、ＣＰＵ１０１がクロック信号停止制御信号φｓ
ｔｏｐを発してから割り込み待機状態へ移行し終わるま
での時間を正確に得ることができる。図４の例おいては
この時間はクロック信号６サイクルであり、したがって
クロック信号制御回路１０５はクロック停止制御信号φ
ｓｔｏｐを受け取った際、原クロック信号を７サイクル
以上計測した後、ＣＰＵに対するクロック信号φｃｌｋ
２の供給を停止すれば、そのときＣＰＵ１０１は確実に
割り込み待機状態に移行していることになる。

【００４１】クロック信号制御回路１０５内に原クロッ
ク信号φｃｌｋ１のパルス数を計測する回路を備え、あ
らかじめ規定されたパルス数を計測した後クロック信号
φｃｌｋ２の供給停止動作を行う構造とすることで、Ｃ
ＰＵ１０１が割り込み待機状態に移行した後、冗長な待
ち時間なくクロック信号φｃｌｋ２の供給停止を行う構
造を備えたシステムの実現が可能になる。

【００４２】本実施例におけるクロック信号制御回路の
例を図５に示す。図５において５０１は負論理のリセッ
ト端子を備えた整数カウンタを示す。図５の回路は図３
の回路における遅延発生回路３０１の部分を、原クロッ
ク信号φｃｌｋ１を計測するためのカウンタ５０１に置
き換えた構造となっている。カウンタ５０１としては標
準ロジックＩＣのバイナリカウンタ４０２４や１０進カ
ウンタ７４１６０等を組み合わせることで任意の整数カ
ウンタを実現できる。

【００４３】カウンタ５０１は通常状態ににおいてはク
ロック停止制御信号φｓｔｏｐによってリセットされて
おり、低消費電力状態への移行時、クロック停止制御信
号φｓｔｏｐがＨレベルとなることでリセットを解除さ
れカウント動作を開始する。そしてあらかじめ規定され
たパルス数だけ原クロック信号φｃｌｋ１をカウントし
た後フリップフロップ５０２に対してクロック停止の制
御信号を出力する。その他の動作は実施例１において説
明した図３の回路と同様であるのでここでは説明を省略
する。

【００４４】

【実施例３】クロック信号制御回路１０５がクロック信
号停止制御信号φｓｔｏｐを受け取った際、ＣＰＵ１
０１が割り込み待機状態に移行した後、冗長な待ち時間
なくクロック信号φｃｌｋ２の供給を停止する構造を実
現する方法としては、実施例２に述べた原クロック信号
φｃｌｋ１のパルス数を計測する方法の他に、ＣＰＵ１
０１が割り込み待機状態への移行を完了したことを検知
して、クロック信号φｃｌｋ２の供給を停止する方法が
ある。

【００４５】割り込み待機状態においてＣＰＵは外部バ
スの活動を停止し、−ＯＥ，−ＷＥ，−ＣＳ等の制御信
号は全て非アクティブ状態に固定され、またデータバス
およびアドレスバスは割り込み待機状態移行時の値を保
持した状態となる。通常状態において外部バスは常に動
作状態にあるので、上記したバスの活動停止を検知する
ことで、ＣＰＵが割り込み待機状態へ移行したことを知
ることができる。

【００４６】検知回路の一例を図６に示す。図６におい
て６０１はＡＮＤ回路を、６０２と６０３と６０４は負
論理のリセット端子を備えたデータタイプフリップフロ
ップを、−ＣＳ０、１・・・ｎはシステム上のメモリデ
バイスに対するチップセレクト信号を、φｓｔｏｐ’は
ＣＰＵに対するクロック信号の供給停止を直接制御する
制御信号をそれぞれ示す。

【００４７】図６の回路においてはシステム上の全ての
メモリデバイスの−ＣＳ信号の論理積を取ることでバス
の活動停止の検知を行う。このような状態は、通常状態
においても拡張バスにアクセスしている時などには起こ
りうるので、マクロ的にみると万能ではない。しかし今
この回路に判断を求めるのは、ＣＰＵがアイドル状態で
あることが検知された場合だけであるので、このような
簡単な回路においてもその任を果たすのに十分であると
考えられる。

【００４８】ただ通常状態においてバスは常に動作状態
にあると上記したが、ＣＰＵ内の命令キューバッファが
満杯になったときなど、ごく短い期間に限って、非活動
状態となることもあるので、図６に示したようにクロッ
ク信号数パルス分の確認時間を設けた方がより確実な割
り込み待機状態を検知が可能である。

【００４９】この他にもアドレスやデータの変化状態を
監視し、ある期間に渡ってアドレスやデータの変化がな
いことを検知することで、ＣＰＵが割り込み待機状態へ
移行したことを確認する方法なども考えられる。

【００５０】本実施例のシステムを示すブロック図を図
７に示す。図７において７０１は図６に例示したような
バス監視回路を、φｂｕｓはデータやアドレスやチップ
セレクト信号などのバス信号群をそれぞれ示す。バス監
視回路７０１はクロック信号停止制御信号φｓｔｏｐが
アクティブになった状態で、バス信号の監視を開始し、
バスが休止状態すなわちＣＰＵが割り込み待機状態であ
ると判断すると、フリップフロップ７０２に対して制御
信号を出力する。その他の動作は実施例１において説明
した図３の回路と同様であるのでここでは説明を省略す
る。

【００５１】なおＣＰＵの割り込み待機状態へ移行を確
認した後、クロック信号の供給を停止する本実施例の方
法においては、クロック停止制御信号φｓｔｏｐはＣＰ
Ｕからではなく、アイドル状態検出回路から直接出力さ
れる構造にすることも可能である。

【００５２】

【実施例４】クロック信号の停止時および再供給時、注
意しなくてはならないのがクロック信号の位相である。
クロック信号φｃｌｋ２の再供給を制御する外部からの
割り込み信号φｉｎｔはＣＰＵ１０１を駆動しているク
ロック信号φｃｌｋ２とは全く非同期で発生する。また
クロック信号φｃｌｋ２の停止を制御するＣＰＵ１０１
からの制御信号φｓｔｏｐは基本的にはクロック信号φ
ｃｌｋ２と同期しているものの、ＣＰＵ１０１内部およ
びクロック信号制御回路１０５との接続においての遅延
を考慮にいれなくてはならない。

【００５３】すなわちこれらの制御信号はクロック信号
φｃｌｋ２とは同期されていないと考えるの必要があ
り、これらの制御信号によってなされるクロック信号φ
ｃｌｋ２の供給停止および再開の制御はクロック信号φ
ｃｌｋ２が任意の位相状態においてなされると考える必
要がある。

【００５４】したがって例えばクロック信号がＬレベル
からＨレベルの遷移の途中で停止されたりまたは再起動
されたりする場合や、停止もしくは再起動の際のクロッ
ク信号幅が極端に長くなったり、短くなったりする場合
も起こりうる。使用するＣＰＵの種類によっては、これ
らのことが原因となり大電流が流れたり、またデータエ
ラー等が起こったりする可能性がある。

【００５５】本実施例においては、クロック信号制御回
路１０５の最終段に、クロック信号の停止および再起動
を制御する制御信号を原クロック信号に同期させる回路
を設け、この原クロック信号に同期した制御信号によっ
て、クロック信号の停止および再起動の制御を行う構造
とすることによって、上記の問題を解決する。

【００５６】本実施例におけるクロック信号制御回路の
回路図の例を図８に示す。図８においてタイミング計測
回路８０１は、実施例２および３において述べた原クロ
ック信号数計測回路やバス監視回路を総称してこのよう
に記述している。また図８において８０２のフリップフ
ロップが同期回路の役割を担っている。

【００５７】フリップフロップ８０２のデータ端子への
入力は原クロック信号φｃｌｋ１が任意の位相状態にお
いて起こるが、フリップフロップ８０２は制御信号の出
力を、原クロック信号φｃｌｋ１の次の立ち下がりエッ
ジと同期して行う。

【００５８】このことによってクロック信号停止の制御
の際は、原クロック信号φｃｌｋ１が完全にＬ状態とな
ってから出力の停止が行われ、また再出力の制御の際に
は、原クロック信号半パルス分だけの待ち時間が設けら
れ、原クロック信号φｃｌｋ１の次の立ち上がりエッジ
から確実に再出力が行われる。

【００５９】したがってＣＰＵに対するクロック信号φ
ｃｌｋ２供給の停止および再開は、クロック信号φｃｌ
ｋ２が途中で途切れたり、途中から始まったりすること
なく、信号幅を完全に保ったまま常に一定の位相で行わ
れる。

【００６０】

【実施例５】多くのパーソナルコンピュータシステム
は、システム内の各種のタイミング信号を発生するシス
テムタイマ回路を備えており、該回路は通常ＣＰＵを駆
動するクロック信号とは異なったクロック信号によって
駆動されている。

【００６１】一般にシステムタイマの役割としては以下
の３つが挙げられる。１つはＣＰＵに対して定間隔の割
り込み信号を発生させることで、通常オペレーティング
システム（以下ＯＳと略）はこの割り込み信号を用いて
日付および時間の管理を行い、またいくつかのアプリケ
ーションプログラムはこの割り込みを時間の計測やタイ
ミングの取得に利用している。２つ目はダイナミックＲ
ＡＭのためのリフレッシュ信号をメモリコントロール回
路に転送することであり、３つ目はスピーカ音源用信号
をスピーカ回路に対して転送することである。

【００６２】実施例１から５において述べてきたＣＰＵ
に対するクロック信号の供給を停止する低消費電力状態
においては、あらゆる割り込み信号によってクロック信
号の供給は直ちに再開され、ＣＰＵは割り込み待機状態
から復帰して動作を再開する構造を備えている。すなわ
ち上述したシステムタイマ回路からの等間隔の割り込み
信号によってもＣＰＵは低消費電力状態からの復帰を行
う。

【００６３】システムタイマからの等間隔の割り込み信
号は、一般にその周期が短いため（例えばＩＢＭ−ＰＣ
においては約１８．２Ｈｚ）、ＣＰＵは頻繁に低消費電
力状態からの復帰を行わなくてはならず、低消費電力状
態を設けたことによる、消費電力節約の効果が薄くなっ
てしまうという問題がある。

【００６４】この問題を解決し、低消費電力状態におけ
るシステムの消費電力状態をより一層低減させるため
に、低消費電力状態への移行時、ＣＰＵに対するシステ
ムタイマ回路からの割り込み信号を禁止する構造を設け
る。

【００６５】本実施例の基本ブロック図を図９に示す。
図９において９０１はＣＰＵを、９０２はシステムタイ
マ回路を、９０３はタイマ割り込み制御回路を、９０４
はＣＰＵクロック信号発生回路を、９０５はクロック信
号制御回路を、φｉｎｔｓｔｏｐはタイマ割り込み制御
信号を、φＴｉｎｔ１はタイマ割り込み信号を、φＴｉ
ｎｔ２は制御された後のタイマ割り込み信号をそれぞれ
示す。

【００６６】タイマ割り込み制御回路９０３はＣＰＵ９
０１からの制御信号φｉｎｔｓｔｏｐにより割り込み信
号φＴｉｎｔ２の転送許可および禁止の制御が可能で、
低消費電力状態移行時、ＣＰＵ９０１はタイマ割り込み
制御回路９０３に対して割り込み信号転送禁止の制御信
号φｉｎｔｓｔｏｐを送り、タイマ割り込み信号φＴｉ
ｎｔ２の転送を禁止する。

【００６７】なおシステムタイマ回路のなかには、あら
かじめこのような機能を備えており、制御端子の設定に
よって割り込み信号の転送を禁止できる構造を備えたも
のもあり、その場合、割り込み制御信号φｉｎｔｓｔｏ
ｐをシステムタイマ回路の制御端子に転送することで同
様の制御を行う。

【００６８】低消費電力状態において、システムタイマ
回路９０２からの割り込み信号φＴｉｎｔ２を禁止する
ことによって以下のような問題が生じる。ＯＳは通常、
システムタイマ回路９０２からの割り込み信号φＴｉｎ
ｔ２を利用して、日付および時刻の管理を行っている
が、低消費電力状態において割り込み信号φＴｉｎｔ２
が禁止されることで、時間の経過を計測することが不可
能になり、通常状態に復帰した際、実際の時間との間に
狂いが生じてしまう。

【００６９】近年大部分のコンピュータシステムはリア
ルタイムクロック（以下ＲＴＣと略）を備えている。以
前のコンピュータシステムは電源ＯＦＦ時に時間を計測
する手段を持たず、システム立ち上げ時にユーザーが日
付および時刻の設定を行わなければならなかった。ＲＴ
Ｃはこのわずらわしさを解決するために設けられ、バッ
テリーでバックアップされているため、システムが電源
ＯＦＦの状態であっても常に時間の計測を続けることが
可能である。ＯＳは立ち上げ時にＲＴＣの値を読み込
み、システムの日付および時刻の設定を行う。

【００７０】ＲＴＣの駆動に使用されるクロック信号
は、通常の時計用として使用されている３２．７６８Ｋ
Ｈｚという低い周波数のものが多く用いられる。このた
めＲＴＣはコンピュータシステムの他の部分に比べて消
費電力が極端に少なく、バッテリーによる長期間のバッ
クアップが可能になっている。

【００７１】上述した低消費電力時に時刻に狂いが生じ
るという問題も、このＲＴＣを利用することで解決が可
能である。すなわち低消費電力状態からの復帰の際に、
ＯＳがＲＴＣの値を読み込み、日付および時刻の値を修
正するという構造を備えることで、低消費電力時にＣＰ
Ｕからの割り込みを禁止して省電力化を図り、なおかつ
ＯＳが管理するシステム内の時計に狂いが生じないとい
うシステムの実現が可能である。

【００７２】

【実施例６】実施例５に述べたシステムにおいては、低
消費電力状態においてもシステムタイマ回路自体は常に
その動作を継続しており、電力が消費し続けられてい
る。低消費電力時システムタイマ回路に対する駆動クロ
ック信号の供給を停止することで、一層の省電力化を図
ることが可能になる。

【００７３】本実施例におけるシステムの基本ブロック
を図１０に示す。図１０において１００１はＣＰＵを、
１００２はタイマ用クロック発生回路を、１００３はタ
イマ用クロック制御回路を、１００４はシステムタイマ
回路を、１００５は制御信号マスク回路を、１００６は
メモリコントロール回路を、１００７はメモリデバイス
を、１００８はスピーカ回路を、φＴｃｋ１はタイマ用
原クロック信号を、φＴｃｋ２はシステムタイマ回路に
供給されるクロック信号を、φＴｓｔｏｐ１はＣＰＵ１
００１から送られるタイマ用クロック制御信号を、φＴ
ｓｔｏｐ２はマスク回路１００５を経てタイマ用クロッ
ク制御回路１００３に送られるクロック制御信号を、φ
Ｔｍａｓｋはタイマ用クロック制御信号を有効にするか
否かをユーザーが設定するためのマスク信号を、φＴｉ
ｎｔはタイマ割り込み信号を、φｒｅｆｓｈはリフレッ
シュ信号を、φｓｅｌｆｒはセルフリフレッシュモード
移行制御信号を、φｓｐｋは音源用クロック信号を、φ
ｂｕｓはバス信号群を、φｍｅｍはメモリコントロール
回路とメモリデバイス間の信号群をそれぞれ示す。

【００７４】タイマ用クロック制御回路１００３は制御
信号φＴｓｔｏｐ２によってシステムタイマ回路１００
４に対するクロック信号φＴｃｋ２の供給の停止および
再開の制御を行う。低消費電力状態への移行時、ＣＰＵ
１００１はクロック信号供給停止の制御信号φＴｓｔｏ
ｐ１を発し、システムタイマ回路１００４に対するクロ
ック信号φＴｃｋ２の供給を停止することで、システム
タイマ回路の消費電力は極限まで低減され、システム全
体の消費電力はより一層低減する。

【００７５】タイマ用クロック制御回路１００３の実際
の回路構成は、実施例１から４において述べたＣＰＵに
対するクロック信号制御回路と同様であるので、ここで
は説明を省略する。ただＣＰＵ用クロック制御回路の場
合は、クロック信号再供給の制御は直接割り込み信号に
よってなされる必要があったが、タイマ用クロック制御
信号１００３の場合には停止および再供給のどちらの制
御も同一の制御信号φＴｓｔｏｐ２によってなされる構
造でかまわない。なぜならシステムタイマ回路１００４
に対するクロック信号φＴｃｋ２の供給の再開は、ＣＰ
Ｕが再び動作を開始した後、低消費電力状態からの復帰
ルーチンの中で行われれば十分であるからである。

【００７６】低消費電力状態において、システムタイマ
回路１００４に対するクロック信号φＴｃｋ２の供給を
停止することによって生じる問題とその解決法について
以下に述べる。

【００７７】まずＯＳが管理するシステム時計の時刻の
狂いに関しては、実施例５において述べたのと同様、低
消費電力状態からの復帰時に、ＯＳがＲＴＣの値を読み
込み、時刻の修正を行うことで解決できる。ＯＳがＲＴ
Ｃの値を読み込んだ時、まだシステムタイマの動作が止
まっていた場合には、再び時刻に遅れが生じてしまうの
で、ＣＰＵはタイマ用クロック制御信号φＴｓｔｏｐ１
を発して、システムタイマが再起動された後、ＲＴＣの
値を読み込む順序で低消費電力状態からの復帰を行う必
要がある。

【００７８】またシステムタイマ回路１００４はスピー
カ回路１００８に対して、音源用のクロック信号φｓｐ
ｋの供給をおこなっているが、低消費電力状態において
スピーカ回路１００８を駆動することは通常ありえない
ため、音源用クロック信号φｓｐｋの供給が停止するこ
とに起因する問題は生じない。

【００７９】さらにシステムタイマ回路１００４はメモ
リコントロール回路に対して、ダイナミックＲＡＭ（以
下ＤＲＡＭと略）のリフレッシュ用の信号φｒｅｆｓｈ
の供給を行っているが、低消費電力状態においてシステ
ムタイマが停止することで、リフレッシュ信号φｒｅｆ
ｓｈが供給されなくなると、ＤＲＡＭはリフレッシュ動
作を行えず、その記憶を消失してしまう。

【００８０】この問題を解決するための最も安易な方法
はメモリデバイス１００７としてスタティックＲＡＭ
（以下ＳＲＡＭと略）を使用することである。ＳＲＡＭ
は記憶素子がフリップフロップで構成されており、電源
電圧さえ与えられていればリフッレッシュ動作不要で記
憶の保持が可能である。しかしＳＲＡＭはその構造から
ＤＲＡＭに比べると単位面積当たりの記憶密度が低く、
その分価格が高いという短所があり、一般に大きな容量
を必要とするコンピュータシステムのメインメモリ用と
しては利用が難しいのが実状である。

【００８１】近年ＤＲＡＭ本体にリフレッシュ信号発生
回路を内蔵し、外部からのリフレッシュ信号なしでも記
憶の保持を行える、いわゆるセルフリフレッシュモード
を備えたＤＲＡＭが各半導体メーカーから販売され始め
ている。この種のＤＲＡＭは外部からの制御信号によっ
てセルフリフレッシュモードへの移行および復帰を行う
ことが可能である。現在まだ通常のＤＲＡＭと比してや
や高価であるが、その価格の差は今後徐々に縮まってい
くことが予想される。

【００８２】メモリデバイスとしてセルフリフレッシュ
モードを備えたＤＲＡＭを用い、低消費電力状態への移
行時、ＣＰＵ１００１からセルフリフレッシュモード移
行制御信号φｓｅｌｆｒを送って、ＤＲＡＭをセルフリ
フレッシュ状態に移行させることで、システムタイマ回
路１００４からのリフレッシュ信号φｒｅｆｓｈなしで
も記憶の保持が可能なシステムを実現できる。

【００８３】以上述べたように通常の使用方法において
は、低消費電力時システムタイマ回路１００４に対する
クロック信号φＴｃｋ２の供給を停止することによる問
題点は回避できる。

【００８４】しかし例えば低消費電力状態においても、
システムタイマ回路１００４からの割り込み信号φＴｉ
ｎｔを外部に取り出し計測などの目的で使用する場合
や、またメモリデバイス１００７にセルフリフレッシュ
機構を持たないＤＲＡＭを使用している場合など、シス
テムによっては、低消費電力状態においてシステムタイ
マ回路１００４に対するクロック信号φＴｃｋ２を停止
してしまうことでなお問題が生じる場合もある。

【００８５】このような時、マスク回路１００５を設
け、あらかじめユーザーが制御信号φＴｍａｓｋを設定
しておくことによって、クロック制御信号φＴｓｔｏｐ
１を無効し、低消費電力状態においてもシステムタイマ
回路１００４の動作が継続する構造を備えることで、よ
りフレキシブルなシステムの提供が可能になる。

【００８６】

【実施例７】フロッピーディスクドライブ（以下ＦＤＤ
と略）はコンピュータシステムの外部記憶装置として広
く普及しているが、本実施例においてはこのＦＤＤの省
電力化について述べる。

【００８７】ＦＤＤはＣＰＵからの指令によって初めて
情報の読み書きという与えられた役割を実行するため、
低消費電力状態において自ら割り込み信号を発して動作
を開始することはありえない。したがってＣＰＵがアイ
ドル状態である間、ＦＤＤコントロール回路はその動作
を停止させてもなんら差し支えないことがわかる。

【００８８】本実施例における基本ブロック図を図１１
に示す。図１１において１１０１はＣＰＵを、１１０２
はＦＤＤコントロール回路を、１１０３はＦＤＤ本体
を、１１０４はＦＤＤ用クロック発生回路を、１１０５
はＦＤＤ用クロック制御回路を、φＦｃｋ１はＦＤＤ用
原クロック信号を、Ｆｃｋ２はＦＤＤコントロール回路
に供給されるクロック信号を、φＦｓｔｏｐはＦＤＤ用
クロック信号制御信号を、φｆｄｄはコントロール回路
１１０２とＦＤＤ本体１１０３の間でやりとりされる信
号群をそれぞれ示す。

【００８９】低消費電力時、コントロール回路１１０２
の動作を停止させ、その電力消費を抑えるには、すでに
実施例１から６において述べてきたように、ＦＤＤコン
トロール回路に対するクロック信号φＦｃｋ２の供給を
停止することが最も効果的である。低消費電力状態への
移行時ＣＰＵ１１０１はＦＤＤ用クロック制御回路１１
０５に対してクロック停止制御信号φＦｓｔｏｐを送
り、ＦＤＤコントロール回路１１０２に対するクロック
信号φＦｃｋ２の供給を停止させ、ＦＤＤコントロール
回路１１０２の消費電力を最低限に抑える。

【００９０】低消費電力状態からの復帰時においてはク
ロック制御回路１１０５に対してクロック再開命令の制
御信号φＦｓｔｏｐを転送して、クロック信号供給を再
開する。クロック信号制御回路１１０５の詳しい構造に
ついては、すでに実施例１から６において述べてきたの
でここでは説明を省略する。

【００９１】なお市販のＦＤＤコントロール回路の中に
は、独自の低消費電力モードを備えているものがあり、
制御端子への信号によって通常モードからの移行および
復帰が可能であるので、クロック信号の供給を停止する
代わりにこの機能を利用してもよい。

【００９２】

【実施例８】ハードディスクドライブ（以下ＨＤＤと
略）に関してもＦＤＤの場合と同様、低消費電力状態に
おいて自ら割り込み信号を発して、動作を始める可能性
はない。しかしＨＤＤの省電力化においては以下の点に
関して注意が必要である。

【００９３】ＨＤＤはアームに支えられた数ミリ角の磁
気ヘッドを、ディスク媒体が回転する際に媒体面に沿っ
て流れる空気流によって浮上させ、データの記録および
再生を行う仕組みである。このため媒体回転用のモータ
を起動してから、媒体の回転が安定し、情報の記憶が可
能になるまで、通常数ミリ秒以上の少なからぬ時間が必
要とされ、また消費電力もその際に最大となる。

【００９４】したがってあまり頻繁に媒体回転用のモー
タを停止することは、使い勝手と省電力化の両面におい
て賢い手段とは言えない。かといって長時間アクセスア
クセスが行われない状態でモーターだけ回し続けること
もシステムの省電力化には得策ではない。

【００９５】このような特性を持つＨＤＤの省電力化に
関しては以下の方法が最良と考えられる。すなわちシス
テムが低消費電力状態へ移行する際には媒体回転用モー
タ部以外の部分の動作を停止させ、さらに規定時間以上
低消費電力状態が継続すれば、媒体回転用のモータを停
止するという方法である。

【００９６】本実施例の基本構成を図１２に示す。図１
２において１２０１はＣＰＵを、１２０２はＨＤＤコン
トロール回路を、１２０３は媒体回転用モータコントロ
ール回路を、１２０４はＨＤＤ本体を、１２０５はＨＤ
Ｄコントロール回路用クロック発生回路を、１２０６は
ＨＤＤコントロール回路用クロック制御回路を、１２０
７はモータ用クロック発生回路を、１２０８はモータ用
クロック制御回路を、１２０９は時間計測回路を、φＨ
ｃｋ１はＨＤＤコントロール回路用原クロック信号を、
φＨｃｋ２はＨＤＤコントロール回路１２０２に供給さ
れるクロック信号を、φＨｓｔｏｐはＨＤＤコントロー
ル回路用クロック制御信号を、φＭｃｋ１は媒体回転モ
ータ用原クロック信号を、φＭｃｋ２はモータコントロ
ール回路１２０３に供給されるクロック信号を、φＭｓ
ｔｏｐはモータの回転停止制御信号を、φＭｃｋｓｔｏ
ｐはモータ用クロック制御信号を、φＴｓｔａｒｔは時
間計測開始制御信号を、φＴｓｅｔは計測時間設定信号
を、φｂｕｓはバス信号群を、φｈｄｄはＨＤＤコント
ロール回路１２０２とＨＤＤ本体１２０３との間でやり
とりされる信号群を、φｍｏｔｏｒは媒体回転用モータ
関係の信号群をそれぞれ示す。なおＨＤＤコントロール
回路用クロック発生回路１２０５と媒体回転モータ用ク
ロック発生回路１２０７は共通のものを用いても良い。

【００９７】低消費電力状態への移行時、ＣＰＵ１２０
１はＨＤＤコントロール回路クロック制御信号φＨｓｔ
ｏｐを発してＨＤＤコントロール回路１２０２へのクロ
ック信号φＨｃｋ２の供給を停止させるとともに、時間
計測回路１２０９に対して時間計測開始信号φＴｓｔａ
ｒｔを発して、媒体回転用モータ停止までの時間計測を
開始させる。この時点では媒体回転用モータコントロー
ル回路１２０３はＣＰＵ１２０１とのやり取りは行わず
に、モータの回転動作を継続している。

【００９８】モータ停止制御までの時間はあらかじめ定
めておくが、マイクロ秒単位の精度が要求されるわけで
はないので、時間計測回路１２０９としてはマルチバイ
ブレータ回路のような抵抗成分Ｒと容量成分Ｃによって
時定数を決めるものでも十分である。水晶発振を用いる
場合には周波数が低いものの方が消費電力が少なく好適
であり、例えばＲＴＣ用のクロック信号を流用しても良
い。また設定時間は時間設定信号φＴｓｅｔを利用し
て、ユーザーが設定プログラムなどによって設定できる
構造とすることで、よりフレキシブルなシステムの提供
が可能になる。

【００９９】時間計測回路１２０９が規定の時間を計測
し終わる以前に、ＣＰＵに対して割り込みが起こり、シ
ステムの低消費電力状態からの復帰がなされた場合、Ｃ
ＰＵ１２０１はクロック制御信号φＨｓｔｏｐを発し
て、ＨＤＤコントロール回路１２０２に対するクロック
信号φＨｃｋ２の供給を再開するとともに、時間計測回
路１２０９に対して制御信号φＴｓｔａｒｔを送って、
計測値をリセットして計測を終了させる。

【０１００】時間計測回路１２０９が規定の時間を計測
し終わるまで低消費電力状態が継続された場合には、時
間計測回路１２０９はまず媒体回転モータ制御回路１２
０３に対して回転停止制御信号φＭｓｔｏｐを発して、
モータの回転を停止の制御を行った後、モータ用クロッ
ク制御回路１２０８に対してモータ用クロック信号停止
制御信号φＭｃｋｓｔｏｐを発して、モータコントロー
ル回路１２０３に対するクロック信号φＭｃｋ２の供給
を停止し省電化を図るとともに、自身の計測値をリセッ
トして、計測を終了する。

【０１０１】低消費電力状態からの復帰時においては、
ＣＰＵは２つのクロック信号制御回路１２０６および１
２０８に対してクロック信号供給再開の制御信号を転送
した後、モータ制御回路１２０３に対してモータ回転再
開の制御信号φＭｓｔｏｐを転送する。動作停止および
再開の詳しい方法については、すでに実施例１から７に
おいて述べてきたものと同一であるので、ここでは説明
を省略する。

【０１０２】なお市販のＨＤＤコントロール回路および
モータコントロール回路の中には、独自の低消費電力モ
ードを持つものがあり、制御端子への信号によって通常
モードからの移行および復帰が可能であるので、クロッ
ク信号の供給を停止する代わりにこの機能を利用しても
よい。

【０１０３】また市販のＨＤＤコントロール回路の中に
は、ここで述べたＨＤＤコントロール回路１２０２とモ
ータコントロール回路１２０３を１チップのＩＣにまと
めたものもある。このようなＨＤＤコントロール回路を
使用する場合、モータ制御部分とそれ以外の部分を別々
に制御することができないので、時間計測回路１２０９
からのクロック制御信号φＭｃｋｓｔｏｐを待って、コ
ントロール回路全体の動作を停止する必要がある。

【０１０４】

【実施例９】大部分のコンピュータシステムは、プリン
タインターフェースを備えており、外部にプリンタを接
続してデータを打ち出すことが可能である。プリンタイ
ンターフェースとしてはセントロニクスインターフェー
スが最も多く使用されているが、他にＲＳ２３２−Ｃイ
ンターフェースやＧＰＩＢインターフェースなども使わ
れる。

【０１０５】プリンターインタフェースは一般に双方向
に信号のやりとりを行うが、プリンタ側からの出力はデ
ータ転送時のやりとりにのみ使用されるので、先に述べ
たＦＤＤなどと同様、システムがアイドル状態であると
きに、みずから割り込み信号を発して動作を始めること
はありえない。したっがってシステムが低消費電力状態
にあるときには、そのコントロール回路の動作を停止さ
せることで省電力化を図ることが可能である。

【０１０６】本実施例の基本構成を図１３に示す。図１
３において１３０１はＣＰＵを、１３０２はプリンタイ
ンターフェース回路を、１１０３はプリンタ用コネクタ
を、１３０４はシステム外部に接続されるプリンタを、
１３０５はプリンタ用クロック発生回路を、１３０６は
プリンタ用クロック制御回路を、φＰｃｋ１はプリンタ
用原クロック信号を、Ｐｃｋ２はプリンタインターフェ
ース回路に供給されるクロック信号を、φＰｓｔｏｐは
プリンタ用クロック信号制御信号を、φｐｒｉｎｔ１お
よびφｐｒｉｎｔ２はインターフェース回路１３０２と
プリンタ１３０４の間でやりとりされる信号群をそれぞ
れ示す。

【０１０７】低消費電力時、インターフェース回路１３
０２の動作を停止させ、その電力消費を抑えるには、す
でに実施例１から８において述べてきたように、プリン
タインターフェース回路に対するクロック信号φＰｃｋ
２の供給を停止することが最も効果的である。低消費電
力状態への移行時、ＣＰＵ１３０１はプリンタ用クロッ
ク制御回路１３０６に対してクロック停止制御信号φＰ
ｓｔｏｐを送り、プリンタインターフェース回路１３０
２に対するクロック信号φＰｃｋ２の供給を停止させ、
プリンタインターフェース回路１１０２の消費電力を最
低限に抑える。

【０１０８】低消費電力状態からの復帰時においては、
クロック制御回路１３０６に対してクロック再開命令の
制御信号φＰｓｔｏｐを転送して、クロック信号供給を
再開する。クロック信号制御回路１３０６の詳しい構造
については、すでに実施例１から８において述べてきた
のでここでは説明を省略する。

【０１０９】なお市販のプリンタインターフェース回路
の中には、独自の低消費電力モードを持つものがあり、
制御端子への信号によって通常モードからの移行および
復帰が可能であるので、クロック信号の供給を停止する
代わりにこの機能を利用してもよい。

【０１１０】

【実施例１０】大部分のコンピュータシステムは電話回
線やコンピュータネットワークを通して他のコンピュー
タとの通信を行う機構を備えている。通信インターフェ
ースとして最も多く用いられているのはＲＳ２３２Ｃ規
格に準拠したものであり、多くのコンピュータシステム
がＲＳ２３２Ｃのコントローラおよびコネクタを備えて
いる。

【０１１１】ＲＳ２３２Ｃ通信ブロックの基本構成を図
１４に示す。図１４において１４０１はＣＰＵを、１４
０２は通信インターフェース回路を、１４０３は通信用
クロック信号発生回路を、１４０４は出力信号ドライバ
回路を、１４０５は入力信号ドライバ回路を、１４０６
は通信用コネクタを、１４０７はモデム、ネットワーク
などの通信用機器を、φｂｕｓはバス信号群を、φＣｃ
ｌｋは通信用クロック信号を、φｏｕｔは出力通信信号
を、φＶｏｕｔは通信用電位レベルの出力通信信号を、
φｉｎは入力通信信号を、φＶｉｎは通信用電位レベル
の入力通信信号を、φｃｏｍは通信信号群をそれぞれ示
す。

【０１１２】ＲＳ２３２Ｃの電送信号の電位レベルは±
５Ｖ以上と規格に定められている。出力ドライバ回路１
４０４はコンピューター内の信号電位レベル（通常＋５
Ｖ−ＧＮＤ）の出力信号φｏｕｔを電送信号電位レベル
にレベルシフトする役割を果たす。ＡＣ電源で駆動され
るデスクトップ型コンピュータにおいては、電源回路か
ら＋５Ｖの他に−５Ｖや±１２Ｖなどの直流電位レベル
が供給されている場合が多く、出力ドライバ１４０４は
それらの電位レベルを利用して電送信号φＶｏｕｔを作
り出すことができる。

【０１１３】しかし最近普及してきた乾電池を電源とす
るノートブック型コンピュータの場合、電源から供給さ
れる直流電位レベルは＋５Ｖのみの場合が多い。このよ
うなコンピュータ向けに昇圧回路を内蔵したＲＳ２３２
Ｃ用出力ドライバ回路がいくつかの半導体メーカーから
発売されている。このようなドライバ回路の場合、信号
の転送を行っていない状態であっても、常に昇圧に必要
な電力を消費し続けている。一方入力ドライバ回路１４
０５としては標準ロジックＩＣの１つである４０５０な
どのレベルダウンコンバート回路を使うことで、非使用
時にはほとんど電流の消費がない構成が可能である。

【０１１４】外部通信用機器１４０７から送られた信号
が、入力ドライバ回路１４０５を経て通信インターフェ
ース回路１４０２に伝えられると、通信インターフェー
ス回路１４０２はＣＰＵ１４０１に対して割り込み信号
を発し、外部からの通信に対しての応対を促す。

【０１１５】このように外部からの通信はＣＰＵ１４０
１がたとえアイドル状態であっても送られてくる場合が
ある。したがって通信ブロックの省電力化はそれに対応
できるものでなくてはならない。

【０１１６】通信ブロック省電力化の基本ブロック図を
図１５に示す。図１５において１５０８は割り込み信号
作成回路を、１５０９は通信用クロック制御回路を、１
５１０はマスク回路を、φＣｉｎｔは外部通信機器１５
０７から何らかの信号が入力されたことを知らせる割り
込み信号を、φＣｓｔｏｐは通信用クロック停止制御信
号を、φＶｓｔｏｐ１および２は出力ドライバ回路１５
０４内の昇圧停止制御信号を、φＣｍａｓｋは上記昇圧
停止制御信号を無効にすることが可能なマスク信号をそ
れぞれ示す。

【０１１７】低消費電力状態への移行時、ＣＰＵ１５０
１は通信用クロック制御回路に対してクロック停止制御
信号φＣｓｔｏｐを転送し、通信インターフェース回路
１５０２に対するクロック信号φＣｃｌｋ２の供給を停
止するとともに、出力ドライバ回路１５０４が昇圧回路
を内蔵している場合、昇圧停止制御信号φＶｓｔｏｐ２
を転送することによって昇圧回路の動作も停止して、消
費電力の削減を図る。

【０１１８】出力ドライバ回路内の昇圧回路の動作を停
止する方法に関しては、多くの場合出力ドライバ回路に
昇圧回路の動作を制御する端子が備わっており、これを
利用することで容易に行える。もしこの種の端子が存在
しない場合、昇圧回路内部には必ず基準となるクロック
信号が存在するので、何らかの方法でこのクロック信号
を停止することで昇圧回路の動作は停止し、電力の消費
を止めることが可能である。

【０１１９】このような低消費電力状態において外部通
信機器１５０７からの信号入力があった場合、通信ブロ
ックは直ちに低消費電力状態から復帰し、外部からの入
力信号に対応しなくてはならない。

【０１２０】入力ドライバ回路１５０５は上記したよう
に、電力の消費なしに待機状態にあり、通信電位レベル
の入力信号φＶｉｎに変化が生じた場合は、直ちにそれ
をコンピュータ内ロジックレベル信号φｉｎに伝える。
割り込み信号作成回路１５０８は入力信号φｉｎの全て
の信号の論理和を取ることで、入力信号φｉｎのうち一
つでもアクティブとなった場合、通信用クロック制御回
路１５０９に対してクロック再開制御信号φＣｉｎｔを
転送し、直ちに通信インターフェース回路１５０２に対
するクロック信号φＣｃｌｋ２の供給を再開させる。

【０１２１】割り込み信号作成回路１５０８および通信
用クロック制御回路１５０９の回路図の例を図１６に示
す。図１６においてＯＲ回路１６０１が割り込み信号作
成回路である。図１６においては入力信号φｉｎが正論
里であると考えており、もし入力信号φｉｎが負論理で
ある場合には割り込み信号作成回路はＮＡＮＤ回路にな
り、また入力信号φｉｎの各信号の論理レベルが同じで
ない場合にはインバータ回路等を使用して全ての信号の
論理レベルを揃える必要がある。図１６における通信用
クロック制御回路の動作は実施例１から５において述べ
たＣＰＵ用クロック制御回路の動作とほぼ同じであるの
で、ここでは詳しい説明は省略する。

【０１２２】出力ドライバ回路１５０４内の昇圧回路再
駆動の制御はＣＰＵが出力を行う際に制御信号φＶｓｔ
ｏｐ２によって行えば十分であり、通信用クロック制御
回路１５０９のように、入力割り込み信号φＣｉｎｔに
よって行われる必要はない。また通信ブロック以外から
のＣＰＵへの割り込みによって、システムの低消費電力
状態から復帰が行われる場合、通信用クロック信号φＣ
ｃｌｋ２の供給再開の制御はＣＰＵ１５０１からの制御
信号φＣｓｔｏｐによって行われる。

【０１２３】通信用コネクタにマウスをつないで使う場
合などにおいて、常に通信用電位レベル信号φＶｏｕｔ
が供給されていることが必要なケースがある。このよう
な場合、昇圧回路停止の制御に対してマスク回路１５１
０を設け、マスク制御信号φＣｍａｓｋによって低消費
電力時の昇圧回路の停止を制御できる構造を備えること
によって、よりフレキシブルなシステムの提供が可能に
なる。

【０１２４】なお市販の通信インターフェース回路の中
には、独自の低消費電力モードを持つものがあり、制御
端子への信号によって通常モードからの移行および復帰
が可能であるので、クロック信号の供給を停止する代わ
りにこの機能を利用してもよい。

【発明の効果】以上述べてきたように、本発明のコンピ
ュータシステムはＣＰＵのアイドル状態におけるシステ
ムの消費電力低減を実現し、バッテリーの長寿命化の効
果をもたらす。

【図面の簡単な説明】

【図１】実施例１におけるシステムの基本構成図であ
る。

【図２】低消費電力状態移行および復帰のフローチャー
トである。

【図３】クロック信号制御回路の回路図の例である

【図４】低消費電力移行ルーチンの実際のニーモニック
の例である。

【図５】クロック制御信号回路の回路図の例である

【図６】バス監視回路の回路図の例である。

【図７】クロック制御信号回路の回路図の例である

【図８】クロック制御信号回路の回路図の例である

【図９】実施例５におけるシステムの基本構成図であ
る。

【図１０】実施例６におけるシステムの基本構成図であ
る。

【図１１】実施例７におけるシステムの基本構成図であ
る。

【図１２】実施例８におけるシステムの基本構成図であ
る。

【図１３】実施例９におけるシステムの基本構成図であ
る。

【図１４】通信ブロックのブロック図である。

【図１５】実施例１０におけるシステムの基本構成図で
ある。

【図１６】通信用クロック制御回路の回路図の例であ
る。

【符号の説明】

１０１ＣＰＵ１０２周辺回路および外部インターフェース回
路１０３アイドル状態検出回路１０４クロック信号発生回路１０５クロック信号制御回路 φｃｌｋ１原クロック信号 φｃｌｋ２ＣＰＵに供給されるクロック信号 φｓｔｏｐクロック供給停止制御信号 φｉｎｔ割り込み信号 φｉｄｌｅＣＰＵ状態信号 φｓｌｅｅｐアイドル状態検出信号

Claims

【特許請求の範囲】

【請求項１】ＣＰＵおよび該ＣＰＵを駆動するための
クロック信号を発生するクロック信号発生回路を備える
コンピュータシステムにおいて、さらにＣＰＵがアイド
ル状態であることを検知する手段と、ＣＰＵからの制御
信号に応じてクロック信号発生回路で発生された原クロ
ック信号のＣＰＵへの供給を制御するクロック信号制御
回路と、ＣＰＵに対する割り込み信号をクロック信号制
御回路が直接検知できる手段を備え、ＣＰＵがアイドル
状態であることが検知された場合、ＣＰＵを割り込み待
機状態にした後、ＣＰＵに対するクロック信号の供給を
停止し、該状態においてＣＰＵに対する割り込みがあっ
た場合、クロック信号制御回路はこれを検知し、直ちに
ＣＰＵに対するクロック信号の供給を再開し、ＣＰＵは
割り込み待機状態から復帰して、通常動作を再開する構
造を備えることを特徴とするコンピュータシステム。
【請求項２】請求項１のコンピュータシステムにおい
て、さらに原クロック信号のパルス数を計測する手段を
備え、クロック信号制御回路はクロック信号供給停止の
制御信号をＣＰＵから受け取った際、上記手段によっ
て、あらかじめ規定されたパルス数を計測した後、ＣＰ
Ｕに対するクロック信号の供給を停止する構造を備える
ことを特徴とするコンピュータシステム。
【請求項３】請求項１のコンピュータシステムにおい
て、さらにＣＰＵが割り込み待機状態への移行を完了し
たことを検知する手段を備え、クロック信号制御回路は
クロック信号供給停止の制御信号をＣＰＵから受け取っ
た際、上記手段によって、ＣＰＵが割り込み待機状態へ
の移行を完了したことを確認した後、ＣＰＵに対するク
ロック信号の供給を停止させる構造を備えることを特徴
とするコンピュータシステム。
【請求項４】請求項１のコンピュータシステムにおい
て、さらにクロック信号制御回路はクロック信号供給お
よび停止を制御する信号を原クロックと同期する回路を
備え、クロック信号供給の停止および再開の制御は、常
に上記の原クロック信号と同期された制御信号によって
行われる構造を備えることを特徴としたコンピュータシ
ステム。
【請求項５】ＣＰＵに供給されるクロック信号とは異
なるクロック信号によって駆動されるシステムタイマ回
路を備えるコンピュータシステムにおいて、さらにＣＰ
Ｕがアイドル状態であることを検知する手段と、通常時
はシステムタイマ回路からＣＰＵに対して等間隔で発生
されている割り込み信号のＣＰＵへの転送を制御する手
段と、上記２種類のクロック信号とは異なる低周波数の
クロック信号によって駆動されるリアルタイムクロック
を備え、ＣＰＵがアイドル状態であることが検知された
場合、システムタイマ回路からＣＰＵへの割り込み信号
の転送を禁止し、該状態においてＣＰＵに対して割り込
みがあった場合、システムタイマからＣＰＵへの割り込
み信号の転送を再開し、コンピュータシステムのオペレ
ーティングシステムはリアルタイムクロックの値を読み
込み、オペレーティングシステムが管理する内部時計の
値を修正する構造を備えることを特徴としたコンピュー
タシステム。
【請求項６】請求項５のコンピュータシステムにおい
て、さらにシステムタイマ回路へのクロック信号の供給
を制御する手段を備え、ＣＰＵがアイドル状態であるこ
とが検知された場合、システムタイマ回路に対するクロ
ック信号の供給を停止し、該状態においてＣＰＵに対し
て割り込みがあった場合、直ちにシステムタイマ回路に
対するクロック信号供給を再開する構造を備えることを
特徴としたコンピュータシステム。
【請求項７】外部記憶装置としてフロッピーディスク
ドライブを備えるコンピュータシステムにおいて、さら
にＣＰＵがアイドル状態であることを検知する手段と、
フロッピーディスクコントロール回路の動作の停止と停
止解除を制御する手段を備え、ＣＰＵがアイドル状態で
あることが検知された場合、フロッピーディスクコント
ロール回路の動作を停止し、該状態においてＣＰＵに対
する割り込みがあった場合、フロッピーディスクコント
ロール回路の動作の停止を解除する構造を備えることを
特徴とするコンピュータシステム。
【請求項８】外部記憶デバイスとしてハードディスク
ドライブを備えるコンピュータシステムにおいて、さら
にＣＰＵがアイドル状態であることを検知する手段と、
ハードディスクコントロール回路の動作の停止と停止解
除を制御する手段と、ハードディスク媒体回転用モータ
コントロール回路の動作の停止と停止解除を制御する手
段と、専用の時間計測手段を備え、ＣＰＵがアイドル状
態であることが検知された場合、ハードディスクコント
ロール回路の動作を停止するとともに、時間計測を開始
し、時間計測が終了する以前にＣＰＵに対して割り込み
があった場合は、ハードディスクコントロール回路の動
作を再開するととともに、時間計測の値をリセットして
計測を終了し、時間計測が終了するまでＣＰＵに対して
割り込みがなく、アイドル状態が継続された場合には、
媒体回転用モータコントロール回路の動作を停止すると
ともに、時間計測の値をリセットして計測を終了し、該
状態においてＣＰＵに対して割り込みがあった場合、ハ
ードディスクコントロール回路および媒体回転用モータ
コントロール回路の動作を再開する構造を備えることを
特徴とするコンピュータシステム。
【請求項９】外部に接続されたプリンタに対してデー
タ出力を行うプリンタインターフェース回路を備えるコ
ンピュータシステムにおいて、さらにＣＰＵがアイドル
状態であることを検知する手段と、プリンタインターフ
ェース回路の動作の停止と停止解除を制御する手段を備
えＣＰＵがアイドル状態であることが検知された場合、
プリンタインターフェース回路の動作を停止し、該状態
においてＣＰＵに対する割り込みがあった場合、プリン
タインターフェース回路の動作の停止を解除する構造を
備えることを特徴とするコンピュータシステム。
【請求項１０】外部とのデータのやりとりを行う通信
インターフェース回路を備えるコンピュータシステムに
おいて、さらにＣＰＵがアイドル状態であることを検知
する手段と、通信インターフェース回路の動作の停止と
停止解除を制御する手段と、出力ドライバ回路の動作の
停止と停止解除を制御する手段と、通信インターフェー
ス回路に対する外部からの信号入力を常時検知する手段
を備え、ＣＰＵがアイドル状態であることが検知された
場合、通信インターフェース回路および出力ドライバ回
路の動作を停止し、該状態において外部からの信号入力
があった場合、もしくは通信ブロック以外からＣＰＵに
対する割り込みがあった場合、通信インターフェース回
路および出力ドライバ回路の動作停止を解除する構造を
備えることを特徴とするコンピュータシステム。