JP2003323226A - クロック制御回路、データ転送制御装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 簡素化されたクロック供給制御により低消費
電力化を図るクロック制御回路、データ転送制御装置及
び電子機器を提供する。 【解決手段】 クロック生成回路３１０では、生成され
たクロックが、クロック分配制御回路３１６において回
路ブロック単位に分配される。クロック出力制御回路３
２０では、クロックコマンドがクロックコマンドデコー
ダ３２８によりデコードされ、回路ブロック単位にクロ
ックの出力制御が行われる。クロック制御回路３００を
含むデータ転送制御装置は、第１のデバイス又は第２の
デバイスに設定された状態で、ホスト又はペリフェラル
としてデータ転送を行う。そして、第２のデバイスに設
定された状態でアイドルステートのとき、ホスト機能及
びペリフェラル機能の切り替え制御を行うステートコン
トローラへのクロックの出力制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック制御回
路、データ転送制御装置及び電子機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、パ
ーソナルコンピュータと周辺機器（広義には電子機器）
とを接続するためのインタフェース規格として、ＵＳＢ
（Universal Serial Bus）規格が注目を集めている。と
ころが、ＵＳＢ規格では必ずホストが必要であり、これ
まで周辺機器間でＵＳＢ規格のデータ転送を行うことが
できなかった。そこでＵＳＢ２．０規格の追加規格とし
て、「ＵＳＢ Ｏｎ−Ｔｈｅ−Ｇｏ（ＯＴＧ）１．０」
規格（以下では、ＯＴＧ規格と略す。）が策定され、周
辺機器間でもＵＳＢ規格のデータ転送を行うことができ
る。

【０００３】ＯＴＧ規格では、ＵＳＢ規格におけるデバ
イスとして動作するペリフェラルに、ホストとして動作
するために必要なホスト機能を持たせることができる。
これによって、従来のＵＳＢ規格におけるデバイスだっ
た周辺機器同士を相互に接続することができ、従来のＵ
ＳＢ規格におけるホストを介することなく、データ転送
を行うことができる。

【０００４】そのためＯＴＧ規格では、デュアルロール
デバイス（Dual-role Device）が規定される。デュアル
ロールデバイスとなる機器は、ホストとしてもペリフェ
ラルとしても動作することができるようになる。デュア
ルロールデバイスとなる場合、例えばＯＴＧ規格におい
て示されるステート遷移により制御が行われる。したが
って、ＯＴＧ規格では数多くのステートが存在し、各ス
テートに対応した信号状態の生成や検出の制御を行う必
要がある。

【０００５】ところが、ステートごとに使用される機能
ブロックが異なり、未使用の機能ブロックに対してもク
ロックが供給されると消費電力の増大を招く。したがっ
て、所与のブロック単位でクロック供給制御を行って、
低消費電力化を図ることが望ましい。しかしながら、こ
の場合数多くのステートが存在するため、遷移後のステ
ートにおいて使用する機能ブロックと未使用の機能ブロ
ックとを判別してクロック供給制御を行うと、処理の複
雑化を招く。また各ステートにおいても、クロックの供
給制御タイミングが異なり、遷移したステート内におい
て一定の手続後にクロック供給制御を行う場合には、ハ
ードウェアでクロック供給制御を行うと回路規模を増大
させる。

【０００６】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、簡素
化されたクロック供給制御により低消費電力化を図るク
ロック制御回路、データ転送制御装置及び電子機器を提
供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明は、デフォルト状態においてホストとして動作
する第１のデバイスのステート遷移又はデフォルト状態
においてペリフェラルとして動作する第２のデバイスの
ステート遷移により、少なくともホスト及びペリフェラ
ルのステートの切り替え制御を行うステートコントロー
ラを含むデータ転送制御装置のクロック制御回路であっ
て、前記データ転送制御装置の回路ブロックごとにクロ
ックを生成するクロック生成回路と、前記回路ブロック
ごとに前記クロックの出力を制御する出力制御信号を生
成するクロック出力制御回路とを含み、前記クロック出
力制御回路は、前記第２のデバイスのステート遷移にお
いてアイドルステートのとき、前記出力制御信号に基づ
いて、前記ステートコントローラへのクロック出力を停
止させ、又はクロック周波数を低減させる出力制御を行
うクロック制御回路に関係する。

【０００８】ここで、第１のデバイスは、デフォルト状
態においてホストとして動作するデバイスということが
できる。或いは、データ転送を行う相手方の電源を用い
ることなく自己の電源を用いて（セルフパワー電源で）
データ転送を行うデバイスといってもよい。また第２の
デバイスは、デフォルト状態においてペリフェラルとし
て動作するデバイスということができる。或いは、自己
の電源又はデータ転送を行う相手方の電源を用いて（バ
スパワー電源で）データ転送を行うデバイスといっても
よい。例えば、データ転送に先立って、第１又は第２の
デバイスのいずれかに設定するようにしてもよい。

【０００９】またホストとは、データ転送制御の主導権
を有するデバイスの機能をいう。またペリフェラルは、
データ転送制御の主導権がなく、ホストからの指示に従
うデバイスの機能をいう。

【００１０】本発明においては、第１又は第２のデバイ
スのステート遷移により、少なくともホスト及びペリフ
ェラルのステートの切り替え制御を行うステートコント
ローラを含むデータ転送制御装置において、クロック生
成回路により回路ブロックごとにクロックを生成すると
共に、回路ブロック単位でクロックの出力制御を行う。
第１のデバイスでは、ホストとしてデータ転送制御を行
うため、アイドルステートにおいても、ステートコント
ローラにクロックを供給することが望ましい。一方、第
２のデバイスでは、デフォルト状態としてペリフェラル
として動作するため、アイドルステートにおいて、ホス
トからの指示がない限りデータ転送を行うことができ
ず、無駄な電力を消費してしまう。したがって、第２の
デバイスのアイドルステートにおいてステートコントロ
ーラに供給されるクロック出力の停止又はクロック周波
数の低減を行うことで、不要な消費電力を削減すること
ができる。

【００１１】また本発明に係るクロック制御回路では、
前記クロック出力制御回路は、前記第１のデバイスのス
テート遷移を行うとき、前記ステートコントローラへの
クロックの出力制御を省略することができる。

【００１２】本発明によれば、第１のデバイスがホスト
として動作するために、ステートコントローラへのクロ
ックを供給することができる。したがって、上述した低
消費電力化を図る一方で、ホスト及びペリフェラルのス
テートの切り替え制御を行うことができる。

【００１３】また本発明に係るクロック制御回路では、
前記クロック出力制御回路は、前記第２のデバイスのス
テート遷移においてアイドルステートのとき、ホストと
して動作するための動作制御を行うホストコントローラ
へのクロック出力を停止させ、又はクロック周波数を低
減させる出力制御を行うと共に、ペリフェラルとして動
作するための動作制御を行うペリフェラルコントローラ
へのクロック出力を停止させ、又はクロック周波数を低
減させる出力制御を行うことができる。

【００１４】本発明によれば、第２のデバイスのアイド
ルステートでは、ホストコントローラ及びペリフェラル
コントローラは動作させないため、不要な消費電力を削
減することができる。

【００１５】また本発明は、デフォルト状態においてホ
ストとして動作する第１のデバイスのステート遷移又は
デフォルト状態においてペリフェラルとして動作する第
２のデバイスのステート遷移により、少なくともホスト
及びペリフェラルのステートの切り替え制御を行うステ
ートコントローラを含むデータ転送制御装置のクロック
制御回路であって、前記データ転送制御装置の回路ブロ
ックごとにクロックを生成するクロック生成回路と、前
記回路ブロックごとに前記クロックの出力を制御する出
力制御信号を生成するクロック出力制御回路とを含み、
前記クロック出力制御回路は、前記第２のデバイスのペ
リフェラルのステート遷移において接続相手からのデー
タ転送がサスペンドになったとき、前記出力制御信号に
基づいて、前記ステートコントローラへのクロック出力
を停止させ、又はクロック周波数を低減させる出力制御
を行い、前記第１のデバイスのステート遷移においてサ
スペンドステートのとき、前記ステートコントローラへ
のクロックの出力制御を省略するクロック制御回路に関
係する。

【００１６】本発明によれば、第２のデバイスがペリフ
ェラルとして動作中に接続相手からのデータ転送がサス
ペンドになったとき、第２のデバイスとしては接続相手
からの指示がない限りデータ転送制御を行うことができ
ないために不要なステートコントローラの動作を停止さ
せることができる。また、第１のデバイスのサスペンド
ステートにおいては、ホストとしてステート切り替え制
御を行う必要がある。そのため、ホスト及びペリフェラ
ルのステート切り替え制御を行うと共に、不要な消費電
力を削減することができる。

【００１７】また本発明に係るクロック制御回路では、
前記クロック出力制御回路は、前記第１のデバイスのス
テート遷移においてサスペンドステートのとき、前記出
力制御信号に基づいて、ペリフェラルとして動作するた
めの動作制御を行うペリフェラルコントローラへのクロ
ック出力を停止させ、又はクロック周波数を低減させる
出力制御を行うことができる。

【００１８】本発明によれば、第１のデバイスがホスト
として動作する場合には、ペリフェラルコントローラへ
のクロック出力を停止、又はクロック周波数を低減させ
ることにより、ペリフェラルコントローラの不要な消費
電力を削減することができる。

【００１９】また本発明に係るクロック制御回路では、
前記クロック出力制御回路は、ペリフェラルとして動作
するとき、前記出力制御信号に基づいて、ホストとして
動作するための動作制御を行うホストコントローラへの
クロック出力を停止させ、又はクロック周波数を低減さ
せる出力制御を行い、ホストとして動作するとき、ペリ
フェラルとして動作するための動作制御を行うペリフェ
ラルコントローラへのクロック出力を停止させ、又はク
ロック周波数を低減させる出力制御を行うことができ
る。

【００２０】本発明によれば、ホスト及びペリフェラル
のステートを切り替え制御できるため、ホストとして動
作しているときにはペリフェラルコントローラの動作を
停止させ、ペリフェラルとして動作しているときにはホ
ストコントローラの動作を停止させることにより、排他
的に制御される回路ブロックの不要な消費電力を削減す
ることができる。

【００２１】また本発明に係るクロック制御回路では、
前記クロック出力制御回路は、前記データ転送制御装置
の各回路ブロックに供給されるクロックごとに出力停止
させるか否か、又はクロック周波数を低減させるか否か
を示すクロック制御パターンに基づいて、前記出力制御
信号を生成することができる。

【００２２】本発明によれば、クロック制御パターンを
用いて出力制御信号を生成するようにしたので、ステー
トを遷移した後に制御すべきクロックを判別する処理を
不要とすることができ、処理の簡素化を図ることができ
る。

【００２３】また本発明に係るクロック制御回路では、
前記クロック出力制御回路は、前記クロック制御パター
ンに対応したクロックコマンドが設定されるクロックコ
マンドレジスタと、前記クロックコマンドレジスタの設
定内容を監視するためのクロックモニタレジスタとを含
み、前記出力制御信号は、前記クロックコマンドレジス
タに設定されたクロックコマンドのデコード結果に基づ
いて生成されてもよい。

【００２４】本発明によれば、クロック制御パターンを
用いたクロック制御を、簡素な回路で実現することがで
きる。

【００２５】また本発明に係るクロック制御回路では、
前記クロックコマンドは、前記ステートコントローラに
設定される遷移先のステートに応じて生成されてもよ
い。

【００２６】本発明によれば、第１及び第２のデバイス
のホスト又はペリフェラルのステートに応じて、クロッ
ク制御パターンを規定しておくことで、処理の簡素化を
図ることができる。

【００２７】また本発明に係るクロック制御回路では、
前記第１のデバイスは、ＵＳＢ（Universal Serial Bu
s）のＯＴＧ（On-The-Go）規格のＡデバイスであり、前
記第２のデバイスは、ＵＳＢのＯＴＧ規格のＢデバイス
であり、前記ステートコントローラは、ＵＳＢのＯＴＧ
規格にしたがって、ホスト及びペリフェラルのステート
の切り替え制御を行うことができる。

【００２８】本発明によれば、ＵＳＢのＯＴＧ規格によ
る携帯機器を用いたＵＳＢ転送に伴う消費電力を、簡素
な処理で低減することができる。

【００２９】また本発明は、所与の回路ブロックごとに
クロックを生成するクロック生成回路と、前記回路ブロ
ックごとに前記クロックの出力を制御する出力制御信号
を生成するクロック出力制御回路とを含み、前記クロッ
ク出力制御回路は、各回路ブロックに供給されるクロッ
クごとに出力を停止するか又はその周波数を低減するか
否かを示すクロック制御パターンに基づいて生成された
出力制御信号を用いて、回路ブロックごとにクロックの
出力を制御するクロック制御回路に関係する。

【００３０】本発明によれば、クロック制御パターンを
用いて出力制御信号を生成するようにしたので、ステー
トを遷移した後に制御すべきクロックを判別する処理を
不要とすることができ、処理の簡素化を図ることができ
る。

【００３１】また本発明は、ＵＳＢ（Universal Serial
Bus）のＯＴＧ（On-The-Go）規格のステート切り替え
制御を行うステートコントローラを含むデータ転送制御
装置のクロック制御回路であって、前記データ転送制御
装置の回路ブロックごとにクロックを生成するクロック
生成回路と、前記回路ブロックごとに前記クロックの出
力を制御する出力制御信号を生成するクロック出力制御
回路とを含み、前記クロック出力制御回路は、ＵＳＢの
ＯＴＧ規格のＢデバイスのアイドルステートのとき、前
記出力制御信号に基づいて、前記ステートコントローラ
へのクロック出力を停止させ、又はクロック周波数を低
減させる出力制御を行うクロック制御回路に関係する。

【００３２】また本発明は、ＵＳＢ（Universal Serial
Bus）のＯＴＧ（On-The-Go）規格のステート切り替え
制御を行うステートコントローラを含むデータ転送制御
装置のクロック制御回路であって、前記データ転送制御
装置の回路ブロックごとにクロックを生成するクロック
生成回路と、前記回路ブロックごとに前記クロックの出
力を制御する出力制御信号を生成するクロック出力制御
回路とを含み、前記クロック出力制御回路は、ＯＴＧ規
格のＢデバイスでペリフェラルとして動作している場合
に接続相手からのデータ転送がサスペンドになったと
き、前記出力制御信号に基づいて、前記ステートコント
ローラへのクロック出力を停止させ、又はクロック周波
数を低減させる出力制御を行い、ＯＴＧ規格のＡデバイ
スのサスペンドステートのとき、前記ステートコントロ
ーラへのクロックの出力制御を省略するクロック制御回
路に関係する。

【００３３】なお、ステートコントローラは、ＵＳＢの
ＯＴＧ規格を発展させた規格のステート切り替え制御を
行うようにすることができる。

【００３４】また本発明に係るデータ転送制御装置は、
上記いずれか記載のクロック制御回路と、第１又は第２
のデバイスのステート遷移により、少なくともホスト及
びペリフェラルのステートの切り替え制御を行うステー
トコントローラと、ホストとして動作するための動作制
御を行うホストコントローラと、ペリフェラルとして動
作するための動作制御を行うペリフェラルコントローラ
とを含むことができる。

【００３５】本発明によれば、処理を簡素化して低消費
電力化を図るデータ転送制御装置を提供することができ
る。

【００３６】また本発明に係る電子機器は、上記記載の
データ転送制御装置と、前記データ転送制御装置及びバ
スを介して転送されるデータの出力処理又は取り込み処
理又は記憶処理を行う装置とを含むことができる。

【００３７】本発明によれば、処理を簡素化して低消費
電力化を図るデータ転送制御装置を含む電子機器を提供
することができる。

【００３８】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。なお、以下に説
明する実施の形態は、特許請求の範囲に記載された本発
明の内容を不当に限定するものではない。また以下で説
明される構成の全てが本発明の必須構成要件であるとは
限らない。

【００３９】１． ＯＴＧ（On-The-Go）規格 １．１ ＡデバイスとＢデバイス まず、ＯＴＧ規格について簡単に説明する。

【００４０】ＵＳＢ（Universal Serial Bus）規格は、
ホスト（host）（例えばパーソナルコンピュータ）と１
又は複数のペリフェラル（peripheral）（例えば周辺機
器）との間のデータ転送を行うための規格であり、ホス
ト側でデータ転送制御が行われる。その一方で、ＵＳＢ
規格においてペリフェラルであった携帯機器等において
処理するデータ量が増大し、ホストを介在させることな
く、低消費電力でＵＳＢ規格のデータ転送する要求が高
まっている。

【００４１】このような背景の下、ＯＴＧ規格はＵＳＢ
２．０規格の追加規格として策定された。ＯＴＧ規格で
は、コネクタの小型化や、ホストとして動作するために
必要なホスト機能をペリフェラルに持たせるデュアルロ
ールデバイス等についての規格が新たに盛り込まれてい
る。

【００４２】ＯＴＧ規格によるデータ転送を行う場合、
例えば図１（Ａ）に示すように、その両端にＭｉｎｉ−
Ａプラグ（plug）及びＭｉｎｉ−Ｂプラグが設けられた
ＵＳＢケーブルにより、ホストとペリフェラルとが接続
される。Ｍｉｎｉ−Ａプラグは、Ｍｉｎｉ−Ａレセプタ
クル（receptacle）及びＭｉｎｉ−ＡＢレセプタクルに
挿入可能な構造を有している。Ｍｉｎｉ−Ｂプラグは、
Ｍｉｎｉ−Ｂレセプタクル及びＭｉｎｉ−ＡＢレセプタ
クルに挿入可能な構造を有している。デュアルロールデ
バイスの場合、Ｍｉｎｉ−ＡＢレセプタクルを備えてお
く必要がある。

【００４３】ところで、ＵＳＢ規格では、ＶＢＵＳ（電
源）、ＧＮＤ（グラウンド）及び２本のデータ信号線
（Ｄ＋、Ｄ−）のみでホストとペリフェラルとを接続す
ることができる。ＶＢＵＳは、ホスト側から供給され
る。データ信号線Ｄ＋、Ｄ−は、差動で用いられる。

【００４４】ＯＴＧ規格では、図１（Ｂ）に示すように
Ｍｉｎｉ−Ａプラグが接続されたデュアルロールデバイ
スは、Ａデバイス（A-Device）となる。Ａデバイスは、
セッション開始時においてホストとして動作し、所与の
条件の下で、Ｂデバイスに対してホスト機能を譲ること
ができる。一方、Ｍｉｎｉ−Ｂプラグが接続されたデュ
アルロールデバイスは、Ｂデバイス（B-Device）とな
る。Ｂデバイスは、セッション開始時においてペリフェ
ラルとして動作し、Ａデバイスからホストとして動作す
ることが許可される。なおＡデバイスが、ＶＢＵＳを供
給する。

【００４５】デュアルロールデバイスにおいて、Ｍｉｎ
ｉ−ＡＢレセプタクルに挿入されたプラグの種類を判別
するため、図１（Ｃ）に示すように、これまでのコネク
タの端子（ＶＢＵＳ、Ｄ−、Ｄ＋、ＧＮＤ）の他に、Ｉ
Ｄ端子が定義されている。Ｍｉｎｉ−ＡプラグではＩＤ
端子がＧＮＤに接続され、Ｍｉｎｉ−ＢプラグではＩＤ
端子がオープン状態である。

【００４６】図２に、ＵＳＢケーブルが接続されたデュ
アルロールデバイスの例を模式的に示す。

【００４７】Ｍｉｎｉ−Ａプラグが接続されたデュアル
ロールデバイス１０と、Ｍｉｎｉ−Ｂプラグが接続され
たデュアルロールデバイス２０とは、ＵＳＢケーブルを
介して接続されている。デュアルロールデバイス１０、
２０は、ＩＤ検出回路１２、２２を含む。ＩＤ検出回路
１２、２２は、それぞれＩＤ端子と電気的に接続される
信号線をプルアップし、該信号線の電圧に応じて、ＩＤ
端子が接地されているか否かを検出する。図２における
ＩＤ検出回路１２は、ＩＤ端子に接続される信号線が接
地されるため、Ｍｉｎｉ−Ａプラグであることを検出す
ることができる。一方、ＩＤ検出回路２２は、ＩＤ端子
に接続される信号線がプルアップされるため、Ｍｉｎｉ
−Ｂプラグであることを検出する。

【００４８】デュアルロールデバイス１０では、ホスト
及びペリフェラルとして動作するため、データ信号線Ｄ
＋をプルアップするためのプルアップ抵抗Ｒ１と、デー
タ信号線Ｄ＋をプルダウンするためのプルダウン抵抗Ｒ
２とを有している。プルアップ抵抗Ｒ１は、プルアップ
のオン／オフを切り替えるために、スイッチ回路ＳＷ１
を介して電源電圧線に接続される。プルダウン抵抗Ｒ２
は、プルダウンのオン／オフを切り替えるために、スイ
ッチ回路ＳＷ２を介して接地線に接続される。スイッチ
回路ＳＷ１、ＳＷ２については、いずれか一方がオンの
とき、他方がオフとなるように排他的に制御される。

【００４９】デュアルロールデバイス２０も同様に、デ
ータ信号線Ｄ＋をプルアップするためのプルアップ抵抗
Ｒ３と、データ信号線Ｄ＋をプルダウンするためのプル
ダウン抵抗Ｒ４とを有している。プルアップ抵抗Ｒ３
は、プルアップのオン／オフを切り替えるために、スイ
ッチ回路ＳＷ３を介して電源電圧線に接続される。プル
ダウン抵抗Ｒ４は、プルダウンのオン／オフを切り替え
るために、スイッチ回路ＳＷ４を介して接地線に接続さ
れる。スイッチ回路ＳＷ３、ＳＷ４については、いずれ
か一方がオンのとき、他方がオフとなるように排他的に
制御される。

【００５０】デュアルロールデバイス１０、２０では、
データ信号線Ｄ−はプルダウンされている。

【００５１】またデュアルロールデバイス１０、２０
は、共にＡデバイスになり得るため、ＶＢＵＳに電流を
供給する電源制御回路ＶＢＡ、ＶＢＢを含む。図２で
は、デュアルロールデバイス１０が、電源制御回路ＶＢ
ＡによりＶＢＵＳに電流を供給する。

【００５２】１．２ ＳＲＰ（Session Request Protoc
ol） ＯＴＧ規格では、バス上でやり取りがないとき、Ａデバ
イスがＶＢＵＳへの電流供給を停止することができる。
したがって、バッテリで動作する携帯機器等がホストと
して動作した場合でも無駄な電力消費を削減し、低消費
電力化を図ることができるようになっている。この状態
でＢデバイスがセッションを開始してデータ転送を行う
場合、ＳＲＰと呼ばれる手順にしたがってＡデバイスに
対しＶＢＵＳへの電流供給を要求することができる。こ
こで、セッションとはＶＢＵＳの電圧が所与の閾値電圧
を越えている期間をいう。

【００５３】図３に、図２に示したデュアルロールデバ
イスの構成を参照しながら、ＦＳモードにおけるＳＲＰ
の実行手順を説明するための図を示す。

【００５４】ＦＳモードでは、ホスト側のデータ信号線
Ｄ＋はプルダウンされ（スイッチ回路ＳＷ１がオフ、ス
イッチ回路ＳＷ２がオン）、ペリフェラル側のデータ信
号線Ｄ＋はプルアップされている（スイッチ回路ＳＷ３
がオン、スイッチ回路ＳＷ４がオフ）。

【００５５】バス上のやり取りがなくＡデバイスがＶＢ
ＵＳへの電流供給を停止すると（Ｓ１０）、ＶＢＵＳの
電圧が下がり「Ｖｂ＿ｓｅｓｓ＿ｖｌｄ」レベル（B-De
viceSession Valid未満）となる（Ｓ１１）。Ｂデバイ
スは、これを検出すると、スイッチ回路ＳＷ３によりデ
ータ信号線Ｄ＋のプルアップ抵抗を無効にする（Ｓ１
２）。これにより、データ信号線のラインステートは
「ＳＥ０」状態（ＦＳモードでは、データ信号線Ｄ＋が
「Ｌ」レベル、データ信号線Ｄ−が「Ｌ」レベルの状
態）となる（Ｓ１３）。

【００５６】ＶＢＵＳの電圧が「Ｖｂ＿ｓｅｓｓ＿ｅｎ
ｄ」（B-Device Session End）より小さく、かつライン
ステートの「ＳＥ０」状態が２ｍｓ以上継続すると、Ｂ
デバイスがＳＲＰを開始（initiate）することができ
る。ＳＲＰは、データラインパルシング（Data-line Pu
lsing）又はＶＢＵＳパルシング（VBUS Pulsing）によ
り行うことができる。データラインパルシングは、ライ
ンステートを「ＳＥ０」状態、「Ｊ」状態（ＦＳモード
では、データ信号線Ｄ＋が「Ｈ」レベル、データ信号線
Ｄ−が「Ｌ」レベルの状態）、「ＳＥ０」状態に遷移さ
せる方法である。ＶＢＵＳパルシングは、Ｂデバイスか
らＶＢＵＳに電流を供給し、ＶＢＵＳの電圧を「Ｌ」レ
ベル（Vb_sess_vld未満）、「Ｈ」レベル（Va_sess_vld
より大）、「Ｌ」レベルの状態に遷移させる方法である
（Ｓ１４、Ｓ１５）。

【００５７】Ａデバイスは、データ信号線又はＶＢＵＳ
の電圧を監視して、いずれかの方法によりＳＲＰが行わ
れたことを検出すると、ＡデバイスがＶＢＵＳへの電流
供給を開始する（Ｓ１６）。これにより、ＶＢＵＳの電
圧が「Ｖｂ＿ｓｅｓｓ＿ｖｌｄ」以上となる（Ｓ１
７）。

【００５８】Ｂデバイスは、ＶＢＵＳの電圧が「Ｖｂ＿
ｓｅｓｓ＿ｅｎｄ」以上になったことを検出すると、ス
イッチ回路ＳＷ３によりデータ信号線Ｄ＋のプルアップ
抵抗を有効にして（Ｓ１８）、ラインステートを「Ｊ」
状態に遷移させ（Ｓ１９）、ペリフェラルとして動作開
始する。

【００５９】Ａデバイスは、ラインステートが「Ｊ」状
態になったことを検出すると、ホストとして動作開始す
る（Ｓ２０）。

【００６０】１．３ ＨＮＰ（Host Negotiation Proto
col） ＯＴＧ規格では、接続されたプラグによりＡデバイスか
Ｂデバイスかが決まるが、そのプラグを差し替えること
なく、ホスト機能とペリフェラル機能とを交換すること
ができる。ＨＮＰは、このホスト機能とペリフェラル機
能とを交換するための手順である。

【００６１】図４に、図２に示したデュアルロールデバ
イスの構成を参照しながら、ＦＳモードにおけるＨＮＰ
の実行手順を説明するための図を示す。

【００６２】Ａデバイスがホストとして動作し、Ｂデバ
イスがペリフェラルとして動作し、ＨＮＰがイネーブル
の状態であるものとする。

【００６３】Ａデバイスがバスの使用を終了すると（Ｓ
３０）、ラインステートをアイドル状態（ＦＳモードで
は、「Ｊ」状態）にする（Ｓ３１）。

【００６４】Ｂデバイスは、３ｍｓ以上「Ｊ」状態であ
ることを検出すると、スイッチ回路ＳＷ３によりデータ
信号線Ｄ＋のプルアップ抵抗を無効にして（Ｓ３２）、
ラインステートを「ＳＥ０」状態にする（Ｓ３３）。Ａ
デバイスは、ラインステートが「ＳＥ０」状態であるこ
とを検出すると、スイッチ回路ＳＷ１によりデータ信号
線Ｄ＋のプルアップ抵抗を有効（プルダウン抵抗を無
効）にする（Ｓ３４）。これにより、ラインステートが
「Ｊ」状態となるので（Ｓ３５）、Ａデバイスはペリフ
ェラルとして動作を開始し、Ｂデバイスはラインステー
トが「Ｊ」状態であることを検出してホストとして動作
を開始することができる（Ｓ３６）。

【００６５】Ｂデバイスが、ホストとしてバスの使用を
終了すると（Ｓ３７）、スイッチ回路ＳＷ３、ＳＷ４に
よりラインステートをアイドル状態にする（Ｓ３８）。
Ａデバイスは、これを検出するとデータ信号線Ｄ＋のプ
ルアップ抵抗を無効にして（Ｓ３９）、ラインステート
を「ＳＥ０」状態に遷移させる（Ｓ４０）。Ｂデバイス
は、ラインステートが「ＳＥ０」状態であることを検出
すると、スイッチ回路ＳＷ３によりデータ信号線Ｄ＋の
プルアップ抵抗を有効（プルダウン抵抗を無効）にする
（Ｓ４１）。これにより、ラインステートが「Ｊ」状態
となるので（Ｓ４２）、Ｂデバイスはペリフェラルとし
て動作を開始し、Ａデバイスはラインステートが「Ｊ」
状態であることを検出してホストとして動作を開始する
ことができる（Ｓ４３）。

【００６６】このようなプロトコルによるデータ転送制
御は、それぞれの状態を規定したステート間を遷移条件
にしたがって遷移させることで、実現することができ
る。

【００６７】以下では、Ａデバイス及びＢデバイスのス
テート遷移について説明する。

【００６８】１．４ Ａデバイスのステート遷移 図５に、Ａデバイスのステート遷移を説明するための図
を示す。

【００６９】Ａデバイスは、ａ＿ｉｄｌｅステートが開
始ステートである（ＳＴ１）。

【００７０】デュアルロールデバイスのＭｉｎｉ−ＡＢ
レセプタクルに、ＵＳＢケーブルのＭｉｎｉ−Ａプラグ
が挿入されていないとき、プルアップされたＩＤ端子は
「Ｈ」レベル（id）となるため、ｂ＿ｉｄｌｅステート
に遷移する（ＳＴ２）。すなわち、デュアルロールデバ
イスでは、デフォルトでＢデバイスとなる。一方、Ｍｉ
ｎｉ−Ａプラグが挿入されると、ＩＤ端子が「Ｌ」レベ
ル（id/）となるためａ＿ｉｄｌｅステートとなる（Ｓ
Ｔ１）。

【００７１】ａ＿ｉｄｌｅステートでは、ＶＢＵＳへの
電流供給が停止される。またデータ信号線Ｄ＋のプルア
ップが無効化（オフ）される（プルダウンが有効化され
る。より具体的には、スイッチ回路ＳＷ１がオフ、スイ
ッチ回路ＳＷ２がオン）。したがって、ラインステート
は「ＳＥ０」状態となる。上位アプリケーションからＶ
ＢＵＳの電圧を落とす要求がないとき（a_bus_drop/）
であって、ＵＳＢ転送を行いたいとき（a_bus_req）又
はＢデバイスからのＳＲＰを検出したとき（a_srp_de
t）、ａ＿ｗａｉｔ＿ｖｒｉｓｅステートに遷移する
（ＳＴ３）。

【００７２】ａ＿ｗａｉｔ＿ｖｒｉｓｅステートでは、
ＶＢＵＳへの電流供給が開始され、ＶＢＵＳの電圧が上
がる。Ｍｉｎｉ−Ａプラグが抜かれたとき（id）、上位
アプリケーションからＶＢＵＳの電圧を落とす要求があ
ったとき（a_bus_drop）、ＶＢＵＳの電圧が所与の閾値
電圧を越えたとき（a_vbus_vld）、又は当該ステートに
規定時間以上経過したとき（a_wait_vrise_tmout）、ａ
＿ｗａｉｔ＿ｂｃｏｎステートに遷移する（ＳＴ４）。

【００７３】ａ＿ｗａｉｔ＿ｂｃｏｎステートでは、Ａ
デバイス側のデータ信号線Ｄ＋のプルアップがオフとな
る。このときＢデバイスによりデータ信号線Ｄ＋のプル
アップが有効化（オン）（Ｂデバイスのスイッチ回路Ｓ
Ｗ３がオン、スイッチ回路ＳＷ４がオフ）され、データ
信号線Ｄ＋が「Ｈ」レベルになったとき（ラインステー
トが「Ｊ」状態）（b_conn）、ａ＿ｈｏｓｔステートに
遷移する（ＳＴ５）。なお、Ｍｉｎｉ−Ａプラグが抜か
れたとき（id）、上位アプリケーションからＶＢＵＳの
電圧を落とす要求があったとき（a_bus_drop）、又は当
該ステートで規定時間以上経過したとき（a_wait_bcon_
tmout）、ａ＿ｗａｉｔ＿ｖｆａｌｌステートに遷移す
る（ＳＴ６）。また、何らかの原因で、ＶＢＵＳの電圧
が所与の閾値電圧を下回ったとき（a_vbus_vld/）、ａ
＿ｖｂｕｓ＿ｅｒｒステートに遷移する（ＳＴ７）。

【００７４】すなわちデュアルロールデバイスは、デフ
ォルト状態ではＢデバイスであるため、Ａデバイスにつ
いては、ａ＿ｗａｉｔ＿ｂｃｏｎステートまで、データ
信号線Ｄ＋はプルダウンされた状態のままである。ａ＿
ｗａｉｔ＿ｖｒｉｓｅステートにおいてＶＢＵＳへの電
流供給が開始されると、Ｂデバイスのプルアップがオン
となる。これにより、データ信号線Ｄ＋がプルダウンさ
れた状態であるＡデバイスはホストとして動作し、デー
タ信号線Ｄ＋がプルアップされた状態であるＢデバイス
はペリフェラルとして動作する。

【００７５】ａ＿ｈｏｓｔステートでは、Ａデバイスが
ＵＳＢ規格のホストとして動作する。より具体的には、
ホストとしてペリフェラルをエニュメレート（enumerat
e）するため、バスリセットするためのリセット信号と
して、「ＳＥ０」状態にデータ信号線を駆動する。そし
て、所与の規定時間だけその状態を継続させることによ
り、ペリフェラルではリセット処理が行われる。その
後、ホストは、コントロール転送を用いて、コンフィギ
ュレーション情報の転送やアドレスの割り当てなどを行
い、ＵＳＢ転送を開始する。当該ステートにおいて、ホ
ストになったがバスを使わなくなったとき（a_bus_req
/）、又はサスペンド状態への遷移要求があるとき（a_s
uspend_req）、ａ＿ｓｕｓｐｅｎｄステートに遷移する
（ＳＴ８）。また、Ｍｉｎｉ−Ａプラグが抜かれたとき
（id）、ラインステートが「Ｊ」状態から「ＳＥ０」の
状態になったとき（b_conn/）、又は上位アプリケーシ
ョンからＶＢＵＳの電圧を落とす要求があったとき（a_
bus_drop）、ａ＿ｗａｉｔ＿ｂｃｏｎステートに遷移す
る（ＳＴ９）。また、何らかの原因で、ＶＢＵＳの電圧
が所与の閾値電圧を下回ったとき（a_vbus_vld/）、ａ
＿ｖｂｕｓ＿ｅｒｒステートに遷移する（ＳＴ１０）。

【００７６】ａ＿ｓｕｓｐｅｎｄステートでは、ＳＯＦ
（Start Of Frame）パケットの送出が停止される。この
とき、Ｂデバイスはペリフェラルとして動作しており、
Ｂデバイスではｂ＿ｐｅｒｉｐｈｅｒａｌステートのま
まである。このとき、ＡデバイスがＢデバイスに対して
上述のＨＮＰを許可し（a_set_b_hnp_en）、Ｂデバイス
においてプルアップがオフされてラインステートが「Ｓ
Ｅ０」状態になると（b_conn/）、ａ＿ｐｅｒｉｐｈｅ
ｒａｌステートに遷移する（ＳＴ１１）。また、Ａデバ
イスがバスを使用したいとき（a_bus_req）、又はＢデ
バイスがラインステートを「Ｋ」状態にしたとき（b_bu
s_resume）、ａ＿ｈｏｓｔステートに遷移する（ＳＴ１
２）。更にまたＡデバイスがＢデバイスに対して上述の
ＨＮＰを許可せず（a_set_b_hnp_en/）、Ｂデバイスに
おいてプルアップがオフされてラインステートが「ＳＥ
０」状態になると（b_conn/）、ａ＿ｗａｉｔ＿ｂｃｏ
ｎステートに遷移する（ＳＴ１３）。更にまたＭｉｎｉ
−Ａプラグが抜かれたとき（id）、上位アプリケーショ
ンからＶＢＵＳの電圧を落とす要求があったとき（a_bu
s_drop）、又はａ＿ｓｕｓｐｅｎｄステートで規定時間
以上経過したとき（a_aidl_bdis_tmout）、ａ＿ｗａｉ
ｔ＿ｖｆａｌｌステートに遷移する（ＳＴ１４）。ま
た、何らかの原因で、ＶＢＵＳの電圧が所与の閾値電圧
を下回ったとき（a_vbus_vld/）、ａ＿ｖｂｕｓ＿ｅｒ
ｒステートに遷移する（ＳＴ１５）。

【００７７】ａ＿ｐｅｒｉｐｈｅｒａｌステートでは、
Ａデバイスではプルアップをオンにし、Ｂデバイスでは
後述するようにＡデバイスからＨＮＰのイネーブルによ
りＢデバイス側のプルアップがオフされるため、Ａデバ
イスがペリフェラルとなり、Ｂデバイスがホストにな
る。ホストとなったＢデバイスがデータ転送を終えた場
合のようにＢデバイスがバスを使わないとき（b_bus_su
spend）、ａ＿ｗａｉｔ＿ｂｃｏｎステートに遷移する
（ＳＴ１６）。ａ＿ｗａｉｔ＿ｂｃｏｎステートでは、
上述したようにＡデバイスのプルアップがオフされる。
また、ａ＿ｐｅｒｉｐｈｅｒａｌステートにおいて、Ｍ
ｉｎｉ−Ａプラグが抜かれたとき（id）、又は上位アプ
リケーションからＶＢＵＳの電圧を落とす要求があった
とき（a_bus_drop）、ａ＿ｗａｉｔ＿ｖｆａｌｌステー
トに遷移する（ＳＴ１７）。また、何らかの原因で、Ｖ
ＢＵＳの電圧が所与の閾値電圧を下回ったとき（a_vbus
_vld/）、ａ＿ｖｂｕｓ＿ｅｒｒステートに遷移する
（ＳＴ１８）。

【００７８】ａ＿ｂｕｓ＿ｅｒｒステートでは、過電流
状態となるため、例えばファームウェアによりＶＢＵＳ
の電圧を落とすように要求される。このようなステート
においては、Ｍｉｎｉ−Ａプラグが抜かれたとき（i
d）、又は上位アプリケーションからＶＢＵＳの電圧を
落とす要求があったとき（a_bus_drop）、ａ＿ｗａｉｔ
＿ｖｆａｌｌステートに遷移する（ＳＴ１９）。

【００７９】ａ＿ｗａｉｔ＿ｖｆａｌｌステートでは、
ＶＢＵＳへの電流供給が停止される。Ｍｉｎｉ−Ａプラ
グが抜かれたとき（id）、バスを使いたいとき（a_bus_
req）、又はＶＢＵＳの電圧が所与の閾値電圧を下回っ
た状態で（a_sess_vld/）Ｂデバイスにおいてプルアッ
プがオフされてラインステートが「ＳＥ０」状態になる
と（b_conn/）、ａ＿ｉｄｌｅステートに遷移する（Ｓ
Ｔ２０）。

【００８０】１．５ Ｂデバイスのステート遷移 図６に、Ｂデバイスのステート遷移を説明するための図
を示す。

【００８１】Ｂデバイスは、ｂ＿ｉｄｌｅステートが開
始ステートである（ＳＴ３０）。

【００８２】ｂ＿ｉｄｌｅステートでは、ＶＢＵＳへの
電流供給は停止される。したがって、ＶＢＵＳの電圧
は、所与の閾値電圧を下回る。またデータ信号線Ｄ＋の
プルアップがオフされる。このとき、Ｍｉｎｉ−Ａプラ
グが挿入されると、ＩＤ端子が「Ｌ」レベル（id/）と
なるためａ＿ｉｄｌｅステートとなる（ＳＴ３１）。ま
たＶＢＵＳの電圧が所与の閾値電圧を越えると（b_sess
_vld）、ｂ＿ｐｅｒｉｐｈｅｒａｌステートに遷移する
（ＳＴ３２）。

【００８３】ｂ＿ｐｅｒｉｐｈｅｒａｌステートでは、
データ信号線Ｄ＋のプルアップがオンとなるため、Ａデ
バイスのａ＿ｗａｉｔ＿ｂｃｏｎステートにおいてｂ＿
ｃｏｎｎの検出を行うことができる。ｂ＿ｐｅｒｉｈｅ
ｒａｌステートでは、Ａデバイスからの要求に応答し
て、ペリフェラルとして動作する。Ｂデバイスがホスト
になるときは、Ａデバイスがａ＿ｓｕｓｐｅｎｄになっ
たことを検出し（a_bus_suspend）、Ｂデバイスの上位
アプリケーションからのホスト動作要求（b_bus_req）
があって、かつＡデバイスからＨＮＰをイネーブルに設
定されているとき（b_hnp_en）、ｂ＿ｗａｉｔ＿ａｃｏ
ｎステートに遷移する（ＳＴ３３）。またｂ＿ｐｅｒｉ
ｐｈｅｒａｌステートにおいて、Ｍｉｎｉ−Ａプラグが
挿入されたとき（id/）、又はＶＢＵＳの電圧が所与の
閾値電圧を下回ったとき（b_sess_vld/）、ｂ＿ｉｄｌ
ｅステートに遷移する（ＳＴ３４）。この結果、ｂ＿ｉ
ｄｌｅステートにおいてプルアップがオフされ、例えば
Ａデバイスはａ＿ｗａｉｔ＿ｖｆａｌｌステートからａ
＿ｉｄｌｅステートに遷移することができる。

【００８４】ｂ＿ｗａｉｔ＿ａｃｏｎステートでは、Ｂ
デバイスのデータ信号線Ｄ＋のプルアップがオフされ、
Ａデバイス側でデータ信号線Ｄ＋がプルアップされるの
を待つ。そして、Ａデバイス側でデータ信号線Ｄ＋のプ
ルアップがオンされると（a_conn）、ｂ＿ｈｏｓｔステ
ートに遷移する（ＳＴ３５）。またｂ＿ｗａｉｔ＿ａｃ
ｏｎステートにおいて、Ａデバイスがラインステートを
「Ｋ」状態にしたことを検出したとき（a_bus_resum
e）、又はｂ＿ｗａｉｔ＿ａｃｏｎステートで規定時間
以上経過すると（b_ase0_brst_tmout）、ｂ＿ｐｅｒｉ
ｐｈｅｒａｌステートに遷移する（ＳＴ３６）。また、
Ｍｉｎｉ−Ａプラグが挿入されたとき（id/）、又はＶ
ＢＵＳの電圧が所与の閾値電圧を下回るとき（b_sess_v
ld/）、ｂ＿ｉｄｌｅステートに遷移する（ＳＴ３
７）。

【００８５】ｂ＿ｈｏｓｔステートでは、ホスト処理が
行われる。すなわち、バスリセットを行って、ＳＯＦパ
ケットの生成を開始する。Ａデバイスは、ホストとして
動作するＢデバイスからの要求に応答することになる。
Ｂデバイスが、ホストとして転送するデータがなくなり
バスを使用しないとき（b_bus_req/）、又はＡデバイス
においてプルアップがオフされたことが検出されたとき
（a_conn/）、ｂ＿ｐｅｒｉｐｈｅｒａｌに遷移する
（ＳＴ３８）。このとき、Ａデバイスは、Ｂデバイスの
ｂ＿ｂｕｓ＿ｓｕｓｐｅｎｄとして検出することがで
き、Ａデバイスではａ＿ｐｅｒｉｐｈｅｒａｌステート
からａ＿ｗａｉｔ＿ｂｃｏｎステートに遷移する。この
結果、Ａデバイスのプルアップがオフされる。ｂ＿ｐｅ
ｒｉｐｈｅｒａｌステートでは、Ｂデバイスはプルアッ
プがオンされる。また、ｂ＿ｈｏｓｔステートにおい
て、Ｍｉｎｉ−Ａプラグが挿入されたとき（id/）、又
はＶＢＵＳの電圧が所与の閾値電圧を下回るとき（b_se
ss_vld/）、ｂ＿ｉｄｌｅステートに遷移する（ＳＴ３
９）。

【００８６】Ｂデバイスは、Ａデバイスがサスペンド状
態のときＳＲＰによりセッション開始を要求することが
できる。すなわち、ｂ＿ｉｄｌｅステートにおいて、Ｂ
デバイスの上位アプリケーションからのバス使用要求が
あり（b_bus_req）、ＶＢＵＳの電圧がＢデバイスのセ
ッション終了閾値電圧を下回った状態で（b_sess_en
d）、かつラインステートが「ＳＥ０」の状態で規定時
間以上経過したとき（b_se0_srp）、ｂ＿ｓｒｐ＿ｉｎ
ｉｔステートに遷移する（ＳＴ４０）。

【００８７】ｂ＿ｓｒｐ＿ｉｎｉｔステートでは、ＳＲ
Ｐによりセッション開始をＡデバイスに対して要求す
る。ＢデバイスがＳＲＰを終了したとき（b_srp_don
e）、又はＭｉｎｉ−Ａプラグが挿入されたとき（id
/）、ｂ＿ｉｄｌｅステートに遷移する（ＳＴ４１）。

【００８８】２． データ転送制御装置 次に、上述したステート遷移によりホスト機能及びペリ
フェラル機能を切り替えてＵＳＢ転送のデータ転送制御
を行うＯＴＧデバイスコントローラＩＣ（広義にはデー
タ転送制御装置）について説明する。

【００８９】図７に、ＯＴＧデバイスコントローラＩＣ
の機能ブロック図を示す。

【００９０】ＯＴＧデバイスコントローラＩＣ２００
は、ＯＴＧコントローラ（広義には、ステートコントロ
ーラ）２１０、ＨＣ２２０、ＰＣ２３０、レジスタ部２
４０、パケットバッファ２５０、バッファコントローラ
２６０、ホスト／ペリフェラル切り替え回路２７０、ト
ランシーバ２８０、ＣＰＵインタフェース（InterFac
e：Ｉ／Ｆ）２９０、ＤＭＡハンドラ２９２、クロック
コントローラ（広義にはクロック制御回路）２９４、テ
ストモジュール２９６を含む。

【００９１】ＯＴＧコントローラ２１０は、データライ
ン及びＶＢＵＳの状態を監視しながら図５及び図６に示
したステート遷移により、各ステートに応じたコントロ
ール信号を生成し、例えばホスト及びペリフェラルの切
り替え制御を行ってデータライン制御を行う。

【００９２】このようなＯＴＧコントローラ２１０は、
ＯＴＧ管理回路２１２、ＩＤ検出回路２１４、ＶＢＵＳ
検出回路２１６、ラインステート検出回路２１８を含
む。ＯＴＧ管理回路２１２は、デュアルロールデバイス
として機能するためのＯＴＧステート（図５及び図６に
示す各ステート）の管理を行う。より具体的には、ＯＴ
Ｇ管理回路２１２は、ＣＰＵから設定されたＯＴＧステ
ートに対応したＯＴＧステートコマンドに基づいて、当
該ＯＴＧステートに対応したコントロール信号を生成す
る。ＩＤ検出回路２１４は、図２に示したようにＩＤ端
子の状態を検出する。ＶＢＵＳ検出回路２１６は、ＶＢ
ＵＳの状態が、ＯＴＧステートに応じた検出条件を満た
したか否かを検出する。ラインステート検出回路２１８
は、トランシーバ２８０から通知されるラインステート
が、ＯＴＧステートに応じた検出条件を満たしたか否か
を検出する。

【００９３】ＩＤ信号は、ＩＤ端子に接続される信号で
ある。ＩＤ検出回路２１４は、ＩＤ信号によりＡデバイ
スかＢデバイスかを判別することができる。

【００９４】１．０Ｖレベル検出信号ＣＯＭＰＩＮ１０
は、ＶＢＵＳ／２の電圧が１．０Ｖ以上であるか否かを
示す検出信号である。２．２Ｖレベル検出信号ＣＯＭＰ
ＩＮ２２は、ＶＢＵＳ／２の電圧が２．２Ｖ以上である
か否かを示す検出信号である。ＶＢＵＳ検出回路２１６
は、１．０Ｖレベル検出信号ＣＯＭＰＩＮ１０又は２．
２Ｖレベル検出信号ＣＯＭＰＩＮ２２を参照すること
で、ＶＢＵＳの状態が、所与のステートにおける検出条
件を満たすか否かを検出することができる。

【００９５】ＶＢＵＳドライブ信号ＢＵＳＰＷＲＳＥＬ
は、５Ｖ電源使用時において、ＶＢＵＳに供給する電流
の８ｍＡ又は５００ｍＡのいずれかに切り替えるための
イネーブル信号である。ＶＢＵＳドライブ信号ＶＢＵＳ
ＤＲＶ５は、５Ｖ電源でＶＢＵＳに電流を供給するため
のイネーブル信号である。ＶＢＵＳドライブ信号ＶＢＵ
ＳＤＲＶ３は、３．３Ｖ電源でＶＢＵＳに電流を供給す
るためのイネーブル信号である。Ｒｐｕイネーブル信号
ｘＲＰＵＥＮは、データ信号線Ｄ＋のプルアップのイネ
ーブル信号である。Ｒｐｄイネーブル信号ＲＰＤＥＮ
は、データ信号線Ｄ＋のプルダウンのイネーブル信号で
ある。

【００９６】ＯＴＧ管理回路２１２は、当該ＯＴＧステ
ートに対応して、コントロール信号（ＶＢＵＳドライブ
信号ＢＵＳＰＷＲＳＥＬ、ＶＢＵＳＤＲＶ５、ＶＢＵＳ
ＤＲＶ３、Ｒｐｕイネーブル信号ｘＲＰＵＥＮ、Ｒｐｄ
イネーブル信号ＲＰＤＥＮ、ＨＣイネーブル信号ＨＣＥ
ｎｂ、ＰＣイネーブル信号ＰＣＥｎｂなど）を生成する
ことができる。

【００９７】ＨＣ２２０は、ＯＴＧコントローラ２１０
からのＨＣイネーブル信号ＨＣＥｎｂによりイネーブル
にされたときホスト機能の動作制御を行う。ＨＣ２２０
のステート制御は、ＣＰＵ（ファームウェア）により行
うことができる。より具体的には、ファームウェアが、
種々のイベント（例えばＯＴＧステートａ＿ｈｏｓｔに
遷移したことを示すイベント）をトリガとしてホストの
ステート遷移を行い、ホストの遷移先のステート（Ｓｕ
ｓｐｅｎｄ、Ｒｅｓｅｔ、Ｏｐｒａｔｉｏｎａｌ、Ｒｅ
ｓｕｍｅ）に対応したＨＣステートコマンドを所与のコ
ントロールレジスタに設定することによって各ステート
におけるＵＳＢデータライン状態（「Ｊ」、「Ｋ」、
「ＳＥ０」）の生成をＨＣに指示することができる。Ｈ
Ｃ２２０は、設定されたステートコマンドに応じて、デ
ータライン状態の生成を行う。当該ステートにおいて時
間制限（タイムアウト条件）がある場合にはファームウ
ェアが時間計測を行ってステート遷移制御を行うことが
できる。ＨＣ２２０がＡデバイスでイネーブルにされた
とき、図８に示すようなフローでホストのステート遷移
を行う。「Ｏｐｅｒａｔｉｏｎａｌ」ステートにおい
て、ＵＳＢ転送が行われる。またＨＣ２２０がＢデバイ
スでイネーブルにされたとき、図９に示すようなフロー
でホストのステート遷移を行う。

【００９８】ＰＣ２３０は、ＯＴＧコントローラ２１０
からのＰＣイネーブル信号ＰＣＥｎｂによりイネーブル
にされたときペリフェラル機能の動作制御を行う。ＰＣ
２３０は、ＯＴＧコントローラ２１０によって検出され
たラインステート等に基づくＯＴＧステートの遷移にお
いてペリフェラルのとき、リセット検出、サスペンド検
出及びレジューム検出を行い、割り込みによりＣＰＵに
通知する。またＯＴＧステートの遷移においてホストの
とき、リモートウェイクアップ検出が有効になる。ＨＣ
２２０とＰＣ２３０とは、排他的にイネーブル制御され
る。

【００９９】レジスタ部２４０は、ホスト及びペリフェ
ラルとして動作制御するためのレジスタ群である。

【０１００】パケットバッファ２５０は、ホスト又はペ
リフェラルとして転送されるパケットを蓄積するバッフ
ァである。

【０１０１】バッファコントローラ２６０は、ＣＰＵ
Ｉ／Ｆ２９０又はＤＭＡハンドラ２９２を介して入出力
されるパケットバッファ２５０へのアクセスアドレスの
管理や、ＵＳＢ転送を行う場合に入出力されるパケット
バッファ２５０へのアクセスアドレスの管理の制御を行
う。

【０１０２】ホスト／ペリフェラル切り替え回路２７０
は、ラインステートコントローラ２７２、ＨＣ／ＰＣセ
レクタ２７４を含む。ラインステートコントローラ２７
２は、トランシーバ２８０に対して信号ライン状態の生
成の指示を行う。ＵＴＭＩセレクタ２７４は、トランシ
ーバ２８０と、ＨＣ２２０又はＰＣ２３０とを接続する
ための、経路切り替えを行う。

【０１０３】トランシーバ２８０は、ＵＳＢデータ信号
の送受信、ＵＳＢデータライン状態の生成、パラレル／
シリアル変換処理やビットスタッフィング／アンスタッ
フィング処理等を行う。ＵＳＢ正極信号ＤＰは、データ
信号線Ｄ＋に出力される。ＵＳＢ負極信号ＤＭは、デー
タ信号線Ｄ−に出力される。

【０１０４】ＣＰＵインタフェース２９０は、ＰＩＯ転
送の制御を行うと共に、ＣＰＵへの割り込み信号を生成
する。ＣＰＵアドレスＣＡ［７：０］は、ＣＰＵアドレ
スバスである。ＣＰＵデータＣＤ［１５：０］は、ＣＰ
Ｕデータバスであり、ＤＭＡデータバスと共用される。
チップセレクトｘＣＳは、チップセレクト信号である。
リードストローブｘＲＤは、ＣＰＵリートストローブで
あり、ＤＭＡリードストローブと共用される。ライトス
トローブｘＷＲは、ＣＰＵライトストローブであり、Ｄ
ＭＡライトストローブと共用される。ウェイト信号ｘＷ
ＡＩＴは、ＣＰＵへのウェイト信号である。割り込み信
号ｘＩＮＴは、ＣＰＵへの割り込み信号である。

【０１０５】ＤＭＡハンドラ２９２は、ＤＭＡ転送制御
を行う。ＤＭＡ要求ｘＤＲＥＱは、ＤＭＡ転送要求信号
である。ＤＭＡアクノリッジｘＤＡＣＫは、ＤＭＡ転送
許可信号である。

【０１０６】クロックコントローラ（クロック制御回
路）２９４は、上述した各機能ブロックに供給されるク
ロック信号の分配や動作制御を行う。クロックコントロ
ーラ２９４は、発振子入力ＸＩ及び発振子出力ＸＯに接
続された発振子を用いた発振出力を、ＰＬＬ回路で逓倍
してクロック信号を生成する。なお、クロックコントロ
ーラ２９４は、ＰＬＬフィルタＶＣにＰＬＬフィルタ回
路を接続するようにしてもよいし、クロック選択信号Ｃ
ＬＫＳＥＬ［１：０］により外部クロック入力ＣＬＫＩ
Ｎからのクロック信号、又は発振子を使用したクロック
信号のいずれかを選択することができるようにしてもよ
い。

【０１０７】テストモジュール２９６は、ＯＴＧデバイ
スコントローラＩＣ２００の各部の動作確認テストを行
うためのモジュールである。テストイネーブルＴＥＳＴ
によりテストモードに設定されると、テストモードＴＩ
Ｎ［１：０］で選択されたテストモードでテストを行
い、テストモニタＴＥＳＴＭＯＮを介して内部テストを
モニタすることができる。

【０１０８】このような構成のＯＴＧデバイスコントロ
ーラＩＣ２００では、ＯＴＧコントローラ２１０によっ
て検出された遷移条件が、ＣＰＵインタフェース２９０
を介してＣＰＵに対し割り込み信号として通知され、Ｃ
ＰＵ（ファームウェア）にステート遷移を制御させる。
そして、ＣＰＵにより、ＣＰＵインタフェース２９０を
介して、遷移先のＯＴＧステートに対応したＯＴＧステ
ートコマンドがＯＴＧコントローラ２１０に設定され
る。ＯＴＧコントローラ２１０は、設定されたＯＴＧス
テートコマンドに対応したコントロール信号を生成し、
各機能ブロックを制御する。すなわち、各ステート間
は、ファームウェアにより遷移制御される。上述したＨ
／Ｗ割り込み信号又は上位アプリケーション（ソフトウ
ェア）からの指示が、ステートの遷移条件となる。

【０１０９】またＨＣ２２０において、ホスト機能を実
行するための各ステートを遷移させる場合にも同様に制
御することができる。より具体的には、図８及び図９に
示したように、ファームウェアによりＨＣステートのス
テート遷移制御を行い、遷移先のＨＣステートに対応し
たＨＣステートコマンドが設定されたＨＣ２２０が、該
ＨＣステートコマンドに応じたコントロール信号により
ホスト制御を行う。

【０１１０】こうすることで、図１０に示すように、Ｈ
ＮＰによりホスト機能及びペリフェラル機能を切り替え
ながらデュアルロールデバイスとしての動作を実現する
ことができる。図１０では、割り込み信号により、ファ
ームウェアがＯＴＧステートコマンド及びＨＣステート
コマンドを設定して、デュアルロールデバイスの動作制
御を行っている。

【０１１１】３． クロックコントローラ（クロック制
御回路） 上述したＯＴＧデバイスコントローラＩＣ２００は、デ
ュアルロールデバイスとしての機能を実現する場合に、
図５及び図６に示すような複数のステート間の遷移を行
って、ホスト機能とペリフェラル機能を切り替える。と
ころがＯＴＧデバイスコントローラＩＣ２００は、これ
ら機能を排他的に切り替えるため、図７に示した各機能
ブロックにクロックを定常的に供給することは消費電力
の増大を招く。そこでクロックコントローラ２９４は、
ＯＴＧデバイスコントローラＩＣ２００の各部について
共通にクロックを供給することができる複数の機能ブロ
ックを制御単位とする回路ブロックごとに、ステート遷
移に応じてその出力を停止させ、又はその周波数を低減
させる出力制御可能なクロックを生成することができ
る。

【０１１２】更に、遷移後のステートにおいて、使用す
る機能ブロックと未使用の機能ブロックとを判別してク
ロック供給制御を行うと処理の複雑化を招く。その上、
各ステートにおいてもクロックの供給制御タイミングが
異なり、遷移したステート内において一定の手続後にク
ロック供給制御を行う場合には、ハードウェアでクロッ
ク供給制御を行うことは困難である。そのためクロック
コントローラ２９４では、ファームウェアにより回路ブ
ロック単位に供給するか否かを示すクロック制御パター
ンが設定され、該クロック制御パターンをデコードして
回路ブロック単位にクロックの出力制御を行うことがで
きるようになっている。こうすることで、多数のステー
ト遷移により制御され、かつ各ステートに応じて使用す
る機能ブロック及び未使用の機能ブロックがある場合
に、処理が簡素化されたクロック供給制御により無駄な
電力消費を抑えることができる。

【０１１３】３．１ 構成の概要 図１１に、クロックコントローラ２９４に適用されるク
ロック制御回路の構成の概要を示す。

【０１１４】クロック制御回路３００は、クロック生成
回路３１０と、クロック出力制御回路３２０とを含む。

【０１１５】クロック生成回路３１０は、発振回路３１
２と、ＰＬＬ回路３１４と、クロック分配制御回路３１
６とを含む。発振回路３１２は、外部に接続された発振
子３１８の発振周波数に応じた発振出力をＰＬＬ回路３
１４に供給する。ＰＬＬ回路３１４は、その発振出力を
逓倍したＰＬＬクロックを生成する。クロック分配制御
回路３１６は、ＰＬＬクロックを用いて回路ブロックご
とに供給される複数のクロック（ＣＬＫ_１、ＣＬＫ_２、
・・・、ＣＬＫ_Ｎ）を生成し、各回路ブロックに分配す
る。

【０１１６】発振回路３１２は、発振イネーブル信号Ｏ
ＳＣｅｎ（広義には出力制御信号）により、発振動作を
開始又は停止する。

【０１１７】ＰＬＬ回路３１４は、ＰＬＬイネーブル信
号ＰＬＬｅｎ（広義には出力制御信号）により、ＰＬＬ
発振動作を開始又は停止し、或いはＰＬＬクロックの出
力を停止する。

【０１１８】クロック分配制御回路３１６は、クロック
出力制御回路３２０からのクロック分配制御信号（広義
には出力制御信号）により、回路ブロックごとにクロッ
クの出力制御を行って、回路ブロックにクロックを供給
する。

【０１１９】クロック出力制御回路３２０は、クロック
コントロールレジスタ３２２、クロックモニタレジスタ
３２４、クロックコマンドレジスタ３２６、クロックコ
マンドデコーダ３２８、起動回路３３０を含むことがで
きる。

【０１２０】クロックコントロールレジスタ３２２に
は、ファームウェアによりクロックコントロールデータ
が設定される。クロックコントロールデータとして、例
えば発振回路又はＰＬＬ回路を安定させるまでのウェイ
ト数がある。

【０１２１】クロックモニタレジスタ３２４には、クロ
ック出力制御回路３２０によるクロック生成回路３１０
の監視結果が設定される。この監視結果として、例えば
起動回路３３０から出力される発振イネーブル信号ＯＳ
Ｃｅｎの状態が設定されたり、クロックコマンドデコー
ダ３２８から出力される出力制御信号の状態が設定され
たりする。ファームウェアを処理するＣＰＵは、例えば
クロックモニタレジスタ３２４から読み出されたクロッ
クモニタデータを参照することができる。

【０１２２】クロックコマンドレジスタ３２６には、フ
ァームウェア若しくはハードウェアによりクロックコマ
ンドが設定される。クロックコマンドは、回路ブロック
単位にクロック（ＣＬＫ_１〜ＣＬＫ_Ｎ）の出力を制御す
るか否かを示すクロック制御パターンである。

【０１２３】クロックコマンドデコーダ３２８は、クロ
ックコマンドレジスタ３２６に設定されたクロック制御
パターンをデコードして出力制御信号を生成する。この
出力制御信号により、発振回路３１２、ＰＬＬ回路３１
４又はクロック分配制御回路３１６の出力制御を行うこ
とができる。

【０１２４】起動回路３３０は、トリガ信号が入力され
ると、発振回路３１２の発振動作を開始させる発振イネ
ーブル信号ＯＳＣｅｎとＰＬＬイネーブル信号ＰＬＬｅ
ｎを出力する。起動回路３３０は、クロックコマンドデ
コーダ３２８のデコード結果を用いて、発振制御又はＰ
ＬＬ発振制御が行われる。また起動回路３３０は、クロ
ックコントロールレジスタ３２２の設定内容に基づき、
発振制御又はＰＬＬ発振制御を行うことができるように
してもよい。

【０１２５】また起動回路３３０は、例えば発振回路ウ
ェイクアップ回路やＰＬＬ回路ウェイクアップ回路を含
むことができる。この場合、トリガ信号が入力されると
発振回路３１２の発振動作を開始させ、発振回路ウェイ
クアップ回路により、発振回路３１２の発振動作が安定
するまでの時間をカウントさせることができる。そし
て、タイムアウトになったときに、発振回路ウェイクア
ップ回路は、発振回路３１２の後段に接続されるＰＬＬ
回路に対し、発振クロックが安定していることを通知す
ることができる。そして、ＰＬＬ回路の発振動作を開始
させ、ＰＬＬ回路ウェイクアップ回路により、ＰＬＬ回
路３１４の発振動作が安定するまでの時間をカウントさ
せることができる。更にタイムアウトになったときに、
ＰＬＬ回路ウェイクアップ回路は、ＰＬＬ回路３１４の
出力をイネーブルにして、安定したＰＬＬクロックを出
力させることができる。

【０１２６】発振回路３１２及びＰＬＬ回路３１４の内
部の所与の発振ノードを固定するか否かを制御すること
で、発振開始及び停止の制御が可能である。またＰＬＬ
回路３１４の出力を「Ｌ」レベルに固定するか否かを制
御することで、ＰＬＬ回路の出力開始及び停止の制御が
可能である。

【０１２７】ところで、ＯＴＧデバイスコントローラＩ
Ｃ２００では、ＵＳＢケーブルの接続により、セルフパ
ワーで動作するＡデバイス（広義には、第１のデバイ
ス）、又はバスパワーで動作可能なＢデバイス（広義に
は、第２のデバイス）のいずれかに設定される。更にＡ
デバイス及びＢデバイスのいずれかに設定された後に、
ホスト（データ転送制御の主導権を有するホスト）機能
及びペリフェラル（データ転送制御の主導権を有しない
ペリフェラル）機能の切り替え制御が行われる。そのた
め、ＯＴＧデバイスコントローラＩＣ２００の各部に対
し、複雑なステート遷移に応じたクロック供給制御を行
うことは、重要な課題となる。以下では、ＯＴＧデバイ
スコントローラＩＣ２００のクロック供給制御について
詳細に説明する。

【０１２８】３．２ 回路ブロック 図１２に、クロック制御回路３００が適用されるクロッ
クコントローラ２９４の出力制御単位である回路ブロッ
クの一例を説明するための図を示す。

【０１２９】ここでは、図７に示すＯＴＧデバイスコン
トローラＩＣ２００の機能ブロックと同一部分には同一
符号をしている。

【０１３０】本実施形態では、ＯＴＧデバイスコントロ
ーラＩＣ２００を例えば５つの回路ブロックに分割し、
各回路ブロック単位にクロックを生成すると共に出力制
御を行う。より具体的には、クロックコントローラ２９
４は、トランシーバクロックＸｃｖｒ＿ＣＬＫ、ＨＣク
ロックＨＣ＿ＣＬＫ、ＰＣクロックＰＣ＿ＣＬＫ、メイ
ンクロックＭａｉｎ＿ＣＬＫ、ＯＴＧＣクロックＯＴＧ
Ｃ＿ＣＬＫを生成する。トランシーバクロックＸｃｖｒ
＿ＣＬＫは、トランシーバ２８０に供給される。ＨＣク
ロックＨＣ＿ＣＬＫは、ＨＣ２２０に供給される。ＰＣ
クロックＰＣ＿ＣＬＫは、ＰＣ２３０に供給される。メ
インクロックＭａｉｎ＿ＣＬＫは、レジスタ部２４０、
パケットバッファ２５０、バッファコントローラ２６０
及びＤＭＡハンドラ２９２に供給される。ＯＴＧコント
ローラ２１０は、ＯＴＧコントローラ２１０、ホスト／
ペリフェラル切り替え回路２７０及びＣＰＵインタフェ
ース２９０に供給される。

【０１３１】３．３ クロック制御パターン 図１３に、クロック制御パターンの一例を示す。

【０１３２】クロック制御パターンは、図５及び図６に
示したＯＴＧステートに応じて、回路ブロック単位に出
力制御を行うか否かを示す。

【０１３３】ＯＴＧデバイスコントローラＩＣ２００で
は、ファームウェアでステート遷移制御が行われる。そ
して、遷移先のステートに応じたステートコマンドがＯ
ＴＧコントローラ２１０に設定され、該ステートコマン
ドをデコードして当該ステートの制御を行うコントロー
ル信号が生成される。そのためＯＴＧデバイスコントロ
ーラＩＣ２００では、原則としてファームウェアにより
ステートコマンドが設定されるため、ステートに応じた
コントロール信号を生成するＯＴＧコントローラ２１０
と、該ステートに対応したステートコマンドを設定する
ためのＣＰＵインタフェース２９０に対してはクロック
供給を行う必要がある。したがって、ＯＴＧＣクロック
ＯＴＧＣ＿ＣＬＫは、ほとんどのステートで供給され
る。

【０１３４】Ａデバイスに設定された場合、ａ＿ｉｄｌ
ｅステートでは、ＶＢＵＳへの電流供給が行われず、か
つデータ信号線Ｄ＋、Ｄ−が駆動されない。しかしなが
らＡデバイスとしては、接続相手のＢデバイスからのＳ
ＲＰを検出する必要があるため、ＯＴＧコントローラ２
１０及びＣＰＵインタフェース２９０にクロックを供給
しておく必要がある。そこで、ａ＿ｉｄｌｅステートで
は、ＯＴＧＣクロックＯＴＧＣ＿ＣＬＫのみ供給する。

【０１３５】ａ＿ｗａｉｔ＿ｖｒｉｓｅステートはＶＢ
ＵＳの電圧が所与の閾値電圧に達するのを待つステート
であり、ａ＿ｗａｉｔ＿ｂｃｏｎステートはＢデバイス
でデータ信号線がプルアップされるのを待つステートで
ある。そのため、両ステートではＯＴＧコントローラ２
１０及びＣＰＵインタフェース２９０にクロックを供給
しておく必要がある。

【０１３６】ａ＿ｈｏｓｔステートでは、ＨＣ２２０に
よりホスト動作が行われる。したがって、ホスト機能と
排他的に切り替えられるペリフェラル機能の動作制御を
行うＰＣ２３０についてはクロックを供給する必要がな
い。そのためａ＿ｈｏｓｔステートでは、ＰＣクロック
ＰＣ＿ＣＬＫのみ供給を停止させることにより、低消費
電力化を図ることができる。

【０１３７】ａ＿ｓｕｓｐｅｎｄステートでは、Ｂデバ
イスはＳＲＰやＨＮＰを開始することができる。そのた
め、ＯＴＧコントローラ２１０及びＣＰＵインタフェー
ス２９０にクロックを供給しておく必要がある。

【０１３８】ａ＿ｐｅｒｉｐｈｅｒａｌステートでは、
ＰＣ２３０によりペリフェラル動作が行われる。したが
って、ペリフェラル機能と排他的に切り替えられるホス
ト機能の動作制御を行うＨＣ２２０についてはクロック
を供給する必要がない。そのためａ＿ｐｅｒｉｐｈｅｒ
ａｌステートでは、ＨＣクロックＨＣ＿ＣＬＫのみ供給
を停止させることにより、低消費電力化を図ることがで
きる。

【０１３９】ａ＿ｗａｉｔ＿ｖｆａｌｌステートは、Ｖ
ＢＵＳの電圧が所与の閾値電圧を下回るのを待つステー
トである。そのため、ＯＴＧコントローラ２１０及びＣ
ＰＵインタフェース２９０にクロックを供給しておく必
要がある。

【０１４０】ａ＿ｖｂｕｓ＿ｅｒｒステートでは、過電
流によりＶＢＵＳの電圧が下がるのを待つステートであ
る。そのため、ＯＴＧコントローラ２１０及びＣＰＵイ
ンタフェース２９０にクロックを供給しておく必要があ
る。

【０１４１】一方、Ｂデバイスに設定された場合、ｂ＿
ｉｄｌｅステートは、ＵＳＢケーブルが接続されていな
いときのデフォルトのステートである。したがって、デ
ータ転送制御を行うことなく電流が消費されてしまう事
態を回避するため、ＯＴＧデバイスコントローラＩＣ２
００の各部へのクロックの供給を停止する。ｂ＿ｉｄｌ
ｅステートから他のステートに遷移するときは、まず、
遷移条件に対応した割り込み（例えば、後述するＣｈａ
ｎｇｅＩＤ割り込みやＣｒｏｓｓ４４Ｖ割り込み）をト
リガとして発振回路及びＰＬＬ回路の動作を開始させ
る。その後、クロックが安定して供給されてＯＴＧコン
トローラ２１０及びＣＰＵインタフェース２９０にステ
ートコマンドを設定可能になった後に、遷移先のステー
トに対応したステートコマンドが設定される。

【０１４２】ｂ＿ｓｒｐ＿ｉｎｉｔステートでは、Ｂデ
バイスがＳＲＰを開始するステートである。ｂ＿ｓｒｐ
＿ｉｎｉｔステートでは、ＳＲＰによりデータラインパ
ルシング及びＶＢＵＳパルシングを行うために、ＯＴＧ
コントローラ２１０及びＣＰＵインタフェース２９０に
クロックを供給しておく必要がある。

【０１４３】ｂ＿ｐｅｒｉｐｈｅｒａｌステートでは、
ＰＣ２３０によりペリフェラル動作が行われる。したが
って、ペリフェラル機能と排他的に切り替えられるホス
ト機能の動作制御を行うＨＣ２２０についてはクロック
を供給する必要がない。そのためｂ＿ｐｅｒｉｐｈｅｒ
ａｌステートでは、ＨＣクロックＨＣ＿ＣＬＫのみ供給
を停止させることにより、低消費電力化を図ることがで
きる。

【０１４４】ところが、ｂ＿ｐｅｒｉｈｅｒａｌステー
トであっても、ＵＳＢ２．０規格によれば、ダウンスト
リームデバイス（the downstream device）としてのＢ
デバイスは、接続相手であるアップストリームデバイス
（the upstream device）としてのＡデバイスが３ｍｓ
以上バスをサスペンド状態にしたことを検出すると、Ａ
デバイスはＵＳＢホストのサスペンド状態となる。この
場合、ホストとして動作するＡデバイスがＵＳＢサスペ
ンド状態であるため、Ｂデバイスは動作することができ
ないため、全てのブロックへのクロックの供給を停止さ
せることで、低消費電力化を図ることができる。

【０１４５】ｂ＿ｗａｉｔ＿ａｃｏｎステートは、ＨＮ
ＰによりＡデバイスがペリフェラルになるのを待つステ
ートである。したがって、ＯＴＧコントローラ２１０及
びＣＰＵインタフェース２９０のみクロックを供給させ
ればよい。しかしながら、ｂ＿ｗａｉｔ＿ａｃｏｎステ
ートは、通常の場合、ｂ＿ｐｅｒｉｈｅｒａｌステート
からｂ＿ｈｏｓｔステートへの遷移途中である。そこ
で、ｂ＿ｗａｉｔ＿ａｃｏｎステートの期間が短い場合
には、ｂ＿ｐｅｒｉｐｈｅｒａｌステートと同じクロッ
ク供給制御を行う方が制御が簡素化される。したがっ
て、図１３ではｂ＿ｐｅｒｉｐｈｅｒａｌステートと同
じクロック制御パターンになっている。

【０１４６】ｂ＿ｈｏｓｔステートでは、ＨＣ２２０に
よりホスト動作が行われる。しかしながら、ホスト機能
と排他的に切り替えられるペリフェラル機能の動作制御
を行うＰＣ２３０についてはクロックを供給する必要が
ない。そのためｂ＿ｈｏｓｔステートでは、ＰＣクロッ
クＰＣ＿ＣＬＫのみ供給を停止させることにより、低消
費電力化を図ることができる。

【０１４７】その他、テストモードでは全機能ブロック
について所与の検査を行うために、全機能ブロックにク
ロックが供給される。

【０１４８】以上のようにＡデバイス及びＢデバイスの
各ステートについて、回路ブロック単位でクロック制御
を行う場合、クロック制御パターンは、Ｗａｉｔモー
ド、Ｈｏｓｔモード、Ｐｅｒｉｐｈｅｒａｌモード、Ａ
ｌｌＳｌｅｅｐモード、ＡｌｌＡｃｔｉｖｅモードの５
パターンである。

【０１４９】Ｗａｉｔモードでは、ＯＴＧコントローラ
２１０、ＣＰＵインタフェース２９０及びホスト／ペリ
フェラル切り替え回路２７０にのみクロック（ＯＴＧＣ
クロックＯＴＧＣ＿ＣＬＫ）が供給される。

【０１５０】Ｈｏｓｔモードでは、ＯＴＧコントローラ
２１０、ＣＰＵインタフェース２９０及びホスト／ペリ
フェラル切り替え回路２７０及びＨＣ２２０にクロック
（ＯＴＧＣクロックＯＴＧＣ＿ＣＬＫ、ＨＣクロックＨ
Ｃ＿ＣＬＫ）が供給される。

【０１５１】Ｐｅｒｉｐｈｅｒａｌモードでは、ＯＴＧ
コントローラ２１０、ＣＰＵインタフェース２９０及び
ホスト／ペリフェラル切り替え回路２７０及びＰＣ２３
０にのみクロック（ＯＴＧＣクロックＯＴＧＣ＿ＣＬ
Ｋ、ＰＣクロックＰＣ＿ＣＬＫ）が供給される。

【０１５２】ＡｌｌＳｌｅｅｐモードでは、全機能ブロ
ックのみならず、発振回路及びＰＬＬ回路の発振動作も
停止される。

【０１５３】ＡｌｌＡｃｔｉｖｅモードでは、全機能ブ
ロックに対してクロックが供給される。

【０１５４】このような５パターンのいずれかのパター
ンが、クロック制御パターンとしてファームウェアによ
りクロック制御回路３００に設定される。クロック制御
回路３００では、クロック制御パターンをデコードして
回路ブロック単位で、クロックの出力制御が行われる。

【０１５５】３．４ 具体的な構成例 図１４に、クロックコントローラ２９４の詳細な構成例
を示す。

【０１５６】ただし、図１１に示すクロック制御回路３
００と同一部分には同一符号を付し、適宜説明を省略す
る。

【０１５７】クロック生成回路３１０は、発振回路３１
２、ＰＬＬ回路３１４、クロック分配制御回路３１６を
含む。

【０１５８】クロック生成回路３１０では、発振回路３
１２から発振クロックＸＣＬＫが出力され、ＰＬＬ回路
３１４において発振クロックＸＣＬＫを逓倍したＰＬＬ
クロックＰＬＬ＿ＣＬＫが生成される。ＰＬＬクロック
ＰＬＬ＿ＣＬＫは、クロック分配制御回路３１６に供給
される。

【０１５９】クロック分配制御回路３１６は、ＰＬＬク
ロックＰＬＬ＿ＣＬＫを用いて、回路ブロック単位にク
ロック（図１４ではトランシーバＸｃｖｒ＿ＣＬＫ、Ｈ
ＣクロックＨＣ＿ＣＬＫ、ＰＣクロックＰＣ＿ＣＬＫ、
メインクロックＭａｉｎ＿ＣＬＫ、ＯＴＧＣクロックＯ
ＴＧＣ＿ＣＬＫ）を生成する。クロック分配制御回路３
１６は、Ｘｃｖｒ＿ＣＬＫ生成回路３５０、ＨＣ＿ＣＬ
Ｋ生成回路３５２、ＰＣ＿ＣＬＫ生成回路３５４、Ｍａ
ｉｎ＿ＣＬＫ生成回路３５６、ＯＴＧＣ＿ＣＬＫ生成回
路３５８を含む。Ｘｃｖｒ＿ＣＬＫ生成回路３５０は、
ＰＬＬクロックＰＬＬ＿ＣＬＫを用いて所与の周波数の
トランシーバクロックＸｃｖｒ＿ＣＬＫを生成すると共
に、クロックコマンドデコーダ３２８からの出力制御信
号ＸｃｖｒＳｌｅｅｐに基づいてトランシーバクロック
Ｘｃｖｒ＿ＣＬＫの停止又はその周波数を低減する出力
制御を行う。ＨＣ＿ＣＬＫ生成回路３５２は、ＰＬＬク
ロックＰＬＬ＿ＣＬＫを用いて所与の周波数のＨＣクロ
ックＨＣ＿ＣＬＫを生成すると共に、クロックコマンド
デコーダ３２８からの出力制御信号ＨＣＳｌｅｅｐに基
づいてＨＣクロックＨＣ＿ＣＬＫの出力制御を行う。Ｐ
Ｃ＿ＣＬＫ生成回路３５４は、ＰＬＬクロックＰＬＬ＿
ＣＬＫを用いて所与の周波数のＰＣクロックＰＣ＿ＣＬ
Ｋを生成すると共に、クロックコマンドデコーダ３２８
からの出力制御信号ＰＣＳｌｅｅｐに基づいてＰＣクロ
ックＰＣ＿ＣＬＫの出力制御を行う。Ｍａｉｎ＿ＣＬＫ
生成回路３５６は、ＰＬＬクロックＰＬＬ＿ＣＬＫを用
いて所与の周波数のメインクロックＭａｉｎ＿ＣＬＫを
生成すると共に、クロックコマンドデコーダ３２８から
の出力制御信号ＭａｉｎＳｌｅｅｐに基づいてメインク
ロックＭａｉｎ＿ＣＬＫの出力制御を行う。ＯＴＧＣ＿
ＣＬＫ生成回路３５８は、ＰＬＬクロックＰＬＬ＿ＣＬ
Ｋを用いて所与の周波数のＯＴＧＣクロックＯＴＧＣ＿
ＣＬＫを生成すると共に、クロックコマンドデコーダ３
２８からの出力制御信号ＯＴＧＣＳｌｅｅｐに基づいて
ＯＴＧＣクロックＯＴＧＣ＿ＣＬＫの出力制御を行う。

【０１６０】クロック出力制御回路３２０の起動回路３
３０は、発振回路起動タイマ３６０、ＰＬＬ回路起動タ
イマ３６２、発振回路ウェイクアップ（OSCWakeUp）回
路３６４、ＰＬＬ回路ウェイクアップ（PLLWakeUp）回
路３６６を含む。

【０１６１】発振回路起動タイマ３６０は、クロックコ
ントロールレジスタ３２２に設定されたウェイト数を発
振出力安定期間とし、タイマ起動後、該ウェイト数分を
経過したときに、ＰＬＬ回路起動信号を出力し、ＰＬＬ
回路３１４のＰＬＬ発振を開始させると共にＰＬＬ回路
起動タイマ３６２を起動させる。

【０１６２】ＰＬＬ回路起動タイマ３６２は、クロック
コントロールレジスタ３２２に設定されたウェイト数を
ＰＬＬ発振出力安定期間とし、タイマ起動後、該ウェイ
ト数分を経過したときに、ＰＬＬ回路ウェイクアップ信
号をＰＬＬウェイクアップ回路３６６に出力する。

【０１６３】発振回路ウェイクアップ回路３６４には、
クロックコマンドデコーダ３２８から出力される発振回
路発振イネーブル信号が入力される。発振回路発振イネ
ーブル信号によりイネーブル状態になった発振回路ウェ
イクアップ回路３６４は、レジュームトリガ信号により
起動され、発振イネーブル信号ＯＳＣｅｎを発振回路３
１２に出力する。より具体的には、発振回路発振イネー
ブル信号によりイネーブル状態になった発振回路ウェイ
クアップ回路３６４は、リモートウェイクアップ（Remo
teWakeUp）トリガ又はローカルウェイクアップ（LocalW
akeUp）トリガにより起動され、発振イネーブル信号Ｏ
ＳＣｅｎを発振回路３１２に出力する。リモートウェイ
クアップトリガは、Ａデバイスが、ａ＿ｓｕｓｐｅｎｄ
ステートからａ＿ｈｏｓｔステートに遷移するとき、Ｂ
デバイスがラインステートを「Ｋ」状態にしたことを検
出したときにアクティブとなる。ローカルウェイクアッ
プトリガは、ＣｈａｎｇｅＩＤ割り込み、Ｄｅｔｎｏｎ
Ｊ割り込み又はＣｒｏｓｓ４４Ｖ割り込みが発生したと
きにアクティブとなる。ここでＣｈａｎｇｅＩＤ割り込
みは、例えばｂ＿ｉｄｌｅステートからａ＿ｉｄｌｅス
テートに遷移するときに、Ｍｉｎｉ−Ａプラグが挿入さ
れたときのようにＩＤ端子の変化をトリガとして発生す
る。ＤｅｔｎｏｎＪ割り込みは、ｂ＿ｉｄｌｅステート
からｂ＿ｐｅｒｉｐｈｅｒａｌステートに遷移するとき
に、ラインステートが「Ｊ」状態でないことを検出した
ときに発生する。Ｃｒｏｓｓ４４Ｖ割り込みは、Ａデバ
イスにおいてＶＢＵＳの電圧が所与の閾値電圧が４．４
Ｖを境に変化したときに発生する。

【０１６４】ＰＬＬ回路ウェイクアップ回路３６６に
は、クロックコマンドデコーダ３２８から出力されるＰ
ＬＬ回路発振イネーブル信号が入力される。ＰＬＬ回路
発振イネーブル信号によりイネーブル状態になったＰＬ
Ｌ回路ウェイクアップ回路３６６は、ＰＬＬ回路起動タ
イマ３６２からのＰＬＬ回路ウェイクアップ信号により
起動され、ＰＬＬ回路出力イネーブル信号を生成する。

【０１６５】クロックコントロールレジスタ３２２に
は、書き込みイネーブル信号ＣＰＵ＿Ｃｔｌ＿ｗｒに基
づき、ファームウェアにより発振回路又はＰＬＬ回路の
ウェイト数がＣＰＵ＿ＷＤａｔａとして設定される。

【０１６６】クロックコマンドレジスタ３２６には、フ
ァームウェアからの書き込みイネーブル信号ＣＰＵ＿Ｃ
ｍｄ＿ｗｒ又はＯＴＧコントローラ２１０からの書き込
みイネーブル信号ＯＴＧＣ＿Ｃｍｄ＿ｗｒに基づき、フ
ァームウェアからのクロックコマンド又はＯＴＧコント
ローラ２１０からのクロックコマンドが設定される。な
お、書き込みイネーブル信号ＯＴＧＣ＿Ｃｍｄ＿ｗｒに
は、ラインステートの監視結果に基づいて生成されるト
リガ信号（例えば、上述のリモートウェイクアップトリ
ガやローカルウェイクアップ）も含まれる。

【０１６７】クロックモニタレジスタ３２４には、発振
回路ウェイクアップ回路３６４から出力される発振イネ
ーブル信号ＯＳＣｅｎの状態がＥｎＯＳＣとして割り当
てられているビットフィールドに設定される。また発振
回路起動タイマ３６０から出力されるＰＬＬイネーブル
信号ＰＬＬｅｎの状態が、ＥｎＰＬＬとして割り当てら
れているクロックモニタレジスタ３２４のビットフィー
ルドに設定される。更にＰＬＬ回路ウェイクアップ回路
３６６から出力されるＰＬＬ回路出力イネーブル信号の
状態が、ＰＬＬＣｌｋＡｃｔｉｖｅとして割り当てられ
ているクロックモニタレジスタ３２４のビットフィール
ドに設定される。更にまた、クロックコマンドデコーダ
３２８から出力されるクロック分配制御信号ＯＴＧＣＳ
ｌｅｅｐの状態が、ＣＰＵＣｌｋＡｃｔｉｖｅとして割
り当てられているクロックモニタレジスタ３２４のビッ
トフィールドに設定される。このようなクロックコマン
ドレジスタ３２６の内容は、ファームウェアからの読み
出しイネーブル信号ＣＰＵ＿Ｍｏｎ＿ｒに基づき、ＣＰ
Ｕ＿ＲＤａｔａとして読み出される。

【０１６８】クロックコマンドデコーダ３２８は、クロ
ックコマンドレジスタ３２６に設定されたクロックコマ
ンドをデコードして、発振回路発振イネーブル信号、Ｐ
ＬＬ回路発振イネーブル信号、クロック分配制御信号Ｘ
ｃｖｒＳｌｅｅｐ、ＨＣＳｌｅｅｐ、ＰＣＳｌｅｅｐ、
ＭａｉｎＳｌｅｅｐ、ＯＴＧＣＳｌｅｅｐ（広義には出
力制御信号）を生成する。クロック分配制御信号は、そ
れぞれＸｃｖｒ＿ＣＬＫ生成回路３５０、ＨＣ＿ＣＬＫ
生成回路３５２、ＰＣ＿ＣＬＫ生成回路３５４、Ｍａｉ
ｎ＿ＣＬＫ生成回路３５６、ＯＴＧＣ＿ＣＬＫ生成回路
３５８に供給される。

【０１６９】次にこのような構成のクロックコントロー
ラ２９４の動作について説明する。

【０１７０】図１５乃至図２０に、クロックコントロー
ラ２９４の動作タイミングの例を示す。

【０１７１】図１５はリセット後のデフォルト状態か
ら、Ｂデバイスのアイドル状態に遷移するときのクロッ
ク供給制御の動作タイミングの一例である。クロックコ
ントローラ２９４は、リセットされると、クロックコマ
ンドレジスタ３２６に、内部状態の初期化のため全機能
ブロックにクロックを供給するＡｌｌＡｃｔｉｖｅモー
ドに対応するクロックコマンドが設定される。これによ
り、クロック分配制御信号（広義には出力制御信号）Ｘ
ｃｖｒＳｌｅｅｐ、ＨＣＳｌｅｅｐ、ＰＣＳｌｅｅｐ、
ＭａｉｎＳｌｅｅｐ、ＯＴＧＣＳｌｅｅｐがそれぞれ
「Ｌ」レベルとしてデコード出力される。そして、発振
回路発振イネーブル信号及びＰＬＬ回路発振イネーブル
信号（広義には出力制御信号）が、それぞれイネーブル
状態としてデコード出力される。したがって、発振回路
及びＰＬＬ回路が発振動作を行い、ＰＬＬクロックＰＬ
Ｌ＿ＣＬＫを出力する。そして、クロック分配制御回路
３１６からトランシーバクロックＸｃｖｒ＿ＣＬＫ、Ｈ
ＣクロックＨＣ＿ＣＬＫ、ＰＣクロックＰＣ＿ＣＬＫ、
メインクロックＭａｉｎ＿ＣＬＫ、ＯＴＧＣクロックＯ
ＴＧＣ＿ＣＬＫが出力される。

【０１７２】その後、Ｂデバイスのアイドル状態になる
と、ファームウェアはクロックコマンドレジスタ３２６
に、ＡｌｌＳｌｅｅｐモードに対応するクロックコマン
ドが設定される。これにより、クロック分配制御信号
（広義には出力制御信号）ＸｃｖｒＳｌｅｅｐ、ＨＣＳ
ｌｅｅｐ、ＰＣＳｌｅｅｐ、ＭａｉｎＳｌｅｅｐ、ＯＴ
ＧＣＳｌｅｅｐがそれぞれ「Ｈ」レベルとしてデコード
出力される。したがって、クロック分配制御回路３１６
からトランシーバクロックＸｃｖｒ＿ＣＬＫ、ＨＣクロ
ックＨＣ＿ＣＬＫ、ＰＣクロックＰＣ＿ＣＬＫ、メイン
クロックＭａｉｎ＿ＣＬＫ、ＯＴＧＣクロックＯＴＧＣ
＿ＣＬＫの出力が停止される。そして、ＰＬＬ回路発振
イネーブル信号及び発振回路発振イネーブル信号（広義
には出力制御信号）がディセーブル（ｄｉｓａｂｌｅ）
状態としてデコードされるため、発振動作を停止する。

【０１７３】図１６は、ＡデバイスでのＢデバイス検知
待ち状態からホスト状態になるときのクロック供給制御
の動作タイミングの一例である。Ａデバイスにおいて、
ａ＿ｗａｉｔ＿ｂｃｏｎステートからａ＿ｈｏｓｔステ
ートに遷移したときに、ファームウェアによりＷａｉｔ
モードに対応して設定されていたクロックコマンドレジ
スタに、Ｈｏｓｔモードに対応するクロックコマンドが
設定される。これにより、新たにＨＣクロックＨＣ＿Ｃ
ＬＫ、トランシーバクロックＸｃｖｒ＿ＣＬＫ及びメイ
ンクロックＭａｉｎ＿ＣＬＫの出力が開始される。

【０１７４】図１７は、Ａデバイスでホスト状態からサ
スペンド状態になるときのクロック供給制御の動作タイ
ミングの一例である。Ａデバイスにおいて、ａ＿ｈｏｓ
ｔステートからａ＿ｓｕｓｐｅｎｄステートに遷移した
ときに、ファームウェアによりＨｏｓｔモードに対応し
て設定されていたクロックコマンドレジスタに、Ｗａｉ
ｔモードに対応するクロックコマンドが設定される。こ
れにより、ＨＣクロックＨＣ＿ＣＬＫ、トランシーバク
ロックＸｃｖｒ＿ＣＬＫ及びメインクロックＭａｉｎ＿
ＣＬＫの出力が停止される。

【０１７５】図１８は、Ｂデバイスでホスト状態からペ
リフェラル状態になるときのクロック供給制御の動作タ
イミングの一例である。Ｂデバイスにおいて、ｂ＿ｈｏ
ｓｔステートからｂ＿ｐｅｒｉｐｈｅｒａｌステートに
遷移したときに、ファームウェアによりＨｏｓｔモード
に対応して設定されていたクロックコマンドレジスタ
に、Ｐｅｒｉｐｈｅｒａｌモードに対応するクロックコ
マンドが設定される。これにより、ＨＣクロックＨＣ＿
ＣＬＫの出力が停止され、ＰＣクロックＰＣ＿ＣＬＫの
出力が開始される。

【０１７６】図１９は、Ａデバイスでアイドル状態から
テスト状態になるときのクロック供給制御の動作タイミ
ングの一例である。Ａデバイスにおいて、ファームウェ
アによりＷａｉｔモードに対応して設定されていたクロ
ックコマンドレジスタに、ＡｌｌＡｃｔｉｖｅモードに
対応するクロックコマンドが設定される。これにより、
新たにＨＣクロックＨＣ＿ＣＬＫ、ＰＣクロックＰＣ＿
ＣＬＫ、トランシーバクロックＸｃｖｒ＿ＣＬＫ及びメ
インクロックＭａｉｎ＿ＣＬＫの出力が開始される。

【０１７７】なおクロックコマンドレジスタには、上述
した５種類のクロック制御パターンのみが設定されるも
のではなく、発振回路３１２及びＰＬＬ回路３１４の出
力制御を行う発振回路発振イネーブル信号及びＰＬＬ回
路発振イネーブル信号の少なくとも１つを、クロックコ
マンドをデコードさせて出力させるようにしてもよい。

【０１７８】図２０は、テスト状態において、ＰＬＬ回
路の出力を停止させるときのクロック供給制御の動作タ
イミングの一例である。ファームウェアによりＡｌｌＡ
ｃｔｉｖｅモードに対応して設定されていたクロックコ
マンドレジスタに、ＰＬＬ回路出力イネーブル信号をデ
ィセーブルにするためのクロックコマンドが設定され
る。この場合、ＰＬＬ回路発振イネーブル信号をディセ
ーブルにすると、ＰＬＬ回路出力イネーブル信号がディ
セーブルになる。そして、発振回路３１２の発振出力を
除く全クロックの出力を停止している。

【０１７９】なお上述したクロックコマンドは、遷移制
御された遷移先のステートに対応するステートコマンド
と同一タイミングで設定するようにしてもよいし、互い
に時間差を設けて設定するようにしてもよく、遷移制御
されるステートにおいて任意のタイミングで設定するこ
とができる。

【０１８０】図２１及び図２２に、このようなクロック
制御回路がクロックコントローラとして適用されたＯＴ
ＧデバイスコントローラＩＣ２００を用いたデータ転送
制御の一例を示す。

【０１８１】ここでは、デフォルト状態のｂ＿ｉｄｌｅ
ステートからＡデバイスとしてａ＿ｈｏｓｔステートに
遷移するまでの間で行われるファームウェアの処理と、
接続相手とのやり取りを示している。

【０１８２】Ｃｏｎｎｅｃｔ（Ｊ）Ｄｅｔは、接続相手
と接続されたか否かを検出するためにラインステートが
「Ｊ」状態であることを検出する機能をいう。Ｄｉｓｃ
ｏｎｎｅｃｔ（ＳＥ０）Ｄｅｔは、接続相手と切断され
たか否かを検出するためにラインステートが「ＳＥ０」
状態であることを検出する機能をいう。

【０１８３】上述したようにデュアルロールデバイス
は、デフォルト状態ではｂ＿ｉｄｌｅステートである。
このときＣＰＵ（ファームウェア）により、ＡｌｌＳｌ
ｅｅｐモードに対応するクロックコマンドが、クロック
コマンドレジスタに設定される。これにより、図１５に
示すように全クロックの出力が停止される。

【０１８４】その後、接続相手にはＭｉｎｉ−Ｂプラグ
が挿入され、ＯＴＧデバイスコントローラＩＣ２００に
Ｍｉｎｉ−Ａプラグが挿入されると、ＩＤ信号が変化し
たことを示すＣｈｎａｇｅＩＤ割り込みがＣＰＵ（ファ
ームウェア）に通知される。なお、ＣＰＵに通知される
割り込み信号は、ＣＰＵにより非アクティブになるよう
に制御される。

【０１８５】ＣＰＵは、図５に示したように、遷移先の
ステートがａ＿ｉｄｌｅステートであると判断して、Ｏ
ＴＧステートコマンドを設定する。したがって、ＯＴＧ
デバイスコントローラＩＣ２００では、ａ＿ｉｄｌｅス
テートにおけるコントロール信号に基づいて各ブロック
が制御される。更にＣＰＵは、図１３に示すようにａ＿
ｉｄｌｅステートにおけるクロック制御パターンをＷａ
ｉｔモードであると判断し、Ｗａｉｔモードに対応する
クロックコマンドを、クロックコマンドレジスタに設定
する。これにより、ＯＴＧＣクロックＯＴＧＣ＿ＣＬＫ
のみ出力が開始され、ＯＴＧコントローラ２１０、ＣＰ
Ｕインタフェース２９０及びホスト／ペリフェラル切り
替え回路２７０に対してクロックが供給される。

【０１８６】続いて、上位アプリケーションからバスの
使用要求があると（ａ＿ｂｕｓ＿ｒｅｑ）、ＣＰＵは、
遷移先のステートがａ＿ｗａｉｔ＿ｖｒｉｓｅステート
であると判断して、ＯＴＧステートコマンドを設定す
る。更にＣＰＵは、図１３に示すようにａ＿ｗａｉｔ＿
ｖｒｉｓｅステートにおけるクロック制御パターンがＷ
ａｉｔモードであると判断し、Ｗａｉｔモードに対応す
るクロックコマンドをクロックコマンドレジスタに設定
する。この場合、各クロックの出力状態は、ａ＿ｉｄｌ
ｅステートのときと変わらない。

【０１８７】ａ＿ｗａｉｔ＿ｖｒｉｓｅステートに対応
したステートコマンドが設定されてａ＿ｗａｉｔ＿ｖｒ
ｉｓｅステートに遷移すると、ＣＰＵは２００ｍｓのタ
イマを起動する。そして、ＶＢＵＳの電圧が所与の閾値
電圧を越えたことが検出されると、Ｃｒｏｓｓ４４Ｖ割
り込みにより、当該ステートにおけるタイマを停止する
と共に、遷移先のステートがａ＿ｗａｉｔ＿ｂｃｏｎス
テートであると判断して、ＯＴＧステートコマンドを設
定する。なお、ＣＰＵは起動したタイマが２００ｍｓに
なってタイムアウトとなった場合にも、ａ＿ｗａｉｔ＿
ｂｃｏｎステートに遷移するものと判断し、ａ＿ｗａｉ
ｔ＿ｂｃｏｎステートに対応するＯＴＧステートコマン
ドを設定することができる。更にＣＰＵは、図１３に示
すようにａ＿ｗａｉｔ＿ｂｃｏｎステートにおけるクロ
ック制御パターンがＷａｉｔモードであると判断し、Ｗ
ａｉｔモードに対応するクロックコマンドをクロックコ
マンドレジスタに設定する。この場合、各クロックの出
力状態は、ａ＿ｗａｉｔ＿ｖｒｉｓｅステートのときと
変わらない。

【０１８８】ａ＿ｗａｉｔ＿ｂｃｏｎステートに遷移す
ると、ＣＰＵは２００ｍｓのタイマを起動する。そし
て、ラインステートが「Ｊ」状態であることを規定時
間、検出するとＣｈａｎｇｅＣｏｎｎＳｔａｔ割り込み
により、タイマを停止すると共に、遷移先のステートが
ａ＿ｈｏｓｔステートであると判断して、ＯＴＧステー
トコマンドを設定する。更にＣＰＵは、図１３に示すよ
うにａ＿ｈｏｓｔステートにおけるクロック制御パター
ンがＨｏｓｔモードであると判断し、Ｈｏｓｔモードに
対応するクロックコマンドをクロックコマンドレジスタ
に設定する。これにより、図１６に示すように、ＨＣク
ロックＨＣ＿ＣＬＫ、メインクロックＭａｉｎ＿ＣＬＫ
及びトランシーバクロックＸｃｒｖ＿ＣＬＫの出力が開
始される。

【０１８９】３．５ 他の構成例 クロック制御回路は、図１４に示すように全クロック制
御パターンに対応してクロックコマンドを設定する必要
はなく、少なくとも１つのクロック制御パターンに対応
するクロックコマンドを設定することができればよい。

【０１９０】図２３に、図１４に示すクロックコントロ
ーラの別の構成例を示す。

【０１９１】クロックコマンドデコーダ４００は、クロ
ックコマンドレジスタ４０２に設定されたクロックコマ
ンドをデコードして、出力制御信号を生成する。図２３
では、出力制御信号として、クロック分配制御信号とし
てのＯＴＧＣＳｌｅｅｐと、発振回路発振イネーブル信
号とＰＬＬ回路発振イネーブル信号とが生成される。

【０１９２】クロックコントロールレジスタ４０４に
は、ファームウェア若しくはＯＴＧコントローラ２１０
等のハードウェアにより、クロックコントロールデータ
が設定される。クロックコントローラ３９０では、図２
４に示すようにクロックコントロールレジスタとして、
発振ウェイト数として発振回路ウェイクアップタイムＯ
ＳＣＷａｋｅＵｐＴｉｍｅ［１：０］、ＰＬＬ発振ウェ
イト数としてＰＬＬ回路ウェイクアップタイムＰＬＬＷ
ａｋｅＵｐＴｉｍｅ［１：０］、回路ブロック単位にク
ロック供給制御を行うクロック分配制御信号ＸｃｖｒＳ
ｌｅｅｐ、ＨＣＳｌｅｅｐ、ＰＣＳｌｅｅｐ、Ｍａｉｎ
Ｓｌｅｅｐが生成される。

【０１９３】クロックコマンドレジスタ４０２には、図
２４に示すように、ファームウェア若しくはＯＴＧコン
トローラ２１０等のハードウェアにより、クロックコマ
ンドが設定される。

【０１９４】クロックモニタレジスタ４０６には、図２
４に示すように、ＯＴＧＣクロックＯＴＧＣ＿ＣＬＫの
供給有無、ＰＬＬクロックＰＬＬ＿ＣＬＫの出力有無、
ＰＬＬ回路の有効／無効ＥｎＰＬＬ、発振回路の有効／
無効ＥｎＯＳＣが設定される。

【０１９５】このように、少なくとも１つのクロック制
御パターンを用いてクロック供給制御を行うことによ
り、処理を簡素化し、無駄な電力消費を抑えることがで
きる。またクロックコントロールレジスタを用いて回路
ブロック単位にクロック供給制御を併用して行うこと
で、より細かなクロック供給制御が可能となる。

【０１９６】図２５乃至図３０に、クロックコントロー
ラ３９０の動作タイミングの例を示す。

【０１９７】例えばクロックコマンドが「５５ｈ」のと
きＯＳＣウェイクアップ、［ａａｈ］のときＯＳＣスリ
ープ、「３ｃｈ」のときＰＬＬウェイクアップ、「ｃ３
ｈ」のときＰＬＬスリープ、「６９ｈ」のときＯＴＧＣ
＿ＣＬＫのウェイクアップ、「９６ｈ」のときＯＴＧＣ
＿ＣＬＫスリープとする。

【０１９８】図２５はリセット後のデフォルト状態か
ら、Ｂデバイスのアイドル状態に遷移するときのクロッ
ク供給制御の動作タイミングの一例である。クロックコ
ントローラ３９０は、リセットされると、クロックコマ
ンドレジスタ４０２に「００ｈ」が設定され、全クロッ
クの出力が行われる。その後、ＣＰＵ（ファームウェ
ア）は、クロックコントロールレジスタ４０４により、
クロック分配制御信号Ｘｃｖｒ＿Ｃｌｅｅｐ、ＨＣＳｌ
ｅｅｐ、ＰＣＳｌｅｅｐ、ＭａｉｎＳｌｅｅｐを「Ｈ」
レベルにして、ＨＣクロックＨＣ＿ＣＬＫ、ＰＣクロッ
クＰＣ＿ＣＬＫ、メインクロックＭａｉｎ＿ＣＬＫ、ト
ランシーバクロックＸｃｖｒ＿ＣＬＫの出力を停止す
る。

【０１９９】続いて、Ｂデバイスのアイドル状態になる
と、ファームウェアは、クロックコマンドレジスタ４０
２に「６９ｈ」、「ｃ３ｈ」、「ａａｈ」、「００ｈ」
を順次設定して、ＯＴＧＣクロックＯＴＧＣ＿ＣＬＫ、
ＰＬＬクロックＰＬＬ＿ＣＬＫ、発振クロックＸＣＬＫ
の順に出力を停止させる。

【０２００】図２６は、ＡデバイスでのＢデバイス検知
待ち状態からホスト状態になるときのクロック供給制御
の動作タイミングの一例である。Ａデバイスにおいて、
ａ＿ｗａｉｔ＿ｂｃｏｎステートからａ＿ｈｏｓｔステ
ートに遷移したときに、ファームウェアによりクロック
コントロールレジスタ４０４を用いて、ＨＣクロックＨ
Ｃ＿ＣＬＫ、トランシーバクロックＸｃｖｒ＿ＣＬＫ及
びメインクロックＭａｉｎ＿ＣＬＫの出力を開始させ
る。こうすることで、ＰＣクロックＰＣ＿ＣＬＫのみク
ロックが供給されず、ａ＿ｈｏｓｔステートでの低消費
電力化を図ることができる。

【０２０１】図２７は、Ａデバイスでホスト状態からサ
スペンド状態になるときのクロック供給制御の動作タイ
ミングの一例である。Ａデバイスにおいて、ａ＿ｈｏｓ
ｔステートからａ＿ｓｕｓｐｅｎｄステートに遷移した
ときに、ファームウェアによりクロックコントロールレ
ジスタ４０４を用いてクロック分配制御信号ＨＣＳｌｅ
ｅｐ、ＭａｉｎＳｌｅｅｐ、ＸｃｖｒＳｌｅｅｐを
「Ｈ」レベルにして、ＨＣクロックＨＣ＿ＣＬＫ、トラ
ンシーバクロックＸｃｖｒ＿ＣＬＫ及びメインクロック
Ｍａｉｎ＿ＣＬＫの出力を停止させる。こうすること
で、ＯＴＧＣクロックＯＴＧＣ＿ＣＬＫのみクロックが
供給され、ａ＿ｓｕｓｐｅｎｄステートでの低消費電力
化を図ることができる。

【０２０２】図２８は、Ｂデバイスでホスト状態からペ
リフェラル状態になるときのクロック供給制御の動作タ
イミングの一例である。Ｂデバイスにおいて、ｂ＿ｈｏ
ｓｔステートからｂ＿ｐｅｒｉｐｈｅｒａｌステートに
遷移したときに、ファームウェアによりクロックコント
ロールレジスタ４０４を用い、クロック分配制御信号Ｈ
ＣＳｌｅｅｐを「Ｈ」レベルにしてＨＣクロックＨＣ＿
ＣＬＫを停止させると共に、クロック分配制御信号ＰＣ
Ｓｌｅｅｐを「Ｌ」レベルにしてＰＣクロックＰＣ＿Ｃ
ＬＫの出力を開始させる。こうすることで、ｂ＿ｐｅｒ
ｉｐｈｅｒａｌステートにおいて、ＨＣクロックＨＣ＿
ＣＬＫの供給が停止され、低消費電力化を図ることがで
きる。

【０２０３】図２９は、Ａデバイスでアイドル状態から
テスト状態になるときのクロック供給制御の動作タイミ
ングの一例である。Ａデバイスにおいて、テスト状態に
設定されると、ファームウェアによりクロックコントロ
ールレジスタ４０４を用い、クロック分配制御信号ＨＣ
Ｓｌｅｅｐ、ＰＣＳｌｅｅｐ、ＭａｉｎＳｌｅｅｐ、Ｘ
ｃｖｒＳｌｅｅｐを「Ｌ」レベルにして、ＨＣクロック
ＨＣ＿クロック、ＰＣクロックＰＣ＿ＣＬＫ、メインク
ロックＭａｉｎ＿ＣＬＫ、トランシーバクロックＸｃｖ
ｒ＿ＣＬＫの出力を開始させる。こうすることで、低消
費電力化を図る一方で、各機能ブロックのテストを行う
ことができる。

【０２０４】図３０は、テスト状態において、ＰＬＬ回
路の出力を停止させるときのクロック供給制御の動作タ
イミングの一例である。クロックコントローラ３９０
は、テスト状態において、ファームウェアによりクロッ
クコマンドレジスタ４０２に「００ｈ」が設定され、全
クロックの出力が行われる。その後、ＰＬＬ回路を停止
させる場合、ＣＰＵ（ファームウェア）は、クロックコ
ントロールレジスタ４０４により、クロック分配制御信
号ＨＣＳｌｅｅｐ、ＰＣＳｌｅｅｐ、ＭａｉｎＳｌｅｅ
ｐ、Ｘｃｖｒ＿Ｃｌｅｅｐを「Ｈ」レベルにして、ＨＣ
クロックＨＣ＿ＣＬＫ、ＰＣクロックＰＣ＿ＣＬＫ、メ
インクロックＭａｉｎ＿ＣＬＫ、トランシーバクロック
Ｘｃｖｒ＿ＣＬＫの出力を停止する。

【０２０５】続いて、ファームウェアは、クロックコマ
ンドレジスタ４０２に「６９ｈ」、「ｃ３ｈ」、「００
ｈ」を順次設定して、ＯＴＧＣクロックＯＴＧＣ＿ＣＬ
Ｋ、ＰＬＬクロックＰＬＬ＿ＣＬＫ、発振クロックＸＣ
ＬＫの順に出力を停止させる。

【０２０６】４． 電子機器 次に本実施形態のクロック制御回路が適用されたデータ
転送制御装置を含む電子機器の例について説明する。

【０２０７】例えば図３１（Ａ）に電子機器の１つであ
るプリンタの内部ブロック図を示し、図３２（Ａ）にそ
の外観図を示す。ＣＰＵ（マイクロコンピュータ）５１
０はシステム全体の制御などを行う。操作部５１１はプ
リンタをユーザが操作するためのものである。ＲＯＭ５
１６には、制御プログラム、フォントなどが格納され、
ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能す
る。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ
転送を行うためのＤＭＡコントローラである。表示パネ
ル５１９はプリンタの動作状態をユーザに知らせるため
のものである。

【０２０８】ＵＳＢを介してパーソナルコンピュータな
どの他のデバイスから送られてきたシリアルの印字デー
タは、データ転送制御装置５００によりパラレルの印字
データに変換される。そして、変換後のパラレル印字デ
ータは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字
処理部（プリンタエンジン）５１２に送られる。そし
て、印字処理部５１２においてパラレル印字データに対
して所与の処理が施され、プリントヘッダなどからなる
印字部（データの出力処理を行う装置）５１４により紙
に印字されて出力される。

【０２０９】図３１（Ｂ）に電子機器の１つであるデジ
タルカメラの内部ブロック図を示し、図３２（Ｂ）にそ
の外観図を示す。ＣＰＵ５２０はシステム全体の制御な
どを行う。操作部５２１はデジタルカメラをユーザが操
作するためのものである。ＲＯＭ５２６には制御プログ
ラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワ
ーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコン
トローラである。

【０２１０】ＣＣＤなどからなる撮像部５２２により撮
影対象の画像が読み取られ、読み取られた画像のデータ
は画像処理部５２４により処理される。そして、処理後
の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によ
りデータ転送制御装置５００に送られる。データ転送制
御装置５００は、このパラレルの画像データをシリアル
データに変換し、ＵＳＢを介してパーソナルコンピュー
タなどの他のデバイスに送信する。

【０２１１】図３１（Ｃ）に電子機器の１つであるＣＤ
−ＲＷドライブの内部ブロック図を示し、図３２（Ｃ）
にその外観図を示す。ＣＰＵ５３０はシステム全体の制
御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操
作するためのものである。ＲＯＭ５３６には制御プログ
ラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワ
ーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコン
トローラである。

【０２１２】レーザ、モータ、光学系などからなる読み
取り＆書き込み部（データの取り込み処理を行う装置又
はデータの記憶処理を行うための装置）５３３によりＣ
Ｄ−ＲＷ５３２から読み取られたデータは、信号処理部
５３４に入力され、エラー訂正処理などの所与の信号処
理が施される。そして、信号処理が施されたデータが、
ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御
装置５００に送られる。データ転送制御装置５００は、
このパラレルのデータをシリアルデータに変換し、ＵＳ
Ｂを介してパーソナルコンピュータなどの他のデバイス
に送信する。

【０２１３】一方、ＵＳＢを介して他のデバイスから送
られてきたシリアルのデータは、データ転送制御装置５
００によりパラレルのデータに変換される。そして、こ
のパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８
により信号処理部５３４に送られる。そして、信号処理
部５３４においてこのパラレルデータに対して所与の信
号処理が施され、読み取り＆書き込み部５３３によりＣ
Ｄ−ＲＷ５３２に記憶される。

【０２１４】なお、図３１（Ａ）、（Ｂ）、（Ｃ）にお
いて、ＣＰＵ５１０、５２０、５３０の他に、データ転
送制御装置５００でのデータ転送制御のためのＣＰＵを
別に設けるようにしてもよい。

【０２１５】本実施形態のデータ転送制御装置を電子機
器に用いれば、ホスト動作を行うパーソナルコンピュー
タと接続することなく、ＵＳＢ転送を行うことができ
る。特に携帯型の電子機器に用いることによって、ユー
ザはパーソナルコンピュータを持ち歩く必要がなくな
り、手軽にＵＳＢ転送を行うことができる。例えば、パ
ーソナルコンピュータを介することなく、プリンタや、
ＣＤ−ＲＷとの間でＵＳＢ転送を行うことができる。

【０２１６】また本実施形態のデータ転送制御装置を電
子機器に用いれば、ＣＰＵ上で動作するファームウェア
の処理負荷が軽減され、安価なＣＰＵを用いることが可
能になる。更に、データ転送制御装置の低コスト化、小
規模化を図れるため、電子機器の低コスト化、小規模化
も図れるようになる。

【０２１７】なお本実施形態のデータ転送制御装置を適
用できる電子機器としては、上記以外にも例えば、種々
の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁
気ディスクドライブ（ＭＯ）、ハードディスクドライ
ブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電
話機、プロジェクタ、パーソナルコンピュータ、電子手
帳、ワードプロセッサなど種々のものを考えることがで
きる。

【０２１８】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０２１９】また、本発明は、ＯＴＧ規格でのデータ転
送に適用されることが特に望ましいが、これに限定され
るものではない。例えばＯＴＧ規格と同様の思想に基づ
く規格やＯＴＧ規格を発展させた規格におけるデータ転
送にも本発明は適用できる。

【０２２０】更にまた回路ブロックの分割方法は、上述
の機能ブロックの分割方法に限定されるものではない。
ＯＴＧデバイスコントローラＩＣの各機能ブロックの動
作周波数、レイアウト配置及び回路規模に応じて複数の
回路ブロックに適宜分割することができる。

【０２２１】更にＯＴＧ規格のデータ転送として図１３
に示すクロック制御パターンでクロック供給制御を行う
ものとして説明したが、これに限定されるものではな
い。より多くのクロック制御パターンを設けることで、
より細かなクロック供給制御を行うことができるように
なる。

【０２２２】更に上述した実施形態において、転送に先
立ってＭｉｎｉ−Ａプラグが挿入されたデバイスをＡデ
バイス、Ｍｉｎｉ−Ｂプラグが挿入されたデバイスをＢ
デバイスであるものとして説明したが、転送制御中に、
Ａデバイス及びＢデバイスを入れ替え、例えばＶＢＵＳ
の供給源を切り替えるようにした場合でも、本発明は適
用できる。

【図面の簡単な説明】

【図１】図１（Ａ）は、その両端にＭｉｎｉ−Ａプラグ
及びＭｉｎｉ−Ｂプラグを有するＵＳＢケーブルの概要
を示す模式図である。図１（Ｂ）は、Ａデバイス及びＢ
デバイスについて説明するための図である。図１（Ｃ）
は、端子表を示す図である。

【図２】ＵＳＢケーブルが接続されたデュアルロールデ
バイスの例を模式的に示す図である。

【図３】ＳＲＰについて説明するための図である。

【図４】ＨＮＰについて説明するための図である。

【図５】Ａデバイスのステート遷移を説明するための図
である。

【図６】Ｂデバイスのステート遷移を説明するための図
である。

【図７】ＯＴＧデバイスコントローラＩＣの機能ブロッ
ク図である。

【図８】ＯＴＧデバイスコントローラＩＣがＡデバイス
のとき、ＨＣで行われるステート遷移の一例を示すフロ
ー図である。

【図９】ＯＴＧデバイスコントローラＩＣがＢデバイス
のとき、ＨＣで行われるステート遷移の一例を示すフロ
ー図である。

【図１０】ＯＴＧデバイスコントローラＩＣによるＨＮ
Ｐの動作タイミングの一例を示すタイミングチャートで
ある。

【図１１】クロック制御回路の構成の概要を示すブロッ
ク図である。

【図１２】回路ブロック単位に供給されるクロックにつ
いて説明するための図である。

【図１３】クロック制御パターンの一例を示す図であ
る。

【図１４】クロックコントローラの詳細な構成例を示す
回路図である。

【図１５】リセット後のデフォルト状態から、Ｂデバイ
スのアイドル状態に遷移するときのクロック供給制御の
動作タイミングの一例を示すタイミングチャートであ
る。

【図１６】ＡデバイスでのＢデバイス検知待ち状態から
ホスト状態になるときのクロック供給制御の動作タイミ
ングの一例を示すタイミングチャートである。

【図１７】Ａデバイスでホスト状態からサスペンド状態
になるときのクロック供給制御の動作タイミングの一例
を示すタイミングチャートである。

【図１８】Ｂデバイスでホスト状態からペリフェラル状
態になるときのクロック供給制御の動作タイミングの一
例を示すタイミングチャートである。

【図１９】Ａデバイスでアイドル状態からテスト状態に
なるときのクロック供給制御の動作タイミングの一例を
示すタイミングチャートである。

【図２０】テスト状態において、ＰＬＬ回路の出力を停
止させるときのクロック供給制御の動作タイミングの一
例を示すタイミングチャートである。

【図２１】ＯＴＧデバイスコントローラＩＣ２００を用
いたデータ転送制御の一例の前半部を示すシーケンス図
である。

【図２２】ＯＴＧデバイスコントローラＩＣ２００を用
いたデータ転送制御の一例の後半部を示すシーケンス図
である。

【図２３】クロックコントローラの別の詳細な構成例を
示す回路図である。

【図２４】クロックモニタレジスタ、クロックコントロ
ールレジスタ、クロックコマンドレジスタのレジスタマ
ップの一例を示す図である。

【図２５】リセット後のデフォルト状態から、Ｂデバイ
スのアイドル状態に遷移するときのクロック供給制御の
動作タイミングの一例を示すタイミングチャートであ
る。

【図２６】ＡデバイスでのＢデバイス検知待ち状態から
ホスト状態になるときのクロック供給制御の動作タイミ
ングの一例を示すタイミングチャートである。

【図２７】Ａデバイスでホスト状態からサスペンド状態
になるときのクロック供給制御の動作タイミングの一例
を示すタイミングチャートである。

【図２８】Ｂデバイスでホスト状態からペリフェラル状
態になるときのクロック供給制御の動作タイミングの一
例を示すタイミングチャートである。

【図２９】Ａデバイスでアイドル状態からテスト状態に
なるときのクロック供給制御の動作タイミングの一例を
示すタイミングチャートである。

【図３０】テスト状態において、ＰＬＬ回路の出力を停
止させるときのクロック供給制御の動作タイミングの一
例を示すタイミングチャートである。

【図３１】図３１（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の内部ブロック図の例である。

【図３２】図３２（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。

【符号の説明】

１０、２０ デュアルロールデバイス（Dual-Role Devi
ce） １２、２２、２１４ ＩＤ検出回路 ２００ ＯＴＧデバイスコントローラＩＣ ２１０ ＯＴＧコントローラ ２１２ ＯＴＧ管理回路 ２１６ ＶＢＵＳ検出回路 ２１８ ラインステート検出回路 ２２０ ホストコントローラ（ＨＣ） ２３０ ペリフェラルコントローラ（ＰＣ） ２４０ レジスタ部 ２５０ パケットバッファ（ＦＩＦＯ） ２６０ バッファコントローラ ２７０ ホスト／ペリフェラル切り替え回路 ２７２ ラインステートコントローラ ２７４ ＵＴＭＩセレクタ ２８０ トランシーバ ２９０ ＣＰＵインタフェース ２９２ ＤＭＡハンドラ ２９４、３９０ クロックコントローラ ２９６ テストモジュール ３００ クロック制御回路 ３１０ クロック生成回路 ３１２ 発振回路 ３１４ ＰＬＬ回路 ３１６ クロック分配制御回路 ３１８ 発振子 ３２０ クロック出力制御回路 ３２２、４０４ クロックコントロールレジスタ ３２４、４０６ クロックモニタレジスタ ３２６、４０２ クロックコマンドレジスタ ３２８、４００ クロックコマンドデコーダ ３３０ 起動回路 ３５０ Ｘｃｖｒ＿ＣＬＫ生成回路 ３５２ ＨＣ＿ＣＬＫ生成回路 ３５４ ＰＣ＿ＣＬＫ生成回路 ３５６ Ｍａｉｎ＿ＣＬＫ生成回路 ３５８ ＯＴＧＣ＿ＣＬＫ生成回路 ３６０ 発振回路起動タイマ ３６２ ＰＬＬ回路起動タイマ ３６４ 発振回路ウェイクアップ回路 ３６６ ＰＬＬ回路ウェイクアップ回路 ５００ データ転送制御装置 ５１０、５２０、５３０ ＣＰＵ ５１１、５２１、５３１ 操作部 ５１２ 印字処理部 ５１４ 印字部 ５１６、５２６、５３６ ＲＯＭ ５１７、５２７、５３７ ＲＡＭ ５１８、５２８、５３８ ＤＭＡＣ ５１９ 表示パネル ５２２ 撮像部 ５２４ 画像処理部 ５３２ ＣＤ−ＲＷ ５３３ 読み取り＆書き込み部 ５３４ 信号処理部

Claims (15)

【特許請求の範囲】
1. 【請求項１】 デフォルト状態においてホストとして動
   作する第１のデバイスのステート遷移又はデフォルト状
   態においてペリフェラルとして動作する第２のデバイス
   のステート遷移により、少なくともホスト及びペリフェ
   ラルのステートの切り替え制御を行うステートコントロ
   ーラを含むデータ転送制御装置のクロック制御回路であ
   って、 前記データ転送制御装置の回路ブロックごとにクロック
   を生成するクロック生成回路と、 前記回路ブロックごとに前記クロックの出力を制御する
   出力制御信号を生成するクロック出力制御回路と、 を含み、 前記クロック出力制御回路は、 前記第２のデバイスのステート遷移においてアイドルス
   テートのとき、前記出力制御信号に基づいて、前記ステ
   ートコントローラへのクロック出力を停止させ、又はク
   ロック周波数を低減させる出力制御を行うことを特徴と
   するクロック制御回路。
2. 【請求項２】 請求項１において、 前記クロック出力制御回路は、 前記第１のデバイスのステート遷移を行うとき、前記ス
   テートコントローラへのクロックの出力制御を省略する
   ことを特徴とするクロック制御回路。
3. 【請求項３】 請求項１又は２において、 前記クロック出力制御回路は、 前記第２のデバイスのステート遷移においてアイドルス
   テートのとき、ホストとして動作するための動作制御を
   行うホストコントローラへのクロック出力を停止させ、
   又はクロック周波数を低減させる出力制御を行うと共
   に、ペリフェラルとして動作するための動作制御を行う
   ペリフェラルコントローラへのクロック出力を停止さ
   せ、又はクロック周波数を低減させる出力制御を行うこ
   と特徴とするクロック制御回路。
4. 【請求項４】 デフォルト状態においてホストとして動
   作する第１のデバイスのステート遷移又はデフォルト状
   態においてペリフェラルとして動作する第２のデバイス
   のステート遷移により、少なくともホスト及びペリフェ
   ラルのステートの切り替え制御を行うステートコントロ
   ーラを含むデータ転送制御装置のクロック制御回路であ
   って、 前記データ転送制御装置の回路ブロックごとにクロック
   を生成するクロック生成回路と、 前記回路ブロックごとに前記クロックの出力を制御する
   出力制御信号を生成するクロック出力制御回路と、 を含み、 前記クロック出力制御回路は、 前記第２のデバイスのペリフェラルのステート遷移にお
   いて接続相手からのデータ転送がサスペンドになったと
   き、前記出力制御信号に基づいて、前記ステートコント
   ローラへのクロック出力を停止させ、又はクロック周波
   数を低減させる出力制御を行い、 前記第１のデバイスのステート遷移においてサスペンド
   ステートのとき、前記ステートコントローラへのクロッ
   クの出力制御を省略することを特徴とするクロック制御
   回路。
5. 【請求項５】 請求項４において、 前記クロック出力制御回路は、 前記第１のデバイスのステート遷移においてサスペンド
   ステートのとき、前記出力制御信号に基づいて、ペリフ
   ェラルとして動作するための動作制御を行うペリフェラ
   ルコントローラへのクロック出力を停止させ、又はクロ
   ック周波数を低減させる出力制御を行うことを特徴とす
   るクロック制御回路。
6. 【請求項６】 請求項１乃至５のいずれかにおいて、 前記クロック出力制御回路は、 ペリフェラルとして動作するとき、前記出力制御信号に
   基づいて、ホストとして動作するための動作制御を行う
   ホストコントローラへのクロック出力を停止させ、又は
   クロック周波数を低減させる出力制御を行い、 ホストとして動作するとき、ペリフェラルとして動作す
   るための動作制御を行うペリフェラルコントローラへの
   クロック出力を停止させ、又はクロック周波数を低減さ
   せる出力制御を行うことを特徴とするクロック制御回
   路。
7. 【請求項７】 請求項１乃至６のいずれかにおいて、 前記クロック出力制御回路は、 前記データ転送制御装置の各回路ブロックに供給される
   クロックごとに出力停止させるか否か、又はクロック周
   波数を低減させるか否かを示すクロック制御パターンに
   基づいて、前記出力制御信号を生成することを特徴とす
   るクロック制御回路。
8. 【請求項８】 請求項７において、 前記クロック出力制御回路は、 前記クロック制御パターンに対応したクロックコマンド
   が設定されるクロックコマンドレジスタと、 前記クロックコマンドレジスタの設定内容を監視するた
   めのクロックモニタレジスタと、 を含み、 前記出力制御信号は、 前記クロックコマンドレジスタに設定されたクロックコ
   マンドのデコード結果に基づいて生成されることを特徴
   とするクロック制御回路。
9. 【請求項９】 請求項８において、 前記クロックコマンドは、 前記ステートコントローラに設定される遷移先のステー
   トに応じて生成されることを特徴とするクロック制御回
   路。
10. 【請求項１０】 請求項１乃至９のいずれかにおいて、 前記第１のデバイスは、 ＵＳＢ（Universal Serial Bus）のＯＴＧ（On-The-G
    o）規格のＡデバイスであり、 前記第２のデバイスは、 ＵＳＢのＯＴＧ規格のＢデバイスであり、 前記ステートコントローラは、 ＵＳＢのＯＴＧ規格にしたがって、ホスト及びペリフェ
    ラルのステートの切り替え制御を行うことを特徴とする
    クロック制御回路。
11. 【請求項１１】 所与の回路ブロックごとにクロックを
    生成するクロック生成回路と、 前記回路ブロックごとに前記クロックの出力を制御する
    出力制御信号を生成するクロック出力制御回路と、 を含み、 前記クロック出力制御回路は、 各回路ブロックに供給されるクロックごとに出力を停止
    するか又はその周波数を低減するか否かを示すクロック
    制御パターンに基づいて生成された出力制御信号を用い
    て、回路ブロックごとにクロックの出力を制御すること
    を特徴とするクロック制御回路。
12. 【請求項１２】 ＵＳＢ（Universal Serial Bus）のＯ
    ＴＧ（On-The-Go）規格のステート切り替え制御を行う
    ステートコントローラを含むデータ転送制御装置のクロ
    ック制御回路であって、 前記データ転送制御装置の回路ブロックごとにクロック
    を生成するクロック生成回路と、 前記回路ブロックごとに前記クロックの出力を制御する
    出力制御信号を生成するクロック出力制御回路と、 を含み、 前記クロック出力制御回路は、 ＵＳＢのＯＴＧ規格のＢデバイスのアイドルステートの
    とき、前記出力制御信号に基づいて、前記ステートコン
    トローラへのクロック出力を停止させ、又はクロック周
    波数を低減させる出力制御を行うことを特徴とするクロ
    ック制御回路。
13. 【請求項１３】 ＵＳＢ（Universal Serial Bus）のＯ
    ＴＧ（On-The-Go）規格のステート切り替え制御を行う
    ステートコントローラを含むデータ転送制御装置のクロ
    ック制御回路であって、 前記データ転送制御装置の回路ブロックごとにクロック
    を生成するクロック生成回路と、 前記回路ブロックごとに前記クロックの出力を制御する
    出力制御信号を生成するクロック出力制御回路と、 を含み、 前記クロック出力制御回路は、 ＯＴＧ規格のＢデバイスでペリフェラルとして動作して
    いる場合に接続相手からのデータ転送がサスペンドにな
    ったとき、前記出力制御信号に基づいて、前記ステート
    コントローラへのクロック出力を停止させ、又はクロッ
    ク周波数を低減させる出力制御を行い、 ＯＴＧ規格のＡデバイスのサスペンドステートのとき、
    前記ステートコントローラへのクロックの出力制御を省
    略することを特徴とするクロック制御回路。
14. 【請求項１４】 請求項１乃至１１のいずれか記載のク
    ロック制御回路と、 第１又は第２のデバイスのステート遷移により、少なく
    ともホスト及びペリフェラルのステートの切り替え制御
    を行うステートコントローラと、 ホストとして動作するための動作制御を行うホストコン
    トローラと、 ペリフェラルとして動作するための動作制御を行うペリ
    フェラルコントローラと、 を含むことを特徴とするデータ転送制御装置。
15. 【請求項１５】 請求項１４記載のデータ転送制御装置
    と、 前記データ転送制御装置及びバスを介して転送されるデ
    ータの出力処理又は取り込み処理又は記憶処理を行う装
    置と、 を含むことを特徴とする電子機器。