KR100518376B1 - 프로세서 전력 관리를 개선하기 위한 방법 및 장치 - Google Patents

프로세서 전력 관리를 개선하기 위한 방법 및 장치 Download PDF

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Abstract

두 성능 상태, 즉 고성능과 저전력 상태 사이에서 프로세서를 동적으로 천이시키기 위한 방법 및 장치가 기재되어 있다. 프로세서의 소정의 코어 클럭 주파수 및 공급 전압 레벨이 각 성능 상태를 정의한다. 프로세서가 액티브 모드인 동안에, 공급 전압을 천이하고, 프로세서가 슬립 모드인 동안에 주파수를 천이함으로써 프로세서 지연시간이 상당히 감소된다.

Description

프로세서 전력 관리를 개선하기 위한 방법 및 장치{METHOD AND APPARATUS TO ENHANCE PROCESSOR POWER MANAGEMENT}
본 발명은 마이크로프로세서를 포함한 프로세서에 관한 것으로, 특히, 프로세서의 지연시간(latency)을 관리하는 것에 관한 것이다.
휴대용 컴퓨터와 같은 휴대용 시스템이 데스크탑 시스템의 대체로서 점점 대중화되고 있다. 휴대용 시스템은 AC 콘센트와 같은 외부 전원에 연결되지 않은 경우, 그것의 전원으로서 배터리에 의존한다. 배터리 수명은 제한적이기 때문에, 시스템에서의 전력 소모는 통상적으로 프로세서의 코어 클럭 주파수 및 코어 공급 전압을 낮춤으로써 감소된다. 이에 따라, 휴대용 시스템은 외부 전원에 의해 전력이 공급될 때에는 고성능 상태(high performance state)로 동작하고, 배터리에 의해 전력이 공급될 때에는 저전력 상태(low power state)로 동작한다.
일부 휴대용 시스템에서, 두 상태 사이의 천이는, 예를 들면, 리셋 또는 재부팅시에 정적으로 발생한다. 한편, 인텔 코퍼레이션사의 GeyservilleTM 프로세서 기술은 이 두 상태 사이를 동적으로, 즉 프로세서 리셋없이 천이할 수 있다. Geyserville 기술은, 사용자의 관여없이 비교적 빠르고 끊김없이 상기 천이를 달성할 수 있기 때문에, 성능 상태를 정적으로 변화시키는 기술에 비해 개선된 것이다.
그러나, 동적인 Geyserville 기술 조차도 프로세서의 코어 클럭 주파수 및 코어 공급 전압을 조정하는데 500 마이크로초 이상이 걸릴 수 있다. 이러한 지연시간(latency)은, 전체 천이 동안에 프로세서가 딥 슬립 모드(ACPI 스펙의 C3 모드)로 놓여지기 때문이다. ACPI 스펙은 2000년 7월 27일에 발표된 Advanced Configuration and Power Interface Specification, Revision 2.0을 나타낸다. 천이 후에 프로세서가 딥 슬립 모드에서 나오도록 하기 위해, 프로세서로 입력되는 시스템 클럭의 재활성화하는데 추가적인 지연시간이 발생한다.
Geyserville에 관련된 높은 프로세서 지연시간은 시스템 동작을 늦추는 낭비적인 시간이기 때문에 바람직하지 못하다.
본 발명은 첨부된 도면에서 제한적이 아니라 예시적인 방법으로 도시되어 있고, 여기서, 동일한 참조부호는 유사한 구성요소를 나타낸다.
도1은 일실시예에 따른 천이 그래프를 도시한 도면.
도2는 일실시예에 따른 시스템의 블록도.
도3은 도2의 시스템 내의 전력 관리 제어 로직의 블록도.
도4는 일실시예에 따른 전력 관리 모듈의 흐름도.
도5는 다른 실시예에 따른 전력 관리 모듈의 흐름도.
발명의 요약
두 성능 상태, 즉 고성능과 저전력 상태 사이에서 프로세서를 동적으로 천이시키기 위한 방법 및 장치가 기재되어 있다. 프로세서의 소정의 코어 클럭 주파수 및 공급 전압 레벨이 각 성능 상태를 정의한다. 프로세서가 액티브 모드인 동안에, 공급 전압을 천이하고, 프로세서가 슬립 모드인 동안에 주파수를 천이함으로써 프로세서 지연시간이 상당히 감소된다.
본 발명은 Geyserville에 관련된 프로세서 지연시간을 감소시킴으로써 Geyserville 기술을 개선한다. 프로세서의 전력 손실은 코어 클럭 주파수와, 코어 공급 전압의 제곱에 비례한다. 코어 클럭 주파수가 감소됨에 따라, 코어 공급 전압 레벨에 필요한 최소값도 역시 감소되고, 이에 따라, 프로세서의 전력 소모가 매우 감소된다. 시스템에 요구된 전력 소모량에 따라, 시스템은 다수의 성능 상태 중 하나로 설정될 수 있다. 예를 들면, 시스템이 배터리에 의해서만 전원이 공급되는 경우(예로, 시스템이 외부 전원에 액세스없이 원격 휴대용 유닛으로 사용되는 경우), 시스템은 전력을 보전하기 위해 저전력 상태로 놓여진다. 그러나, 시스템이 외부 전원(예로, 교류 콘센트)에 의해 전원이 공급되는 경우에는, 시스템은 고성능 상태로 놓여진다.
본 설명에서, 시스템은 휴대용 컴퓨터, 노트북 컴퓨터, 핸드-헬드(hand-held) 전자 장치 등이 될 수 있다. 또한, 코어 클럭 주파수와 프로세서 클럭 주파수라는 용어는 동의어이다. 또한, 코어 공급 전압과 프로세서 공급 전압은 동의어이다. 부가적으로, 다음의 설명은, 그 사이에서 천이가 수행되는 2가지 성능 상태, 즉, 저전력 상태 및 고성능 상태에 관해 언급된다.
도1은 이 두 상태 사이의 천이에 대한 그래프를 도시하고 있다. 일실시예에서는, 하나 또는 그 이상의 계층 형식의 제어기(예를 들면, 소프트웨어, 펌웨어 및 하드웨어를 포함함)에 의해 수행될 수 있는 천이가 2가지 상이한 단계로 수행된다. 단계 1에서, 코어 공급 전압 레벨이 조절된다. 단계 2에서는, 코어 클럭 주파수가 조절된다.
저전력으로부터 고성능으로의 천이 동안에는, 단계 2가 단계 1을 따른다. 단계2의 상승된 코어 클럭 주파수 레벨을 지원하는데 필요한 최소 전압 레벨이 되도록, 코어 공급 전압 레벨이 먼저 상승된다.
단계 1 동안에, 프로세서는 상승된 코어 공급 전압 레벨에서 그 기능을 적당하게 수행하도록 지속될 수 있기 때문에, 프로세서는 액티브 모드(예로, ACPI 스펙의 C0 모드)로 유지된다.
프로세서가 액티브 모드인 동안에 단계 1을 수행하는 것은, Geyserville에 관련된 프로세서 지연시간을 감소시키기 때문에, 본 발명의 중요한 특징 중 하나가 된다.
단계 2 동안에, 프로세서는 슬립 모드로 놓여진다. 일실시에에서, 슬립 모드는 ACPI 스펙의 C0-C3 모드 중 어느 것도 아니다. 슬립 모드는 최종 사용자에게는 보이지 않는다. 슬립 모드 동안에, 코어 클럭(예로, 위상 동기 루프(PLL) 회로) 및 (프로세서로 입력되는) 시스템 클럭은 액티브 상태로 유지되지만, 프로세서는 통상적으로 어떤 논리적인 기능도 수행하지 않는다.
다른 시스템 구성요소로부터의 요구를 처리하지 않기 때문에, 최종 사용자에게는 프로세서가 슬립 모드(C3)인 것처럼 보인다. 그러나, 프로세서 내부에서 보면, 코어 클럭이 액티브로 유지되고 프로세서에 대한 시스템 클럭 입력이 액티브로 유지되기 때문에, 프로세서는 퀵 스타트(quick start) 모드(예로, ACPI 스펙의 C2 모드)인 것처럼 보인다.
프로세서가 슬립 모드인 동안에 단계 2를 수행하는 것은 본 발명의 다른 중요한 특징이 된다. 딥 슬립 모드(C3) 대신에 슬립 모드에서 단계 2를 수행하는 것은, 단계 2를 완료한 후에, 프로세서로 입력되는 시스템 클럭을 재활성화하기 위한 지연시간을 감소시킨다. 본 발명의 일실시예에서, 단계 2는 5 마이크로초 미만으로 수행된다.
본 발명의 일실시예에서, 저전력으로부터 고성능으로의 전체 천이는 5 마이크로초 미만의 지연시간으로 수행된다.
고성능에서 저전력으로의 천이 동안에는, 단계 1이 단계 2를 뒤따른다. 단계1 이후에 프로세서 공급 전압 레벨이 감소되면, 감소된 프로세서 코어 전압 레벨이 이를 지원하는데 적합하도록, 프로세서 클럭 주파수가 먼저 감소된다. 단계 2는, 코어 주파수 레벨이 증가되는 대신에 감소된다는 것을 제외하면, 저전력으로부터 고성능으로의 천이와 동일한 방식으로 수행된다. 단계 1도 역시, 코어 전압 레벨이 증가되는 대신에 감소된다는 것을 제외하면, 저전력으로부터 고성능으로의 천이와 동일한 방식으로 수행된다.
상기의 2가지 성능 상태 천이는, 사용자의 관여없이 비교적 신속하고 끊김없이 동적으로 수행된다. 본 명세서는 프로세서에 대해 특별히 언급하고 있지만, 성능 상태가 조정될 수 있는 다른 구성요소(컴포넌트)들이 그 위치에 대체될 수 있다는 것이 고려될 수 있다. 이러한 구성요소들의 예들로는 ASIC(application-specific integrated circuit), PGA(programmable gate array), 그래픽 서브시스템, 메모리 서브시스템, 버스 또는 다른 개별 집적 장치들이 있다.
도2를 참조하면, 본 발명의 일실시에에 따른 컴퓨터 시스템(10)은 (클럭 발생기(50)로부터) 외부 클럭(BCLK) 및 (전압 레귤레이터(52)로부터) 공급 전압을 수신하는 프로세서(12)를 포함한다. 전압 레귤레이터(52) 및 클럭 발생기(50)는 모두, 후술되는 바와 같이, 프로세서(12) 내의 코어 클럭 주파수 및 코어 공급 전압 레벨을 조절하도록 제어될 수 있다.
시스템(10) 내의 메인 전원 전압은 배터리(60) 또는 외부 전원 콘센트(58)에 연결되는 전원 공급 회로(56)에 의해 공급된다. 외부 전원(미도시)이 외부 전원 콘센트(58)에/로부터 접속되거나 또는 제거되는 경우, 외부 전원 삽입 또는 제거를 시스템 소프트웨어에 통지하도록 인터럽트(예로, 시스템 관리 인터럽트 또는 SMI)가 발생될 수 있다. 추가로, 도킹 베이스 유닛(docking base unit)에 시스템(10)을 도킹하는 것도 역시 전원 천이를 지시할 수 있다. 일실시예에서, 장치 드라이버는, 예를 들면, 전원 및 플러그-앤-플레이(plug-and-play) 통지를 위해 운영 체제를 이용하여 등록함으로써, 전원 천이 및 도킹 이벤트를 검출할 수 있다. 이에 따라, 시스템(10)이 내부 전원(예로, 배터리(60))에 의해 전원이 공급되는지, 또는 외부 전원(예로, 외부 전원 콘센트(58)에 의해 전원이 공급되는지에 따라, 시스템(10)이 알맞은 성능 상태로 설정될 수 있다. 예를 들면, 외부 전원이 연결된 경우, 시스템(10)은 고성능 상태로 동작할 수 있지만, 내부 전원이 연결된 경우에는 저전력 상태로 동작할 수 있다.
또한, 컴퓨터 시스템(10)은 사용자가 시스템의 요구 성능 상태를 특정할 수 있는 GUI(그래픽 유저 인터페이스)를 제공할 수 있다.
프로세서(12)는 캐시 메모리(14) 뿐만 아니라, 시스템 메모리(16)를 제어하기 위한 메모리 제어기를 포함하는 호스트 브리지(18)에 연결된다. 호스트 브리지(18)는 또한 시스템 버스(22)에 연결되는데, 이것은, 일실시예에서, 1995년 6월 1일에 발표된 PCI Local Bus Specification, Production Version, Rev.2.1에 정의된 것과 같은 PCI 버스일 수 있다. 시스템 버스(22)는 또한, 디스플레이(26) 및 주변 슬롯(28)에 연결된 비디오 제어기(24)를 포함한 다른 구성요소들에 연결될 수 있다.
2차 또는 확장 버스(46)는 시스템 브리지(34)에 의해 시스템 버스(22)에 연결될 수 있다. 시스템 브리지(34)는 USB 포트(1996년 1월에 발표된 Universal Serial Bus Specification, Revision 1.0에 기재된 것과 같은)(36) 및 하드 디스크 드라이브, CD, DVD 드라이브 등과 같은 대용량 저장 장치에 연결될 수 있는 포트를 포함하는 여러 포트에 대한 인터페이스 회로를 포함한다.
2차 버스(46)에 연결될 수 있는 다른 구성요소들은, 병렬 포트, 직렬 포트, 플로피 드라이브 및 적외선 포트에 연결되는 입/출력(I/O) 회로(40)를 포함한다. BIOS(basic input/output system)를 저장하기 위한 비-휘발성 메모리(32)가 버스(46) 상에 위치 될 수 있고, 예를 들면, 키보드 장치(42) 및 오디오 제어 장치(44)도 버스(46)에 연결될 수 있다. 그러나, 시스템(10) 내의 모든 구성요소는 예시를 위한 것이며, 본 발명이 도시된 시스템으로 그 범위가 제한되는 것은 아니라는 것이 이해되어야 한다.
애플리케이션, 운영 체제 모듈, 장치 드라이브, BIOS 모듈 및 인터럽트 핸들러(interrupt handler)를 포함한 (예를 들면 모듈 또는 루틴 형식의) 여러 가지 소프트웨어 또는 펌웨어 계층이 시스템 내의 하나 또는 그 이상의 저장 매체에 저장될 수 있다. 저장 매체는 하드 디스크 드라이브, CD 또는 DVD 드라이브, 플로피 드라이브, 비-휘발성 메모리 및 시스템 메모리를 포함한다. 저장 매체에 저장된 모듈, 루틴 또는 다른 계층들은, 실행되는 경우, 시스템(10)으로 하여금 프로그램된 동작을 수행하도록 하는 명령어를 포함한다.
소프트웨어 또는 펌웨어 계층은 많은 상이한 방식 중 하나로 시스템(10)에 로딩될 수 있다. 예를 들면, 플로피 디스크, CD 또는 DVD 매체, 하드 디스크에 저장되거나, 또는 네트워크 인터페이스 카드, 모뎀 또는 다른 인터페이스 메커니즘을 통해 전송되는 코드 세그먼트가 시스템(10)에 로딩되어, 대응하는 소프트웨어 또는 펌웨어 계층으로서 실행될 수 있다. 이러한 로딩 또는 전송 프로세스에서, (전화선, 네트워크선, 무선 링크, 케이블 등을 통해 전송되는) 반송파로 구현되는 데이터 신호가 코드 세그먼트를 시스템(10)으로 전달할 수 있다.
이후의 설명에서, 특정 신호 및 회로 뿐만 아니라 이벤트의 시퀀스에 관해 언급되지만, 본 발명은 도시된 실시예로 그 범위가 제한되지 않는다는 것이 이해되어야 한다.
도3을 참조하면, 코어 클럭 주파수 및 코어 공급 전압 레벨을 제어하기 위한, 본 발명의 일실시예에 따른 전력 관리 제어 로직을 도시하고 있다. 도시된 실시예에서, 제어 로직은 제1 부분(100) 및 제2 부분(102)으로 분리될 수 있다. 그러나, 제어 로직은 또한 하나의 구성요소내에 집적될 수도 있다는 것이 고려될 수 있다. 제1 제어 로직부(100)는 호스트 브리지(18)에 포함될 수 있고, 제2 제어 로직부(102)는 시스템 브리지(34)에 포함될 수 있다. 대안적으로, 제1 및 제2 제어 로직부는 개별 칩으로 구현될 수 있다. 또한, 도2에 도시된 것과 같이 호스트 브리지(18) 및 시스템 브리지(34)로 구성되는 대신에, (프로세서 및 시스템 메모리에 대한 인터페이스를 포함한) 메모리 허브, 및 (시스템 버스 및 2차 버스에 대한 인터페이스를 포함한) I/O 허브로 구현될 수 있다. 이러한 다른 구성에서, 제어 로직(100, 102)은 메모리 허브 내에 구현될 수 있다. 메모리 허브 및 I/O 허브를 이용하여, 제어 로직(100, 102)과 동일한 기능을 제공하기 위해, 신호라기 보다는 메시지가 사용될 수 있다. 대안적으로, 전압 레귤레이터(52) 및 클럭 발생기(50)와 통신하기 위해 직렬 링크가 사용될 수 있다.
전력 관리 제어 로직(100, 102)은 공급 전압 레벨을 조절하기 위해 전압 레귤레이터(52)로 제어 신호를 제공하고, 코어 클럭 주파수를 조절하기 위해 프로세서(12)로 제어 신호를 제공한다. 또한, 전력 관리 제어 로직(100, 102)은, 천이 시퀀스의 단계 2를 완료하기 위해, 프로세서(12)를 슬립 모드로 만든다.
일실시예에서, 프로세서(12)는 PLL 회로인 클럭 발생기를 포함한다. PLL 회로 주파수는, 레지스터 내에 데이터를 저장함으로써, 알고리즘에 따라 변경될 수 있다. 일실시예에서, 데이터는 버스 비율(bus ratio)이다. 버스 비율은 PLL 회로 클럭과 시스템 클럭(BCLK) 주파수 사이의 비율이다. 일실시예에서, PLL 회로의 클럭 주파수가 변경될 때에, 시스템 클럭의 주파수는 유지될 수 있다. 다른 실시예에서, 버스 비율의 설정은, 예를 들면, 퓨즈 뱅크 또는 비-휘발성 메모리와 같은, 프로세서 내의 프로그램가능 장치에 저장될 수 있다.
전력 관리 제어 로직(100, 102)과 시스템의 다른 구성요소들 사이의 인터페이스 신호의 간략한 설명이 뒤따른다. 신호(VR_LO/HI#)는 전압 레귤레이터(52)에 요구된 코어 공급 전압을 지시하기 위해 제어 로직부(100)에 의해 제공된다.
제어 로직부(100)에 의해 프로세서(12)로 제공되는 신호(LO/HI#)는 코어 클럭 주파수가 저레벨 또는 고레벨로 설정될지를 판단한다. 일례로, 코어 클럭 주파수는, LO/HI# 가 액티브인지 아닌지에 따라, 350MHz 또는 450MHz 중 하나가 될 수 있다. 코어 클럭 주파수를 2가지 레벨 이상으로 조절하기 위해 부가적인 신호들이 사용될 수 있다는 것을 알아야 한다. 유사하게, 전압 레귤레이터(52)에 의해 제공된 전압 공급 레벨을 조절하기 위해, VR_LO/HI# 이외에 부가적인 신호들이 사용될 수도 있다. 도시된 실시예에서, 시스템 브리지(34)로부터의 신호(G_LO/HI#)는 요구된 시스템 상태를 지시하고, 신호 LO/HI# 및 VR_LO/HI# 의 상태를 제어한다. 2가지 시스템 상태 이상을 정의하기 위해 부가적인 신호들이 사용될 수 있다.
본 발명의 일실시예에 따르면, 전압 레귤레이터 온 신호(VR_ON)가 액티브인 경우(시스템이 온 상태일 때마다 해당됨), 전압 레귤레이터(52)는 VR_LO/HI#에 의해 선택된 출력(저레벨 또는 고레벨)으로 조정한다. 일례로서, 낮은 공급 전압 레벨은 약 1.3V 이고, 높은 공급 전압 레벨은 약 1.8V 가 될 수 있다.
도4는, 도2의 시스템에서, 저전력으로부터 고성능으로의 동적 성능 상태 천이를 수행하기 위해, 도3의 전력 관리 제어 로직을 이용한 전력 관리 모듈의 흐름도를 도시하고 있다. 전력 관리 모듈은 시스템 펌웨어(예로, 시스템 BIOS 또는 SMI 핸들러) 내에, 소프트웨어 모듈, 운영 체제의 일부, 장치 드라이버 또는 이들의 조합으로 구현될 수 있다. 전력 관리 모듈은, 본래 배터리로 동작되었던 시스템이 이제 AC 콘센트에 접속되었다는 것을 판단한다(E1). 다음으로, 전력 관리 모듈은 프로세서의 성능 상태 레벨이 스위칭되었음을 지시한다. 이것은, 프로세서(12)의 새로운 성능 상태 레벨을 지시하기 위해, 예를 들면, 레지스터에 소정값을 기록함으로써 수행될 수 있다. 조절 레지스터는 메모리 또는 I/O 어드레스 공간 내에서 정의될 수 있다. 또한, 레지스터의 프로그래밍은 ACPI 스펙 하에서 정의될 수 있다.
그러므로, 일실시예에서, 시스템(10)이 2가지 성능 상태 사이에서 천이될 수 있다는 것을 운영 체제에 지시하고, 시스템이 천이를 수행할 준비가 되었을 때에 그 리소스를 요구하기 위해, 하나 또는 그 이상의 ACPI 객체가 생성될 수 있다. 조절 레지스터의 위치 및 구조는 ACPI 객체 하에서 정의될 수 있다. 또한, 하나 또는 그 이상의 ACPI 객체가 각 성능 상태에서 사용될 코어 공급 전압 레벨 및 코어 클럭 주파수, 각 성능 상태에서 예상되는 전력 소모량 또는 그 밖의 정보를 정의할 수 있다.
다음으로, 전력 관리 모듈은 성능 상태 천이를 준비하고 돕도록, 입/출력 제어 허브(ICH)에 요구한다(E2). 그리고, 제어 로직(100)은 전압 레귤레이터(52) 출력이 고성능 상태 코어 공급 전압 레벨이 되어야 한다는 것을 전압 레귤레이터(52)에 지시한다. 일실시예에서, 전압 레귤레이터(52)는 GASIC(Geyserville Application Specific Integrated Circuit)를 포함하여, 25MV-50MV 에서 조절 램핑 레이트(controlled ramping rate)를 이용하여 계단식으로 전압 레귤레이터(52)의 출력을 상승시킨다(E3). GASIC는 VID 전압 레벨 테이블에 따라 전압 레귤레이터(52) 출력을 상승시킨다. 전압 레귤레이터(52) 출력이 VID 테이블에 규정된 최고 전압 레벨에 도달한 경우, 고성능 상태 코어 공급 전압이 달성된다(E4). 다음으로, 전력 관리 모듈은 프로세서(12)를 퀵 스타트 모드(C2)로 놓아둔다(E5). 그리고, 전력 관리 모듈은, 프로세서가 슬립 모드로 진입했기 때문에, 더이상 요구를 처리할 수 없다는 것을 플랫폼 구성요소들에게 알린다(E6). 다음으로, 입/출력 허브(ICH)는, 예를 들면, L1 캐시, L2 캐시 및 DRAM 사이에 메모리 코어 일관성(coherency)을 보장하기 위해 스누프(snoop)한다(E7). 그리고, 전력 관리 모듈은 프로세서를 슬립 상태로 둔다(E8). 다음으로, 전력 관리 모듈은 코어 클럭 주파수를 고성능 레벨로 조절한다(E9). 일실시예에서, PLL이 새로운 버스 비율로 재동기된다. 다음으로, 전력 관리 모듈은 프로세서(12)를 슬립 상태로부터 이동시킨다(E10). 마지막으로, 전력 관리 모듈은 프로세서를 퀵 스타트(C2) 상태로부터 이동시킨다.
도5는, 도2의 시스템에서, 고성능으로부터 저전력으로의 동적 성능 상태 천이를 수행하기 위해, 도3의 전력 관리 제어 로직을 이용한 전력 관리 모듈의 흐름도를 도시하고 있다. 전력 관리 모듈은 본래 AC 콘센트에 접속되었던 이제 배터리로 동작된다는 것을 판단한다(E21). 다음으로, 전력 관리 모듈은 프로세서의 성능 상태 레벨이 스위칭되었음을 지시한다. 그리고, 전력 관리 모듈은 성능 상태 천이를 준비하고 돕도록, 입/출력 제어 허브(ICH)에 요구한다(E22). 그리고, 전력 관리 모듈은 프로세서(12)를 퀵 스타트 모드(C2)로 놓아둔다(E23). 다음에, 전력 관리 모듈은, 프로세서가 슬립 모드로 진입했기 때문에, 더이상 요구를 처리할 수 없다는 것을 플랫폼 구성요소들에게 알린다(E24). 다음으로, 입/출력 허브(ICH)는, 예를 들면, L1 캐시, L2 캐시 및 DRAM 사이에 메모리 코어 일관성을 보장하기 위해 스누프(snoop)한다(E25). 그리고, 전력 관리 모듈은 프로세서를 슬립 상태로 둔다(E26). 다음으로, 전력 관리 모듈은 코어 클럭 주파수를 저전력 레벨로 조절한다(E27). 일실시예에서, PLL이 새로운 버스 비율로 재동기된다. 다음으로, 전력 관리 모듈은 프로세서(12)를 슬립 상태로부터 이동시킨다(E28). 그리고, 전력 관리 모듈은 프로세서를 퀵 스타트(C2) 상태로부터 이동시킨다(E29). 다음으로, 제어부(100)는 전압 레귤레이터(52) 출력이 저전력 상태 코어 공급 전압 레벨로 되어야 한다는 것을 전압 레귤레이터(52)에 지시한다. 일실시예에서,
마지막으로, 전력 관리 모듈은 프로세서를 퀵 스타트(C2) 상태로부터 이동시킨다. 일실시예에서, 전압 레귤레이터(52)는 GASIC을 포함하여, 25MV-50MV 에서 조절 레이트를 이용하여 계단식으로 전압 레귤레이터(52)의 출력을 감소시킨다(E30). GASIC는 VID 전압 레벨 테이블에 따라 전압 레귤레이터(52) 출력을 감소시킨다. 전압 레귤레이터(52) 출력이 VID 테이블에 규정된 최하 전압 레벨에 도달한 경우, 저전력 상태 코어 공급 전압이 달성된다(E31).
상기의 명세서에서, 본 발명은 특정한 실시예를 참조하여 설명되었다. 그러나, 첨부된 청구범위에 기재된 본 발명의 보다 넓은 범위 및 사상에서 벗어나지 않는 한, 여러 가지 수정 및 변경이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미라기 보다는 예시적인 의미로 간주되어야 한다.
추가로, 전술된 것과 같은 방법은 실행될 수 있는 일련의 명령어로 컴퓨터 시스템의 메모리에 저장될 수 있다. 또한, 전술된 방법을 수행하기 위한 명령어는, 자기 디스크 및 광 디스크를 포함한, 다른 형식의 컴퓨터-판독가능 매체에 저장될 수 있다. 예를 들면, 본 발명의 방법은 디스크 드라이브(또는 컴퓨터-판독가능 매체 드라이브)를 통해 액세스될 수 있는 자기 디스크 또는 광 디스크와 같은 컴퓨터-판독가능 매체에 저장될 수 있다.

Claims (36)

  1. 프로세서;
    전력 관리 이벤트를 검출하기 위한 검출기; 및
    상기 전력 관리 이벤트에 응답하여, 프로세서 공급 전압 레벨을 제1 전압 레벨로부터 제2 전압 레벨로 높이고, 프로세서 클럭 주파수를 제1 주파수 레벨로부터 제2 주파수 레벨로 높이는 것을 포함해서, 상기 프로세서의 제1 설정을 제1 성능 모드로부터 제2 성능 모드로 천이시키기 위한 제어기
    를 포함하고,
    상기 프로세서는 상기 전압 레벨 천이 동안에 액티브 모드로 유지하고,
    상기 주파수 레벨 천이 동안, 상기 프로세서는 딥 슬립 상태(deep sleep state)가 아니라 슬립 상태(sleep state)에 놓이게 되고, 코어 프로세서 클럭은 상기 슬립 상태 동안에 액티브를 유지하는
    시스템.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 전력 관리 이벤트는 내부 전원으로부터 외부 전원으로의 시스템 전원의 변경을 포함하는
    시스템.
  9. 제1항에 있어서,
    상기 전압 레벨 천이는 5 내지 500 마이크로초를 요구하는
    시스템.
  10. 제1항에 있어서,
    상기 주파수 레벨 천이는 5 마이크로초 미만을 요구하는
    시스템.
  11. 프로세서;
    전력 관리 이벤트를 검출하기 위한 검출기; 및
    상기 전력 관리 이벤트에 응답하여, 코어 프로세서 클럭 주파수를 제1 주파수로부터 제2 주파수로 낮추고, 코어 프로세서 공급 전압 레벨을 제1 전압 레벨로부터 제2 전압 레벨로 낮추도록, 상기 프로세서를 천이시키기 위한 제어기
    를 포함하고,
    상기 프로세서는 상기 전압 레벨 천이 동안에 액티브 모드로 유지하고,
    상기 주파수 레벨 천이 동안, 상기 프로세서는 딥 슬립 상태가 아니라 슬립 상태에 놓이게 되고, 상기 코어 프로세서 클럭은 상기 슬립 상태 동안에 액티브를 유지하는
    시스템.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제11항에 있어서,
    상기 전력 관리 이벤트는 외부 전원으로부터 내부 전원으로의 시스템 전원의 변경을 포함하는
    시스템.
  19. 제11항에 있어서,
    상기 주파수 레벨 천이는 5 마이크로초 미만을 요구하는
    시스템.
  20. 제11항에 있어서,
    상기 전압 레벨 천이는 50 내지 500 마이크로초를 요구하는
    시스템.
  21. 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
    전력 관리 이벤트를 검출하는 단계;
    상기 전력 관리 이벤트가 내부 전원으로부터 외부 전원으로의 시스템 전원의 변경을 포함하는 경우, 프로세서 공급 전압 레벨을 제1 전압 레벨로부터 제2 전압 레벨로 높이고, 프로세서 클럭 주파수를 제1 주파수 레벨로부터 제2 주파수 레벨로 높이는 단계 - 상기 프로세서는 상기 전압 레벨 천이 동안에 액티브 모드로 유지하고, 상기 주파수 레벨 천이 동안, 상기 프로세서는 딥 슬립 상태가 아니라 슬립 상태에 놓이게 되고, 코어 프로세서 클럭은 상기 슬립 상태 동안에 액티브를 유지함 - ; 및
    상기 전력 관리 이벤트가 외부 전원으로부터 내부 전원으로의 시스템 전원의 변경을 포함하는 경우, 코어 프로세서 클럭 주파수를 제1 주파수로부터 제2 주파수로 낮추고, 코어 프로세서 공급 전압 레벨을 제1 전압 레벨로부터 제2 전압 레벨로 낮추는 단계 - 상기 프로세서는 상기 전압 레벨 천이 동안 액티브 모드로 유지함 - 를 포함하는 방법을 수행하게 하는 일련의 명령어가 저장된
    컴퓨터-판독가능 매체.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 시스템 내의 전력 상태를 변경하기 위한 지시를 수신하는 검출기; 및
    상기 지시에 응답하여, 프로세서 공급 전압 레벨을 제1 전압 레벨로부터 제2 전압 레벨로 높이고, 프로세서 클럭 주파수를 제1 주파수 레벨로부터 제2 주파수 레벨로 높이는 제어기
    를 포함하고,
    상기 프로세서는 상기 전압 레벨 천이 동안에 액티브 모드로 유지하고,
    상기 주파수 레벨 천이 동안, 상기 프로세서는 딥 슬립 상태가 아니라 슬립 상태에 놓이게 되고, 코어 프로세서 클럭은 상기 슬립 상태 동안에 액티브를 유지하는
    장치.
  32. 삭제
  33. 제31항에 있어서,
    상기 지시는 내부 전원으로부터 외부 전원으로의 상기 시스템 전원에서의 변경에 응답하여 발생되는
    장치.
  34. 시스템 내의 전력 상태를 변경하기 위한 지시를 수신하는 검출기; 및
    상기 지시에 응답하여, 코어 프로세서 클럭 주파수를 제1 주파수로부터 제2 주파수로 낮추고, 코어 프로세서 공급 전압 레벨을 제1 전압 레벨로부터 제2 전압 레벨로 낮추는 제어기
    를 포함하고,
    상기 프로세서는 상기 전압 레벨 천이 동안에 액티브 모드로 유지하고,
    상기 주파수 레벨 천이 동안, 상기 프로세서는 딥 슬립 상태가 아니라 슬립 상태에 놓이게 되고, 코어 프로세서 클럭은 상기 슬립 상태 동안에 액티브를 유지하는
    장치.
  35. 삭제
  36. 제34항에 있어서,
    상기 지시는 외부 전원으로부터 내부 전원으로의 상기 시스템 전원에서의 변경에 응답하여 발생되는
    장치.
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