JPH04239305A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04239305A JPH04239305A JP3002269A JP226991A JPH04239305A JP H04239305 A JPH04239305 A JP H04239305A JP 3002269 A JP3002269 A JP 3002269A JP 226991 A JP226991 A JP 226991A JP H04239305 A JPH04239305 A JP H04239305A
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- cpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクロック入力の周波数の
変化が許されていないＣＰＵ（具体的にはたとえばイン
テル社の８０４８６というＣＰＵ）のクロックの切換方
法に関するものである。
変化が許されていないＣＰＵ（具体的にはたとえばイン
テル社の８０４８６というＣＰＵ）のクロックの切換方
法に関するものである。
【０００２】
【従来の技術】半導体技術の進歩とともにＣＰＵも年々
高速化、高機能化してきている。現時点における最も高
機能かつ高速のＣＰＵのひとつとしてインテル社の８０
４８６がある。８０４８６は内部の動作周波数の１／２
の周波数のクロックを外部からＣＰＵクロックとして入
力してやる。たとえば８０４８６の２５ＭＨｚバージョ
ンにおいては外部から２５ＭＨｚのクロックを入力して
やると、８０４８６の内部で２５ＭＨｚのクロック入力
から５０ＭＨｚのクロック信号を作り出し、この５０Ｍ
Ｈｚのクロックを基本動作クロックとして、８０４８６
の内部は５０ＭＨｚで動作している。
高速化、高機能化してきている。現時点における最も高
機能かつ高速のＣＰＵのひとつとしてインテル社の８０
４８６がある。８０４８６は内部の動作周波数の１／２
の周波数のクロックを外部からＣＰＵクロックとして入
力してやる。たとえば８０４８６の２５ＭＨｚバージョ
ンにおいては外部から２５ＭＨｚのクロックを入力して
やると、８０４８６の内部で２５ＭＨｚのクロック入力
から５０ＭＨｚのクロック信号を作り出し、この５０Ｍ
Ｈｚのクロックを基本動作クロックとして、８０４８６
の内部は５０ＭＨｚで動作している。
【０００３】高速なＣＰＵの場合、ＣＰＵの内部動作ク
ロックそのものを外部から入力してやるようにすると外
部のクロック入力が非常に高速になり、高速なクロック
が基板上を走るため電磁波ノイズが大きくなったり、又
安定した動作を得るための基板のアートワークがむずか
しくなったりする。たとえば８０４８６の場合、２５Ｍ
Ｈｚバージョンの次には３３ＭＨｚバージョンや５０Ｍ
Ｈｚバージョン、さらにはもっと高速なバージョンも計
画されているようであるが、もし内部動作クロックと同
一のクロックを外部から供給するとなると、６６ＭＨｚ
、１００ＭＨｚ等のクロックが必要となり、電磁波ノイ
ズ等をクリアした設計が非常にむずかしくなる。
ロックそのものを外部から入力してやるようにすると外
部のクロック入力が非常に高速になり、高速なクロック
が基板上を走るため電磁波ノイズが大きくなったり、又
安定した動作を得るための基板のアートワークがむずか
しくなったりする。たとえば８０４８６の場合、２５Ｍ
Ｈｚバージョンの次には３３ＭＨｚバージョンや５０Ｍ
Ｈｚバージョン、さらにはもっと高速なバージョンも計
画されているようであるが、もし内部動作クロックと同
一のクロックを外部から供給するとなると、６６ＭＨｚ
、１００ＭＨｚ等のクロックが必要となり、電磁波ノイ
ズ等をクリアした設計が非常にむずかしくなる。
【０００４】以上のような理由からインテル社の８０４
８６というＣＰＵでは内部動作クロックの周波数の１／
２の周波数のクロックを外部から供給してやり、８０４
８６の内部で外部から供給されたクロックの２倍の周波
数のクロックを作り出している。その際８０４８６の内
部ではＰＬＬ（Ｐｈａｓｅ ＬｏｏｋｅｄＬｏｏｐ）
技術を使っている。ＰＬＬ技術を使って外部から供給さ
れるクロックの２倍の周波数のクロックを作り出してい
るため、外部供給クロックが変動してはいけない。外部
供給クロックが変動するとＰＬＬが正しく動作しないか
らである。８０４８６の外部供給クロックのとなりあう
２つのクロックサイクルの周期の変動は０．１％以下で
ないといけないと規定されている。すなわち８０４８６
の外部供給クロックは一定の周波数でなければならず、
クロック周波数の動作中の切換は禁止されている。同じ
インテル社のＣＰＵでも８０２８６、８０３８６ＳＸ、
８０３８６ＤＸについてはクロックの切換は禁止されて
いなかった。これらのＣＰＵでは内部動作クロックその
ものを外部から供給しており、ＣＰＵ内部で８０４８６
のようなＰＬＬ技術を用いていないからである。
８６というＣＰＵでは内部動作クロックの周波数の１／
２の周波数のクロックを外部から供給してやり、８０４
８６の内部で外部から供給されたクロックの２倍の周波
数のクロックを作り出している。その際８０４８６の内
部ではＰＬＬ（Ｐｈａｓｅ ＬｏｏｋｅｄＬｏｏｐ）
技術を使っている。ＰＬＬ技術を使って外部から供給さ
れるクロックの２倍の周波数のクロックを作り出してい
るため、外部供給クロックが変動してはいけない。外部
供給クロックが変動するとＰＬＬが正しく動作しないか
らである。８０４８６の外部供給クロックのとなりあう
２つのクロックサイクルの周期の変動は０．１％以下で
ないといけないと規定されている。すなわち８０４８６
の外部供給クロックは一定の周波数でなければならず、
クロック周波数の動作中の切換は禁止されている。同じ
インテル社のＣＰＵでも８０２８６、８０３８６ＳＸ、
８０３８６ＤＸについてはクロックの切換は禁止されて
いなかった。これらのＣＰＵでは内部動作クロックその
ものを外部から供給しており、ＣＰＵ内部で８０４８６
のようなＰＬＬ技術を用いていないからである。
【０００５】図３が８０４８６のクロックに関して最も
一般的な使い方を示したものである（従来の技術）。１
がＣＰＵであり、インテル社の８０４８６の２５ＭＨｚ
バージョンである。２が８０４８６のクロック入力であ
り、発振回路１２によって使られた２５ＭＨｚのクロッ
クが入力されている。ＣＰＵ１の内部では２５ＭＨｚの
クロック入力２から５０ＭＨｚのクロックをＰＬＬで作
り出し、ＣＰＵ内部の動作はすべてこの５０ＭＨｚのク
ロックを基準としている。
一般的な使い方を示したものである（従来の技術）。１
がＣＰＵであり、インテル社の８０４８６の２５ＭＨｚ
バージョンである。２が８０４８６のクロック入力であ
り、発振回路１２によって使られた２５ＭＨｚのクロッ
クが入力されている。ＣＰＵ１の内部では２５ＭＨｚの
クロック入力２から５０ＭＨｚのクロックをＰＬＬで作
り出し、ＣＰＵ内部の動作はすべてこの５０ＭＨｚのク
ロックを基準としている。
【０００６】図３が従来の最も一般的な使い方であるが
、クロック入力が常に２５ＭＨｚであり、これはラップ
トップコンピュータなどの電力消費を少しでも小さくし
ようとする装置には適していない。ラップトップコンピ
ュータなどのバッテリー駆動の装置ではバッテリーでの
使用時間を長くするために、クロック周波数を低くして
、電力消費を低くおさえるモードがあることが非常に好
ましい。たとえば、ラップトップコンピュータをバッテ
リーで駆動するときは、８０４８６のクロック入力を８
ＭＨｚにして低消費電力モード（当然このときの装置の
処理速度は落ちる）で動作させ、又ＡＣアダプターやド
ッキングステーションに接続して、ＡＣ電源で駆動する
ときは、８０４８６のクロック入力を２５ＭＨｚにして
、ハイパフォーマンスモード（このときの消費電力は大
きいが、処理速度は速い）で動作させたいという要望が
ある。
、クロック入力が常に２５ＭＨｚであり、これはラップ
トップコンピュータなどの電力消費を少しでも小さくし
ようとする装置には適していない。ラップトップコンピ
ュータなどのバッテリー駆動の装置ではバッテリーでの
使用時間を長くするために、クロック周波数を低くして
、電力消費を低くおさえるモードがあることが非常に好
ましい。たとえば、ラップトップコンピュータをバッテ
リーで駆動するときは、８０４８６のクロック入力を８
ＭＨｚにして低消費電力モード（当然このときの装置の
処理速度は落ちる）で動作させ、又ＡＣアダプターやド
ッキングステーションに接続して、ＡＣ電源で駆動する
ときは、８０４８６のクロック入力を２５ＭＨｚにして
、ハイパフォーマンスモード（このときの消費電力は大
きいが、処理速度は速い）で動作させたいという要望が
ある。
【０００７】このような要望を実現した従来の回路が図
４である（従来技術）。
４である（従来技術）。
【０００８】図４においてＣＰＵ１は図３と同じもので
ある。１０および１２は発振回路であり、それぞれ８Ｍ
Ｈｚの発振出力１１および２５ＭＨｚの発振出力１３を
作り出している。４０はスイッチ（クロック切換指示手
段）であり、その出力信号４１（クロック切換指示信号
）はスイッチ４０の接点、ＢとＣとがＯＮのときローレ
ベル（以下Ｌと記す）となり、ＡとＢがＯＮのときハイ
レベル（以下Ｈと記す）となる。２０はセレクタであり
、信号４１の値によって８ＭＨｚのクロック１１が２５
ＭＨｚのクロック１３のいずれかを選択し、ＣＰＵのク
ロック入力２を供給している。４１がＬのとき２５ＭＨ
ｚが選択され、４１がＨのとき、８ＭＨｚが選択される
。
ある。１０および１２は発振回路であり、それぞれ８Ｍ
Ｈｚの発振出力１１および２５ＭＨｚの発振出力１３を
作り出している。４０はスイッチ（クロック切換指示手
段）であり、その出力信号４１（クロック切換指示信号
）はスイッチ４０の接点、ＢとＣとがＯＮのときローレ
ベル（以下Ｌと記す）となり、ＡとＢがＯＮのときハイ
レベル（以下Ｈと記す）となる。２０はセレクタであり
、信号４１の値によって８ＭＨｚのクロック１１が２５
ＭＨｚのクロック１３のいずれかを選択し、ＣＰＵのク
ロック入力２を供給している。４１がＬのとき２５ＭＨ
ｚが選択され、４１がＨのとき、８ＭＨｚが選択される
。
【０００９】スイッチ４０を操作することによってＣＰ
Ｕ１のクロック入力２の周波数を８ＭＨｚか２５ＭＨｚ
のいずれかに設定できる。たとえば図４の情報処理装置
をバッテリー駆動可能なラップトップコンピュータとし
たときに、これをバッテリーで駆動するときにはスイッ
チ４０のＡとＢをＯＮにしてＣＰＵ１を８ＭＨｚで動作
させ、又ＡＣアダプター等を使ってＡＣ電源で駆動する
ときにはスイッチ４０のＢとＣをＯＮにしてＣＰＵ１を
２５ＭＨｚで動作させることができる。しかしすでに説
明したように８０４８６のクロック入力の周波数は動作
中に切換えることはできないので、スイッチ４０の操作
は装置の電源がＯＦＦのときに行なわなければならない
。
Ｕ１のクロック入力２の周波数を８ＭＨｚか２５ＭＨｚ
のいずれかに設定できる。たとえば図４の情報処理装置
をバッテリー駆動可能なラップトップコンピュータとし
たときに、これをバッテリーで駆動するときにはスイッ
チ４０のＡとＢをＯＮにしてＣＰＵ１を８ＭＨｚで動作
させ、又ＡＣアダプター等を使ってＡＣ電源で駆動する
ときにはスイッチ４０のＢとＣをＯＮにしてＣＰＵ１を
２５ＭＨｚで動作させることができる。しかしすでに説
明したように８０４８６のクロック入力の周波数は動作
中に切換えることはできないので、スイッチ４０の操作
は装置の電源がＯＦＦのときに行なわなければならない
。
【００１０】
【発明が解決しようとする課題】図４の情報処理装置に
おいて、スイッチ４０の操作は装置の電源がオフのとき
にのみ許されている。しかし、装置の電源がオンのとき
に、誤ってスイッチ４０を操作してしまうことがある。 このとき、ＣＰＵ１（８０４８６）のクロック入力２の
周波数が変化し、ＣＰＵ１はハングしてしまう。装置の
誤った操作というものは常にありえるものであり、この
とき装置がハング（動かなくなってしまい、正常な状態
に復帰できない状態のこと）してしまうのは非常に大き
な問題である。
おいて、スイッチ４０の操作は装置の電源がオフのとき
にのみ許されている。しかし、装置の電源がオンのとき
に、誤ってスイッチ４０を操作してしまうことがある。 このとき、ＣＰＵ１（８０４８６）のクロック入力２の
周波数が変化し、ＣＰＵ１はハングしてしまう。装置の
誤った操作というものは常にありえるものであり、この
とき装置がハング（動かなくなってしまい、正常な状態
に復帰できない状態のこと）してしまうのは非常に大き
な問題である。
【００１１】
【課題を解決するための手段】図４の情報処理装置にお
いてスイッチ４０を電源投入後に操作すると装置はハン
グしてしまう。これを保護するのが本発明の目的であり
、そのための手段はスイッチ４０（クロック切換指示手
段）の出力信号４１（クロック切換指示信号）をパワー
グッド信号（ＰＯＷＥＲＧＯＯＤ信号、システムの電源
が正常に供給されていることを示す信号）でラッチして
やることによって、電源投入後にスイッチ４０を操作し
ても、ラッチの出力が変化しないようにしてやり、電源
投入後のＣＰＵのクロック入力周波数の切換を回路的に
禁止してやることである。
いてスイッチ４０を電源投入後に操作すると装置はハン
グしてしまう。これを保護するのが本発明の目的であり
、そのための手段はスイッチ４０（クロック切換指示手
段）の出力信号４１（クロック切換指示信号）をパワー
グッド信号（ＰＯＷＥＲＧＯＯＤ信号、システムの電源
が正常に供給されていることを示す信号）でラッチして
やることによって、電源投入後にスイッチ４０を操作し
ても、ラッチの出力が変化しないようにしてやり、電源
投入後のＣＰＵのクロック入力周波数の切換を回路的に
禁止してやることである。
【００１２】又、本発明のもう１つの目的は８０４８６
のような動作中のクロック入力の変化が禁止されている
ＣＰＵに対して、動作中にクロックを切換えても継続的
に正しく動作する新しい技術を提供することであり、そ
のための手段はクロック切換時にＣＰＵのみをリセット
し、ＣＰＵ以外の回路はリセットしないでリセット前の
状態を保持させておくような回路を追加することである
。
のような動作中のクロック入力の変化が禁止されている
ＣＰＵに対して、動作中にクロックを切換えても継続的
に正しく動作する新しい技術を提供することであり、そ
のための手段はクロック切換時にＣＰＵのみをリセット
し、ＣＰＵ以外の回路はリセットしないでリセット前の
状態を保持させておくような回路を追加することである
。
【００１３】
【実施例】以下実施例に従って本発明を詳しく説明して
いく。
いく。
【００１４】図１は本発明の第１の実施例であり、スイ
ッチ４０（クロック切換指示手段）の電源投入後の操作
に対して、ＣＰＵ１のクロック入力２の変化を回路的に
禁止する手段を設けたものである。第１の実施例（図１
）はおもに請求項１、２、４に対応する。
ッチ４０（クロック切換指示手段）の電源投入後の操作
に対して、ＣＰＵ１のクロック入力２の変化を回路的に
禁止する手段を設けたものである。第１の実施例（図１
）はおもに請求項１、２、４に対応する。
【００１５】ＣＰＵ１はインテル社の８０４８６であり
第２図（Ｂ）のＣＰＵと同じものである。３はクロック
供給回路であり、外部からの選択信号３１によって、８
ＭＨｚか２５ＭＨｚのいずれかのクロックを選択し、Ｃ
ＰＵ１のクロック入力２へクロックを供給している。３
の内部の回路は図４と同じである。３０はラッチ（クロ
ック切換指示信号ラッチ回路）であり、スイッチ４０（
クロック切換指示手段）から出力されるクロック切換指
示信号４１をパワーグッド信号５０でラッチしている。 パワーグッド信号５０（ＰＯＷＥＲ ＧＯＯＤ）と＋
５Ｖ電源のタイミングを図２に示す。パワーグッド信号
はシステムの電源が正常に供給されたことを示す信号で
あり、ｔ１において＋５Ｖが正常なレベルに達するとそ
こから数百ｍｓ後のｔ２においてアクティブ（Ｈ）とな
り、又、＋５Ｖが正常なレベルからはずれる点（ｔ４）
よりも必ず前のｔ３においてインアクティブ（Ｌ）とな
る。ラッチ３０はラッチ入力ＧがＬのとき、出力Ｑと入
力Ｄがスルー（ｔｈｒｏｕｇｈ）の状態となり、Ｄ入力
の値がそのままＱ出力に出力される。Ｇ入力がＬからＨ
へ変化すると、そのときのＤ入力の値をラッチして、Ｇ
入力がＨの間はＤ入力が変化してもＱ出力は変化しない
。すなわち、信号３１はｔ２より前においては常に信号
４１と同じ値であるが、ｔ２以降はｔ２における信号４
１の値を保持し続ける。ｔ２以降にスイッチ４０が操作
され信号４１の値が変化しても信号３１の値は変化せず
、ＣＰＵ１のクロック入力の周波数は変化しない。以上
のようにラッチ３０を追加し、クロック切換指示信号４
１をパワーグッド信号５０でラッチすることによって、
装置に電源を投入した後に誤ってスイッチ４０を操作し
てもＣＰＵのクロック周波数は変化せず、システムもハ
ングすることはなくなる。
第２図（Ｂ）のＣＰＵと同じものである。３はクロック
供給回路であり、外部からの選択信号３１によって、８
ＭＨｚか２５ＭＨｚのいずれかのクロックを選択し、Ｃ
ＰＵ１のクロック入力２へクロックを供給している。３
の内部の回路は図４と同じである。３０はラッチ（クロ
ック切換指示信号ラッチ回路）であり、スイッチ４０（
クロック切換指示手段）から出力されるクロック切換指
示信号４１をパワーグッド信号５０でラッチしている。 パワーグッド信号５０（ＰＯＷＥＲ ＧＯＯＤ）と＋
５Ｖ電源のタイミングを図２に示す。パワーグッド信号
はシステムの電源が正常に供給されたことを示す信号で
あり、ｔ１において＋５Ｖが正常なレベルに達するとそ
こから数百ｍｓ後のｔ２においてアクティブ（Ｈ）とな
り、又、＋５Ｖが正常なレベルからはずれる点（ｔ４）
よりも必ず前のｔ３においてインアクティブ（Ｌ）とな
る。ラッチ３０はラッチ入力ＧがＬのとき、出力Ｑと入
力Ｄがスルー（ｔｈｒｏｕｇｈ）の状態となり、Ｄ入力
の値がそのままＱ出力に出力される。Ｇ入力がＬからＨ
へ変化すると、そのときのＤ入力の値をラッチして、Ｇ
入力がＨの間はＤ入力が変化してもＱ出力は変化しない
。すなわち、信号３１はｔ２より前においては常に信号
４１と同じ値であるが、ｔ２以降はｔ２における信号４
１の値を保持し続ける。ｔ２以降にスイッチ４０が操作
され信号４１の値が変化しても信号３１の値は変化せず
、ＣＰＵ１のクロック入力の周波数は変化しない。以上
のようにラッチ３０を追加し、クロック切換指示信号４
１をパワーグッド信号５０でラッチすることによって、
装置に電源を投入した後に誤ってスイッチ４０を操作し
てもＣＰＵのクロック周波数は変化せず、システムもハ
ングすることはなくなる。
【００１６】図１においては２つの発振回路（１０およ
び１２）の実施例を示したが、当然発振回路は３以上で
もよい。又スイッチ４０もひとつであったが、２つ以上
あってもよい。
び１２）の実施例を示したが、当然発振回路は３以上で
もよい。又スイッチ４０もひとつであったが、２つ以上
あってもよい。
【００１７】次に図５に本発明の第２の実施例を示す。
これは第１の実施例（図１）を部分的に変更した回路で
あり、おもに請求項３、５、６に対応する。４はクロッ
ク供給回路であり、図１のクロック供給回路３と内部の
構造が異なっている。１４が発振回路であり、その出力
１５（５０ＭＨｚ）がプログラマブル分周回路２１に入
力されている。プログラマブル分周回路２１は外部から
の制御信号３３の値によってクロック１５をＮ分周（Ｎ
は制御信号３３によって決められている）し、その出力
をＣＰＵのクロック入力としている。Ｎ＝２とするとＣ
ＰＵクロック２は２５ＭＨｚとなり、又Ｎ＝６とすると
８．３ＭＨｚとなる。４２はＰＲＯＭ（プログラマブル
リードオンリメモリ）であり、図１のスイッチ４０と同
様に、これがＣＰＵクロックの周波数を指定する。ＰＲ
ＯＭ４２の内容を変えてやることによってＣＰＵクロッ
クの周波数を自由に変えることができる。３２はラッチ
であり、クロック切換指示信号４３をパワーグッド信号
５０でラッチし、その出力３３でプログラマブル分周回
路２１の分周比を制御している。図５の回路の動作は図
１とほとんど同じであり、その説明は省略する。なお図
５においてＰＲＯＭ４２の内容が装置の電源投入後にか
えられるということがなければラッチ３２は不要である
。
あり、おもに請求項３、５、６に対応する。４はクロッ
ク供給回路であり、図１のクロック供給回路３と内部の
構造が異なっている。１４が発振回路であり、その出力
１５（５０ＭＨｚ）がプログラマブル分周回路２１に入
力されている。プログラマブル分周回路２１は外部から
の制御信号３３の値によってクロック１５をＮ分周（Ｎ
は制御信号３３によって決められている）し、その出力
をＣＰＵのクロック入力としている。Ｎ＝２とするとＣ
ＰＵクロック２は２５ＭＨｚとなり、又Ｎ＝６とすると
８．３ＭＨｚとなる。４２はＰＲＯＭ（プログラマブル
リードオンリメモリ）であり、図１のスイッチ４０と同
様に、これがＣＰＵクロックの周波数を指定する。ＰＲ
ＯＭ４２の内容を変えてやることによってＣＰＵクロッ
クの周波数を自由に変えることができる。３２はラッチ
であり、クロック切換指示信号４３をパワーグッド信号
５０でラッチし、その出力３３でプログラマブル分周回
路２１の分周比を制御している。図５の回路の動作は図
１とほとんど同じであり、その説明は省略する。なお図
５においてＰＲＯＭ４２の内容が装置の電源投入後にか
えられるということがなければラッチ３２は不要である
。
【００１８】次に図６に本発明の第３の実施例を示す。
これは第１の実施例（図１）と第２の実施例（図５）を
合成したものであり、請求項７、８、９に対応する。図
６はクロック切換指示手段がマニュアル操作可能なスイ
ッチ４０とＰＲＯＭ４２の２つの要素から構成されてい
る点のみが図５と異なる。（図５ではクロック切換指示
手段はＰＲＯＭのみであった。）スイッチ４０のマニュ
アル操作によってハイスピードとロースピードの切換を
行なう。ハイスピードモードおよびロースピードモード
でのＣＰＵクロック周波数の設定はＰＲＯＭ４２で行な
う。すなわちＰＲＯＭ４２の内容を書き換えてやること
によってハイスピード時の実際のクロック周波数および
ロースピード時の実際のクロック周波数を定めることが
できる。図６の回路の動作については図１および図５と
同じであり、説明は省略する。
合成したものであり、請求項７、８、９に対応する。図
６はクロック切換指示手段がマニュアル操作可能なスイ
ッチ４０とＰＲＯＭ４２の２つの要素から構成されてい
る点のみが図５と異なる。（図５ではクロック切換指示
手段はＰＲＯＭのみであった。）スイッチ４０のマニュ
アル操作によってハイスピードとロースピードの切換を
行なう。ハイスピードモードおよびロースピードモード
でのＣＰＵクロック周波数の設定はＰＲＯＭ４２で行な
う。すなわちＰＲＯＭ４２の内容を書き換えてやること
によってハイスピード時の実際のクロック周波数および
ロースピード時の実際のクロック周波数を定めることが
できる。図６の回路の動作については図１および図５と
同じであり、説明は省略する。
【００１９】次に図７に本発明の第４の実施例を示す。
これは請求項１０、１１、１２に対応するものである。
１０１はＣＰＵ（インテル社の８０４８６）であり、図
１のＣＰＵ１と同じものである。そのクロック入力１０
２の周波数は動作中変化させることができない。１０５
はクロック供給回路であり、発振回路１１４の出力１１
５（５０ＭＨｚ）をプログラマブル分周回路１２２で分
周し、その出力をＣＰＵのクロックとしている。プログ
ラマブル分周回路１２２の分周比は外部からの信号１３
５によって制御されている。１４０はマニュアル操作可
能なスイッチであり、１４２はＥＥＰＲＯＭ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅＰＲＯＭ）であ
り、ともにＣＰＵクロック周波数の切換えを指示する。 スイッチ１４０によってハイスピードモードとロースピ
ードモードの切換えを行ない、ＥＥＰＲＯＭ１４２の内
容によって各スピードモードでの実際のＣＰＵクロック
の周波数を設定する。１５０はパワーグッド信号であり
、システムの電源が正常に供給されていることを示す信
号である。電源電圧とパワーグッド信号とのタイミング
関係は図２に示すとおりである。１３４はラッチ（クロ
ック切換指示信号ラッチ回路）であり、スイッチ１４０
の出力１４１及びＥＥＰＲＯＭ１４２の出力１４３をパ
ワーグッド信号１５０でラッチする。図２のタイミング
チャートの電源投入後パワーグッド信号がアクティブと
なるまでの間（すなわちｔ１からｔ２までの間）ラッチ
１３４はスルー（ｔｈｒｏｕｇｈ）の状態になりラッチ
の入力（１４１および１４３）がそのまま出力（１３５
）に現われる。パワーグッド信号１５０がＬからＨに変
化する（ｔ２のポイント）とき、そのときの信号１４１
および１４３の値がラッチ１３４にラッチされ、以後パ
ワーグッド信号１５０がＨである間（ｔ２からｔ３まで
の間）はスイッチ１４０を操作しても、又ＥＥＰＲＯＭ
１４２の内容を書きかえてもラッチの出力１３５は変化
しない。すなわちＣＰＵ１０１のクロック周波数は電源
投入時（より正確に言うと、電源投入後のパワーグッド
信号がＬからＨに変化する時点）のスイッチ１４０の出
力１４１及びＥＥＰＲＯＭ１４２の出力１４３によって
決定され、電源投入後に１４１及び１４３の値が変化し
てもラッチの出力１３５は変化しないためＣＰＵ１０１
のクロック周波数はかわらない。１６０はＥＥＰＲＯＭ
消去、書込み制御回路であり、ＣＰＵ１０１の制御のも
とにＥＥＰＲＯＭ１４２の内容を書きかえることができ
る。電源投入後ＣＰＵ１０１が動作を始めた後、ＣＰＵ
１０１の制御のもとにＥＥＰＲＯＭ消去書込み制御回路
１６０を介してＥＥＰＲＯＭ１４２の内容を書きかえる
ことができる。しかしＥＥＰＲＯＭ１４２の内容が書き
かわっても前の説明のようにその時点ではＣＰＵ１０１
のクロック周波数は変化しない。その後電源をいったん
オフして、次に又電源をオンすると、このときのパワー
グッド信号１５０がＬからＨに変化するときに、今度は
新たに書きかえられたＥＥＰＲＯＭ１４２の値がラッチ
１３４にラッチされ、ＣＰＵ１０１のクロック周波数は
前回の電源投入時のＣＰＵ１０１のクロック周波数とは
異なってくる。すなわち、図７の情報処理装置ではＣＰ
Ｕの制御のもとにＥＥＰＲＯＭの値を書きかえることに
よってＣＰＵのクロック周波数を設定することができる
。ただしＥＥＰＲＯＭの内容を書きかえた時点ではクロ
ック周波数は変化せず、装置の電源をいったんオフし、
再度オンしたときに、新たに設定したクロック周波数に
変化する。ＣＰＵのクロック周波数をソフトウェアで設
定でき、非常に便利である。
１のＣＰＵ１と同じものである。そのクロック入力１０
２の周波数は動作中変化させることができない。１０５
はクロック供給回路であり、発振回路１１４の出力１１
５（５０ＭＨｚ）をプログラマブル分周回路１２２で分
周し、その出力をＣＰＵのクロックとしている。プログ
ラマブル分周回路１２２の分周比は外部からの信号１３
５によって制御されている。１４０はマニュアル操作可
能なスイッチであり、１４２はＥＥＰＲＯＭ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅＰＲＯＭ）であ
り、ともにＣＰＵクロック周波数の切換えを指示する。 スイッチ１４０によってハイスピードモードとロースピ
ードモードの切換えを行ない、ＥＥＰＲＯＭ１４２の内
容によって各スピードモードでの実際のＣＰＵクロック
の周波数を設定する。１５０はパワーグッド信号であり
、システムの電源が正常に供給されていることを示す信
号である。電源電圧とパワーグッド信号とのタイミング
関係は図２に示すとおりである。１３４はラッチ（クロ
ック切換指示信号ラッチ回路）であり、スイッチ１４０
の出力１４１及びＥＥＰＲＯＭ１４２の出力１４３をパ
ワーグッド信号１５０でラッチする。図２のタイミング
チャートの電源投入後パワーグッド信号がアクティブと
なるまでの間（すなわちｔ１からｔ２までの間）ラッチ
１３４はスルー（ｔｈｒｏｕｇｈ）の状態になりラッチ
の入力（１４１および１４３）がそのまま出力（１３５
）に現われる。パワーグッド信号１５０がＬからＨに変
化する（ｔ２のポイント）とき、そのときの信号１４１
および１４３の値がラッチ１３４にラッチされ、以後パ
ワーグッド信号１５０がＨである間（ｔ２からｔ３まで
の間）はスイッチ１４０を操作しても、又ＥＥＰＲＯＭ
１４２の内容を書きかえてもラッチの出力１３５は変化
しない。すなわちＣＰＵ１０１のクロック周波数は電源
投入時（より正確に言うと、電源投入後のパワーグッド
信号がＬからＨに変化する時点）のスイッチ１４０の出
力１４１及びＥＥＰＲＯＭ１４２の出力１４３によって
決定され、電源投入後に１４１及び１４３の値が変化し
てもラッチの出力１３５は変化しないためＣＰＵ１０１
のクロック周波数はかわらない。１６０はＥＥＰＲＯＭ
消去、書込み制御回路であり、ＣＰＵ１０１の制御のも
とにＥＥＰＲＯＭ１４２の内容を書きかえることができ
る。電源投入後ＣＰＵ１０１が動作を始めた後、ＣＰＵ
１０１の制御のもとにＥＥＰＲＯＭ消去書込み制御回路
１６０を介してＥＥＰＲＯＭ１４２の内容を書きかえる
ことができる。しかしＥＥＰＲＯＭ１４２の内容が書き
かわっても前の説明のようにその時点ではＣＰＵ１０１
のクロック周波数は変化しない。その後電源をいったん
オフして、次に又電源をオンすると、このときのパワー
グッド信号１５０がＬからＨに変化するときに、今度は
新たに書きかえられたＥＥＰＲＯＭ１４２の値がラッチ
１３４にラッチされ、ＣＰＵ１０１のクロック周波数は
前回の電源投入時のＣＰＵ１０１のクロック周波数とは
異なってくる。すなわち、図７の情報処理装置ではＣＰ
Ｕの制御のもとにＥＥＰＲＯＭの値を書きかえることに
よってＣＰＵのクロック周波数を設定することができる
。ただしＥＥＰＲＯＭの内容を書きかえた時点ではクロ
ック周波数は変化せず、装置の電源をいったんオフし、
再度オンしたときに、新たに設定したクロック周波数に
変化する。ＣＰＵのクロック周波数をソフトウェアで設
定でき、非常に便利である。
【００２０】ＣＰＵのクロック周波数はスイッチ１４０
とＥＥＰＲＯＭ１４２によって定義し、その定義のしか
たは自由なわけであるが、ここでひとつの例を上げる。 まずスイッチ１４０によってロースピードモードとハイ
スピードモードを切換える。ハイスピードモードのとき
はＥＥＰＲＯＭ１４２の出力１４３に関係なく、ＣＰＵ
１０１のクロック１０２が２５ＭＨｚ（ＣＰＵ１０１の
動作可能最高周波数）になるようにする。一方、ロース
ピードモードのときにはＥＥＰＲＯＭ１４２の出力１４
３によって何種類かのクロック周波数を選択できるよう
にする。こうするとハイスピードモードではＣＰＵのク
ロック周波数はＣＰＵの動作可能最高周波数となり、又
ロースピードモードのＣＰＵのクロック周波数は自由に
選べるようになる。これはラップトップコンピュータ等
の消費電力が重要な要素となる装置において便利である
。ラップトップコンピュータがＡＣアダプターやドッキ
ングステーション等に接続され、ＡＣ電源から電力が供
給されているときにはハイスピードモードとし、又バッ
テリーで動作させるときにはロースピードモードにして
、バッテリーの残量および必要とされる処理速度等に合
わせてロースピードモードのクロック周波数を決めれば
よい。
とＥＥＰＲＯＭ１４２によって定義し、その定義のしか
たは自由なわけであるが、ここでひとつの例を上げる。 まずスイッチ１４０によってロースピードモードとハイ
スピードモードを切換える。ハイスピードモードのとき
はＥＥＰＲＯＭ１４２の出力１４３に関係なく、ＣＰＵ
１０１のクロック１０２が２５ＭＨｚ（ＣＰＵ１０１の
動作可能最高周波数）になるようにする。一方、ロース
ピードモードのときにはＥＥＰＲＯＭ１４２の出力１４
３によって何種類かのクロック周波数を選択できるよう
にする。こうするとハイスピードモードではＣＰＵのク
ロック周波数はＣＰＵの動作可能最高周波数となり、又
ロースピードモードのＣＰＵのクロック周波数は自由に
選べるようになる。これはラップトップコンピュータ等
の消費電力が重要な要素となる装置において便利である
。ラップトップコンピュータがＡＣアダプターやドッキ
ングステーション等に接続され、ＡＣ電源から電力が供
給されているときにはハイスピードモードとし、又バッ
テリーで動作させるときにはロースピードモードにして
、バッテリーの残量および必要とされる処理速度等に合
わせてロースピードモードのクロック周波数を決めれば
よい。
【００２１】次に図８に本発明の第５の実施例を示す。
これは請求項１３に対応するものである。図８の実施例
は図７の実施例のうちのマニュアル操作可能なスイッチ
を取り除いたものであり、他はすべて同じである。動作
もスイッチを除くと他は図７とほとんど同じであり、説
明は省略する。
は図７の実施例のうちのマニュアル操作可能なスイッチ
を取り除いたものであり、他はすべて同じである。動作
もスイッチを除くと他は図７とほとんど同じであり、説
明は省略する。
【００２２】次に図９に本発明の第６の実施例を示す。
これは請求項１４に対応するものである。図９において
ＣＰＵ１０１、クロック供給回路１０４、クロック切換
指示信号ラッチ回路１３２、ＥＥＰＲＯＭ１４２および
ＥＥＰＲＯＭ消去書き込み制御回路１６０は図８と同じ
である。図８とのちがいはクロック切換用ＣＰＵリセッ
トパルス生成回路１７０が追加されている点である。１
７０はＣＰＵ１０１の制御のもとで、装置全体に対する
リセット（システムリセット）信号を出すための回路で
ある。装置に対する電源投入時の動作は図８と同じであ
る。すなわち電源投入時、パワーグッド信号１５０がＬ
からＨに変化するときのＥＥＰＲＯＭ１４２の出力１４
３がラッチ回路１３２に取り込まれ、その出力１３３に
よってＣＰＵクロック１０２の周波数が決定される。そ
の後、ＥＥＰＲＯＭ１４２の内容をＣＰＵ１０１の制御
のもとに書き換えても、信号１７３はＨのままであり１
３３は変化せず、ＣＰＵクロック１０７の周波数も変化
しない。すなわち図９の情報処理装置において電源投入
時のＣＰＵのクロック周波後は電源投入前のＥＥＰＲＯ
Ｍ１４２の値によって決定される。
ＣＰＵ１０１、クロック供給回路１０４、クロック切換
指示信号ラッチ回路１３２、ＥＥＰＲＯＭ１４２および
ＥＥＰＲＯＭ消去書き込み制御回路１６０は図８と同じ
である。図８とのちがいはクロック切換用ＣＰＵリセッ
トパルス生成回路１７０が追加されている点である。１
７０はＣＰＵ１０１の制御のもとで、装置全体に対する
リセット（システムリセット）信号を出すための回路で
ある。装置に対する電源投入時の動作は図８と同じであ
る。すなわち電源投入時、パワーグッド信号１５０がＬ
からＨに変化するときのＥＥＰＲＯＭ１４２の出力１４
３がラッチ回路１３２に取り込まれ、その出力１３３に
よってＣＰＵクロック１０２の周波数が決定される。そ
の後、ＥＥＰＲＯＭ１４２の内容をＣＰＵ１０１の制御
のもとに書き換えても、信号１７３はＨのままであり１
３３は変化せず、ＣＰＵクロック１０７の周波数も変化
しない。すなわち図９の情報処理装置において電源投入
時のＣＰＵのクロック周波後は電源投入前のＥＥＰＲＯ
Ｍ１４２の値によって決定される。
【００２３】その後ＣＰＵのクロック周波数を切換える
のに次のような手順をふむ。まず、ＣＰＵ１０１の制御
のもとに、希望するＣＰＵクロック周波数に対応する値
をＥＥＰＲＯＭ１４２に書込む。この時点ではＥＥＰＲ
ＯＭ１４２の内容は更新されてもその出力１４３がラッ
チ回路１３２にラッチされないので、ラッチの出力１３
３は変化せずＣＰＵのクロック周波数も変化しない。次
にＣＰＵ１０１の制御のもとでクロック切換用ＣＰＵリ
セットパルス生成回路１７０からＣＰＵリセットパルス
を発生させる。このとき信号１７１に負論理のパルスが
発生し（図１０参照）、これによって更新されたＥＥＰ
ＲＯＭ１４２の値が１３２にラッチされ、ＣＰＵのクロ
ック入力１０２の周波数が変化する。このとき同時にＣ
ＰＵ１０１をはじめ、システム全体に対してリセットが
かけられる。（システムリセット信号１９９、およびＣ
ＰＵ１０１に対するリセット信号１０９がアクティブと
なる。）ＣＰＵ１０１はクロック入力の周波数変化の許
されていないＣＰＵであるが、図９の情報処理装置では
ＣＰＵのクロック入力の周波数の切換と同時にＣＰＵに
対するリセットもアクティブとなり、ＣＰＵクロック切
換のためのリセットの解除と同時に、ＣＰＵ１０１は新
しく切換えられた周波数で動作を開始する。図１０は以
上に説明してきた動作をタイミングチャートで示したも
のである。ｔ１からｔ４までの間のＣＰＵのクロック周
波数は電源投入前（ｔ１以前）のＥＥＰＲＯＭ１４２の
値によって決まり、ｔ４からｔ６までの間のＣＰＵのク
ロック周波数はｔ３で更新されたＥＥＰＲＯＭ１４２の
値によって決まる。ｔ７において電源を切った後に再度
電源を入れるとｔ７の電源断のときのＣＰＵのクロック
周波数と同じ周波数でＣＰＵは動作を始める。図１１は
図９の装置の動作をフローチャートで示したものである
。以上説明してきたように図９の情報処理装置では、電
源投入後、ソフトウェアによってＣＰＵのクロック周波
数を希望する値に再設定することができる。
のに次のような手順をふむ。まず、ＣＰＵ１０１の制御
のもとに、希望するＣＰＵクロック周波数に対応する値
をＥＥＰＲＯＭ１４２に書込む。この時点ではＥＥＰＲ
ＯＭ１４２の内容は更新されてもその出力１４３がラッ
チ回路１３２にラッチされないので、ラッチの出力１３
３は変化せずＣＰＵのクロック周波数も変化しない。次
にＣＰＵ１０１の制御のもとでクロック切換用ＣＰＵリ
セットパルス生成回路１７０からＣＰＵリセットパルス
を発生させる。このとき信号１７１に負論理のパルスが
発生し（図１０参照）、これによって更新されたＥＥＰ
ＲＯＭ１４２の値が１３２にラッチされ、ＣＰＵのクロ
ック入力１０２の周波数が変化する。このとき同時にＣ
ＰＵ１０１をはじめ、システム全体に対してリセットが
かけられる。（システムリセット信号１９９、およびＣ
ＰＵ１０１に対するリセット信号１０９がアクティブと
なる。）ＣＰＵ１０１はクロック入力の周波数変化の許
されていないＣＰＵであるが、図９の情報処理装置では
ＣＰＵのクロック入力の周波数の切換と同時にＣＰＵに
対するリセットもアクティブとなり、ＣＰＵクロック切
換のためのリセットの解除と同時に、ＣＰＵ１０１は新
しく切換えられた周波数で動作を開始する。図１０は以
上に説明してきた動作をタイミングチャートで示したも
のである。ｔ１からｔ４までの間のＣＰＵのクロック周
波数は電源投入前（ｔ１以前）のＥＥＰＲＯＭ１４２の
値によって決まり、ｔ４からｔ６までの間のＣＰＵのク
ロック周波数はｔ３で更新されたＥＥＰＲＯＭ１４２の
値によって決まる。ｔ７において電源を切った後に再度
電源を入れるとｔ７の電源断のときのＣＰＵのクロック
周波数と同じ周波数でＣＰＵは動作を始める。図１１は
図９の装置の動作をフローチャートで示したものである
。以上説明してきたように図９の情報処理装置では、電
源投入後、ソフトウェアによってＣＰＵのクロック周波
数を希望する値に再設定することができる。
【００２４】次に図１２に本発明の第７の実施例を示す
。これは請求項１５に対応するものである。図１２の情
報処理装置は図９の情報処理装置の一部を変更したもの
であり、基本的な構成および動作は図９とほとんど同じ
である。異なる点は図１２ではＥＥＰＲＯＭ１４２の出
力１４４がマスク信号１５２によってＡＮＤゲート１４
６〜１４９でマスクされているという点のみである。 マスク信号１５２はパワーグッド信号１５０を遅延回路
１５１で遅らせた信号であり電源投入時はＬである。電
源投入後、パワーグッド信号１５０がＬからＨに変化す
るときラッチ回路１３２は信号１４５の値をラッチする
わけであるがこのとき、マスク信号１５２がＬであるた
めに、１４５の値はＥＥＰＲＯＭ１４２の出力１４４に
関係なくすべてＬとなっている。すなわちラッチ回路１
３２はすべてＬである信号１４５をラッチし、その出力
１３３はすべてＬとなり、これによってＣＰＵ１０１の
クロック入力１０２の周波数が決められる。すなわち図
１２の情報処理装置の電源投入時のＣＰＵ１０１のクロ
ック周波数はＥＥＰＲＯＭ１４２のちには関係なく、回
路的に決められている（電源投入時信号１３３はすべて
Ｌとなり、これによってＣＰＵのクロック周波数が決め
られている）。図９では電源投入時のＣＰＵのクロック
周波数がＥＥＰＲＯＭの値によって決められていたのに
対して、図１２では回路的に固定されているという点が
大きなちがいである。なお図１２の遅延回路１５１はラ
ッチ回路１３２の入力１４５のホールドタイムを確保す
るためのものである。
。これは請求項１５に対応するものである。図１２の情
報処理装置は図９の情報処理装置の一部を変更したもの
であり、基本的な構成および動作は図９とほとんど同じ
である。異なる点は図１２ではＥＥＰＲＯＭ１４２の出
力１４４がマスク信号１５２によってＡＮＤゲート１４
６〜１４９でマスクされているという点のみである。 マスク信号１５２はパワーグッド信号１５０を遅延回路
１５１で遅らせた信号であり電源投入時はＬである。電
源投入後、パワーグッド信号１５０がＬからＨに変化す
るときラッチ回路１３２は信号１４５の値をラッチする
わけであるがこのとき、マスク信号１５２がＬであるた
めに、１４５の値はＥＥＰＲＯＭ１４２の出力１４４に
関係なくすべてＬとなっている。すなわちラッチ回路１
３２はすべてＬである信号１４５をラッチし、その出力
１３３はすべてＬとなり、これによってＣＰＵ１０１の
クロック入力１０２の周波数が決められる。すなわち図
１２の情報処理装置の電源投入時のＣＰＵ１０１のクロ
ック周波数はＥＥＰＲＯＭ１４２のちには関係なく、回
路的に決められている（電源投入時信号１３３はすべて
Ｌとなり、これによってＣＰＵのクロック周波数が決め
られている）。図９では電源投入時のＣＰＵのクロック
周波数がＥＥＰＲＯＭの値によって決められていたのに
対して、図１２では回路的に固定されているという点が
大きなちがいである。なお図１２の遅延回路１５１はラ
ッチ回路１３２の入力１４５のホールドタイムを確保す
るためのものである。
【００２５】電源投入時のＣＰＵクロック周波数の決ま
り方以外については図１２は図９と同じである。すなわ
ち、電源投入後まずＥＥＰＲＯＭ１４２の内容を更新し
、次にクロック切換用ＣＰＵリセットパルス生成回路１
７０よりリセットパルスを発生させ、装置全体に対して
システムリセットをかけることにより、ＣＰＵ１０１の
クロック周波数を切換えることができる。
り方以外については図１２は図９と同じである。すなわ
ち、電源投入後まずＥＥＰＲＯＭ１４２の内容を更新し
、次にクロック切換用ＣＰＵリセットパルス生成回路１
７０よりリセットパルスを発生させ、装置全体に対して
システムリセットをかけることにより、ＣＰＵ１０１の
クロック周波数を切換えることができる。
【００２６】次に図１３に本発明の第８の実施例を示す
。これは請求項１６に対応するものである。図１３の情
報処理装置は図１２の情報処理装置のＥＥＰＲＯＭ１４
２の部分（クロック切換指示手段）をレジスタ１８１で
置き換えたものであり、他の部分はほとんど同じである
。図１３のＩＯレジスタ１８１はフリップフロップから
できており、当然電源を切ると、レジスタのデータは失
われてしまう。図１２のＥＥＰＲＯＭ１４２は電源を切
ってもデータは失われず、電源を入れると、前のデータ
が保持されている。ＥＥＰＲＯＭ１４２のような素子を
揮発性素子と呼び、レジスタ１８１（フリップフロップ
）のようなものを揮発性素子と呼ぶ。
。これは請求項１６に対応するものである。図１３の情
報処理装置は図１２の情報処理装置のＥＥＰＲＯＭ１４
２の部分（クロック切換指示手段）をレジスタ１８１で
置き換えたものであり、他の部分はほとんど同じである
。図１３のＩＯレジスタ１８１はフリップフロップから
できており、当然電源を切ると、レジスタのデータは失
われてしまう。図１２のＥＥＰＲＯＭ１４２は電源を切
ってもデータは失われず、電源を入れると、前のデータ
が保持されている。ＥＥＰＲＯＭ１４２のような素子を
揮発性素子と呼び、レジスタ１８１（フリップフロップ
）のようなものを揮発性素子と呼ぶ。
【００２７】図１３において電源投入時パワーグッド信
号１５０（Ｌである）によってＩＯレジスタ１８１はク
リアされ、レジスタの出力１８２はすべてＬとなってい
る。したがってパワーグッド信号１５０がＬからＨに変
化するときラッチ回路１３２はすべてＬである信号１８
２をラッチし、その出力１３３はすべてＬとなり、これ
によってＣＰＵのクロック入力１０２の周波数は決めら
れる。すなわち電源投入時のＣＰＵ１０１のクロック周
波数は図１２と同様に、回路的に固定されている。電源
投入後のクロック切換のシーケンスは図１２および図９
とほとんど同じである。すなわち、まずＣＰＵ１０１の
制御のもとに、希望するＣＰＵクロック周波数に対応す
る値をＩＯレジスタアクセス制御回路１８０を介してＩ
Ｏレジスタ１８１に書き込む。ＩＯレジスタ１８１の内
容を書き換えた時点ではまだＣＰＵのクロック切換は行
なわれない。次に又ＣＰＵ１０１の制御のもとにクロッ
ク切換用ＣＰＵリセットパルス生成回路１７０からリセ
ットパルスを発生させ、ラッチ１３２にＩＯレジスタ１
８１の値をラッチさせるとともに装置全体をリセットす
ることによってＣＰＵ１０１のクロックを希望する周波
数に切換えることができる。以上の説明からわかるよう
に図１３は図１２とほとんど同じ動作をする。
号１５０（Ｌである）によってＩＯレジスタ１８１はク
リアされ、レジスタの出力１８２はすべてＬとなってい
る。したがってパワーグッド信号１５０がＬからＨに変
化するときラッチ回路１３２はすべてＬである信号１８
２をラッチし、その出力１３３はすべてＬとなり、これ
によってＣＰＵのクロック入力１０２の周波数は決めら
れる。すなわち電源投入時のＣＰＵ１０１のクロック周
波数は図１２と同様に、回路的に固定されている。電源
投入後のクロック切換のシーケンスは図１２および図９
とほとんど同じである。すなわち、まずＣＰＵ１０１の
制御のもとに、希望するＣＰＵクロック周波数に対応す
る値をＩＯレジスタアクセス制御回路１８０を介してＩ
Ｏレジスタ１８１に書き込む。ＩＯレジスタ１８１の内
容を書き換えた時点ではまだＣＰＵのクロック切換は行
なわれない。次に又ＣＰＵ１０１の制御のもとにクロッ
ク切換用ＣＰＵリセットパルス生成回路１７０からリセ
ットパルスを発生させ、ラッチ１３２にＩＯレジスタ１
８１の値をラッチさせるとともに装置全体をリセットす
ることによってＣＰＵ１０１のクロックを希望する周波
数に切換えることができる。以上の説明からわかるよう
に図１３は図１２とほとんど同じ動作をする。
【００２８】次に図１４に本発明の第９の実施例を示す
。これは請求項１７に対応するものである。図９、図１
３、および図１３の情報処理装置においては、装置に電
源を投入した直後にソフトウェアでＣＰＵのクロック切
換えを行なっていた。ＣＰＵがデータ処理を始める前に
希望する周波数に切換えていた。これに対して図１４の
情報処理装置ではＣＰＵがデータ処理をしている途中で
のクロック切換えを可能としている。以下図１４の回路
の説明および動作の説明を図１３と比較しながら行なっ
ていく。図１４の情報処理装置の動作のフローを図１５
に示す。これに時系列的に記述したものである。
。これは請求項１７に対応するものである。図９、図１
３、および図１３の情報処理装置においては、装置に電
源を投入した直後にソフトウェアでＣＰＵのクロック切
換えを行なっていた。ＣＰＵがデータ処理を始める前に
希望する周波数に切換えていた。これに対して図１４の
情報処理装置ではＣＰＵがデータ処理をしている途中で
のクロック切換えを可能としている。以下図１４の回路
の説明および動作の説明を図１３と比較しながら行なっ
ていく。図１４の情報処理装置の動作のフローを図１５
に示す。これに時系列的に記述したものである。
【００２９】図１４の情報処理装置は図１３の情報処理
装置と比べて以下の２点が異なっている。第１点目はク
ロック切換用ＣＰＵリセットパルス生成回路１７０の作
り出すリセットパルスがラッチ回路１３２のラッチ信号
１７３とＣＰＵ１０１のリセット信号１０９へのみ導か
れており、装置の他の回路には導かれていないというこ
とである。すなわち、ラッチ回路１３２とＣＰＵ１０１
以外はパワーグッド信号１５０によってのみイニシャラ
イズされ、ソフトウェアによって作り出されたリセット
信号１７１には影響されないということである。システ
ムリセット信号１９８がラッチ回路１３２とＣＰＵ１０
１以外の回路のリセット信号となっている。第２点目は
ＣＰＵ１０１にリセットがかけられたとき、これが電源
投入時のパワーグッド信号１５０によるものなのか又は
ソフトウェアによって発生されたリセット信号１７１に
よるものなのかを識別するためのリセットタイプ識別回
路１９４が追加されているという点である。１９１はリ
セットタイプ識別ＦＦ（フリップフロップ）であり、そ
のＱ出力がＬのときはパワーグッド信号１５０によるリ
セットであることを示し、Ｈのときは、ソフトウェアに
よるリセットであることを示している。１９０はＦＦ１
９１を制御するための回路であり、ＣＰＵ１０１の制御
のもとにＦＦ１９１のセット、リセットを制御する。
装置と比べて以下の２点が異なっている。第１点目はク
ロック切換用ＣＰＵリセットパルス生成回路１７０の作
り出すリセットパルスがラッチ回路１３２のラッチ信号
１７３とＣＰＵ１０１のリセット信号１０９へのみ導か
れており、装置の他の回路には導かれていないというこ
とである。すなわち、ラッチ回路１３２とＣＰＵ１０１
以外はパワーグッド信号１５０によってのみイニシャラ
イズされ、ソフトウェアによって作り出されたリセット
信号１７１には影響されないということである。システ
ムリセット信号１９８がラッチ回路１３２とＣＰＵ１０
１以外の回路のリセット信号となっている。第２点目は
ＣＰＵ１０１にリセットがかけられたとき、これが電源
投入時のパワーグッド信号１５０によるものなのか又は
ソフトウェアによって発生されたリセット信号１７１に
よるものなのかを識別するためのリセットタイプ識別回
路１９４が追加されているという点である。１９１はリ
セットタイプ識別ＦＦ（フリップフロップ）であり、そ
のＱ出力がＬのときはパワーグッド信号１５０によるリ
セットであることを示し、Ｈのときは、ソフトウェアに
よるリセットであることを示している。１９０はＦＦ１
９１を制御するための回路であり、ＣＰＵ１０１の制御
のもとにＦＦ１９１のセット、リセットを制御する。
【００３０】図１４の情報処理装置の動作を図１５のフ
ローチャートを使って説明していく。まず電源投入時（
図１５のステップ１）はパワーグッド信号１５０がＬと
なり、これによってＣＰＵ１０１をはじめ装置全体がリ
セット（イニシャライズ）される。クロック切換指示手
段であるレジスタ１８１はオールクリアされ、又リセッ
トタイプ識別ＦＦ１９１もクリアされる。パワーグッド
信号１５０がＬからＨに変化するとき、ラッチ回路１３
２は、レジスタ１８１の出力１８２（このときすべてＬ
である）をラッチし、その出力１３３（このときすべて
Ｌである）によってＣＰＵのクロック入力１０２の周波
数が決定される。すなわち電源投入時のＣＰＵクロック
周波数は図１３と同様に回路的に決められている。電源
投入時は常に信号１３３がすべてＬとなる。このときの
クロック１０２の周波数とｆ１と表わすことにする。 電源投入後、ＣＰＵ１０１はデータの処理を実行してい
る（ステップ２）。このときのＣＰＵのクロック周波数
はｆ１である。データ処理の途中においてＣＰＵのクロ
ック周波数を切換えたいという状況が発生したとする。 このときは次のようなステップでクロック切換シーケン
スが実行される。まずステップ３でレジスタ１８１に希
望する周波数（この周波数をｆ２と表わすことにする）
に対応する値を設定する。これは具体的にはＣＰＵ１０
１のＩＯライトコマンドによって実行される。この時点
では実際のクロックの切換は行なわれない。次にステッ
プ４でＣＰＵ１０１の内部状態（おもにＣＰＵ内部のレ
ジスタ関係である）をメモリ等の外部媒体に退避してお
く。これはクロック切換のためにＣＰＵ１０１にリセッ
トをかけたとき、ＣＰＵの内部状態が初期されて、リセ
ット前の状態が失われてしまうので、これを前もって保
存しておくために行なうものである。次にステップ５で
リセットタイプ識別ＦＦ１９１をセットする。
ローチャートを使って説明していく。まず電源投入時（
図１５のステップ１）はパワーグッド信号１５０がＬと
なり、これによってＣＰＵ１０１をはじめ装置全体がリ
セット（イニシャライズ）される。クロック切換指示手
段であるレジスタ１８１はオールクリアされ、又リセッ
トタイプ識別ＦＦ１９１もクリアされる。パワーグッド
信号１５０がＬからＨに変化するとき、ラッチ回路１３
２は、レジスタ１８１の出力１８２（このときすべてＬ
である）をラッチし、その出力１３３（このときすべて
Ｌである）によってＣＰＵのクロック入力１０２の周波
数が決定される。すなわち電源投入時のＣＰＵクロック
周波数は図１３と同様に回路的に決められている。電源
投入時は常に信号１３３がすべてＬとなる。このときの
クロック１０２の周波数とｆ１と表わすことにする。 電源投入後、ＣＰＵ１０１はデータの処理を実行してい
る（ステップ２）。このときのＣＰＵのクロック周波数
はｆ１である。データ処理の途中においてＣＰＵのクロ
ック周波数を切換えたいという状況が発生したとする。 このときは次のようなステップでクロック切換シーケン
スが実行される。まずステップ３でレジスタ１８１に希
望する周波数（この周波数をｆ２と表わすことにする）
に対応する値を設定する。これは具体的にはＣＰＵ１０
１のＩＯライトコマンドによって実行される。この時点
では実際のクロックの切換は行なわれない。次にステッ
プ４でＣＰＵ１０１の内部状態（おもにＣＰＵ内部のレ
ジスタ関係である）をメモリ等の外部媒体に退避してお
く。これはクロック切換のためにＣＰＵ１０１にリセッ
トをかけたとき、ＣＰＵの内部状態が初期されて、リセ
ット前の状態が失われてしまうので、これを前もって保
存しておくために行なうものである。次にステップ５で
リセットタイプ識別ＦＦ１９１をセットする。
【００３１】次のステップでクロック切換のためのリセ
ットパルスを発生させたとき、リセットタイプ識別ＦＦ
１９１はリセットされずにセットされたままであり、こ
れによってＣＰＵがＣＰＵに対するリセットが電源投入
時のパワーグッドによるものか、又はクロック切換のた
めのソフトウェア制御のリセットによるものかを識別で
きるようにするためのものである。電源投入時のパワー
グッド信号１５０によるリセットの場合はリセットタイ
プ識別ＦＦ１９１もリセットされており、クロック切換
のためリセットとの識別ができる。
ットパルスを発生させたとき、リセットタイプ識別ＦＦ
１９１はリセットされずにセットされたままであり、こ
れによってＣＰＵがＣＰＵに対するリセットが電源投入
時のパワーグッドによるものか、又はクロック切換のた
めのソフトウェア制御のリセットによるものかを識別で
きるようにするためのものである。電源投入時のパワー
グッド信号１５０によるリセットの場合はリセットタイ
プ識別ＦＦ１９１もリセットされており、クロック切換
のためリセットとの識別ができる。
【００３２】希望周波数の設定、リセットタイプ識別Ｆ
ＦのセットおよびＣＰＵの内部状態の退避が完了したら
、次にステップ６でＣＰＵ１０１の制御のもとにクロッ
ク切換用ＣＰＵリセットパルス生成回路１７０からリセ
ットパルスを発生させ、クロックの切換を実行する。 １７０によって発生されたリセットパルスはラッチ回路
１３２とＣＰＵ１０１のみに導かれており、他の回路に
は導かれていない。このとき、ラッチ回路１３２はレジ
スタ１８１の値をラッチし、これによってクロック入力
１０２の周波数は希望周波数（ｆ２）に変化する。この
とき同時にＣＰＵ１０１にはリセットがかけられており
、リセットが解除されるとＣＰＵ１０１は周波数ｆ２で
動作を開始する。ラッチ回路１３２とＣＰＵ１０１以外
はリセットがかけられていないので状態は変化しない。 たとえばこの期間中、ＤＲＡＭ（ダイナミックランダム
アクセスメモリ）によって構成されるメインメモリはリ
フレッシュされており、リセット中もデータを保持して
いる。すなわちＣＰＵ以外はリセット前のデータを保持
している。そこでステップ７でＣＰＵの内部状態を復帰
させることによって図１４の情報処理装置はクロック切
換シーケンス（ステップ３〜ステップ７）の前後で同じ
状態にすることができ、ステップ８で又データの処理を
再開することができる。ステップ８のデータ処理はステ
ップ２のデータ処理の続きである。以上のように、図１
４の情報処理装置ではクロック切換時のリセットパルス
をＣＰＵのみに入れ、又リセットタイプの識別回路を付
加することによってＣＰＵのデータ処理の途中でのクロ
ック切換えが可能となった。
ＦのセットおよびＣＰＵの内部状態の退避が完了したら
、次にステップ６でＣＰＵ１０１の制御のもとにクロッ
ク切換用ＣＰＵリセットパルス生成回路１７０からリセ
ットパルスを発生させ、クロックの切換を実行する。 １７０によって発生されたリセットパルスはラッチ回路
１３２とＣＰＵ１０１のみに導かれており、他の回路に
は導かれていない。このとき、ラッチ回路１３２はレジ
スタ１８１の値をラッチし、これによってクロック入力
１０２の周波数は希望周波数（ｆ２）に変化する。この
とき同時にＣＰＵ１０１にはリセットがかけられており
、リセットが解除されるとＣＰＵ１０１は周波数ｆ２で
動作を開始する。ラッチ回路１３２とＣＰＵ１０１以外
はリセットがかけられていないので状態は変化しない。 たとえばこの期間中、ＤＲＡＭ（ダイナミックランダム
アクセスメモリ）によって構成されるメインメモリはリ
フレッシュされており、リセット中もデータを保持して
いる。すなわちＣＰＵ以外はリセット前のデータを保持
している。そこでステップ７でＣＰＵの内部状態を復帰
させることによって図１４の情報処理装置はクロック切
換シーケンス（ステップ３〜ステップ７）の前後で同じ
状態にすることができ、ステップ８で又データの処理を
再開することができる。ステップ８のデータ処理はステ
ップ２のデータ処理の続きである。以上のように、図１
４の情報処理装置ではクロック切換時のリセットパルス
をＣＰＵのみに入れ、又リセットタイプの識別回路を付
加することによってＣＰＵのデータ処理の途中でのクロ
ック切換えが可能となった。
【００３３】次に図１６に本発明の第１０の実施例を示
す。これは請求項１８に対応するものである。図１６は
図１４のリセットタイプ識別回路１９４を改良したもの
である。図１６において１９２がリセットタイプ識別Ｆ
Ｆであり、電源投入時、パワーグッド信号１５０（Ｌで
ある）によってクリアされ（ＦＦ１９２のＱ出力１９３
がＬとなる）、又ＣＰＵ制御によるクロック切換のため
のリセットのときには信号１７１の立上りエッヂ（ＣＰ
Ｕがクロック切換のためのリセットパルスを発生させた
とき、信号１７１には負論理のパルスが出力される）に
よってセット（ＦＦ１９２のＱ出力１９３がＨとなる）
される。リセットタイプ識別ＦＦ１９２のセット、リセ
ットがすべてハードウェアだけで自動的に行なわれ、ソ
フトウェアの介在の必要がない点が図１４に対する改良
点である。他はすべて図１４と同じである。
す。これは請求項１８に対応するものである。図１６は
図１４のリセットタイプ識別回路１９４を改良したもの
である。図１６において１９２がリセットタイプ識別Ｆ
Ｆであり、電源投入時、パワーグッド信号１５０（Ｌで
ある）によってクリアされ（ＦＦ１９２のＱ出力１９３
がＬとなる）、又ＣＰＵ制御によるクロック切換のため
のリセットのときには信号１７１の立上りエッヂ（ＣＰ
Ｕがクロック切換のためのリセットパルスを発生させた
とき、信号１７１には負論理のパルスが出力される）に
よってセット（ＦＦ１９２のＱ出力１９３がＨとなる）
される。リセットタイプ識別ＦＦ１９２のセット、リセ
ットがすべてハードウェアだけで自動的に行なわれ、ソ
フトウェアの介在の必要がない点が図１４に対する改良
点である。他はすべて図１４と同じである。
【００３４】次に図１７に本発明の第１１の実施例を示
す。これは請求項１９〜２１に対応するものである。図
１７の情報処理装置は図１の情報処理装置にＯＲゲート
６１とバッテリーＯＮ信号６０を追加したものである。 バッテリーＯＮ信号６０は装置がバッテリーにより駆動
されていることを示す信号であり、バッテリー駆動のと
きＨ（ハイレベル）となり、ＡＣ電源駆動のときＬ（ロ
ーレベル）となる。装置がバッテリーで駆動されている
ときは信号６０がＨとなり、ＯＲゲート６１の出力はス
イッチ４０の状態に関係なくＨとなり、ラッチ回路３０
の出力３１もＨとなる。３１がＨのときＣＰＵ１のクロ
ック入力２の周波数は８ＭＨｚとなる。又装置がＡＣ電
源で駆動されているときは信号６０はＬとなり、信号３
１はスイッチ４０の状態によってＨ又はＬとなる。Ｈの
とき８ＭＨｚとなり、Ｌのとき２５ＭＨｚとなる。すな
わち図１７の情報処理装置はバッテリー駆動のときは８
ＭＨｚ（低速モード）に固定され、２５ＭＨｚ（高速モ
ード）にはならないように保護されている。又ＡＣアダ
プターやドッキングステーション等を接続してＡＣ電源
で駆動するときには、スイッチ４０によって８ＭＨｚ（
低速モード）と２５ＭＨｚ（高速モード）の切換ができ
る。低速モードではＣＰＵ１のクロック周波数が低くな
り、装置全体の回路の動作も低速になるが、これにとも
なって消費電力も低くなる。ＣＰＵやＤＲＡＭの消費電
力は動作周波数と比例に近い関係にある。バッテリー駆
動時、低速モードに固定することによって消費電力を低
くおさえ、バッテリーによる動作時間を長くできるとと
もに、電源回路も小さくすることができ、メリットが大
きい。又装置の熱発生も低くおさえられるため、バッテ
リー駆動状態ではファンが不要となり、ファンのための
スペースおよびファンのための電力も不要となり、装置
を小さくすることができる。又ＡＣアダプターやドッキ
ングステーション等を装置に接続して、装置の外から電
力（ＡＣ電源から）を供給する場合には装置の電力消費
を低くおさえる必要は特になく、又装置の熱の発生に対
しても、ＡＣアダプターやドッキングステーションに付
けたファンによって装置を外から空冷することができる
ため、ＡＣ電源駆動時は装置を高速モード（これは高消
費電力モードともいえる）で動作させても何ら問題はな
い。したがって、図１７の装置ではＡＣ電源駆動時はス
イッチ４０によってユーザーが自由に低速モードと高速
モードを選択できるようになっている。
す。これは請求項１９〜２１に対応するものである。図
１７の情報処理装置は図１の情報処理装置にＯＲゲート
６１とバッテリーＯＮ信号６０を追加したものである。 バッテリーＯＮ信号６０は装置がバッテリーにより駆動
されていることを示す信号であり、バッテリー駆動のと
きＨ（ハイレベル）となり、ＡＣ電源駆動のときＬ（ロ
ーレベル）となる。装置がバッテリーで駆動されている
ときは信号６０がＨとなり、ＯＲゲート６１の出力はス
イッチ４０の状態に関係なくＨとなり、ラッチ回路３０
の出力３１もＨとなる。３１がＨのときＣＰＵ１のクロ
ック入力２の周波数は８ＭＨｚとなる。又装置がＡＣ電
源で駆動されているときは信号６０はＬとなり、信号３
１はスイッチ４０の状態によってＨ又はＬとなる。Ｈの
とき８ＭＨｚとなり、Ｌのとき２５ＭＨｚとなる。すな
わち図１７の情報処理装置はバッテリー駆動のときは８
ＭＨｚ（低速モード）に固定され、２５ＭＨｚ（高速モ
ード）にはならないように保護されている。又ＡＣアダ
プターやドッキングステーション等を接続してＡＣ電源
で駆動するときには、スイッチ４０によって８ＭＨｚ（
低速モード）と２５ＭＨｚ（高速モード）の切換ができ
る。低速モードではＣＰＵ１のクロック周波数が低くな
り、装置全体の回路の動作も低速になるが、これにとも
なって消費電力も低くなる。ＣＰＵやＤＲＡＭの消費電
力は動作周波数と比例に近い関係にある。バッテリー駆
動時、低速モードに固定することによって消費電力を低
くおさえ、バッテリーによる動作時間を長くできるとと
もに、電源回路も小さくすることができ、メリットが大
きい。又装置の熱発生も低くおさえられるため、バッテ
リー駆動状態ではファンが不要となり、ファンのための
スペースおよびファンのための電力も不要となり、装置
を小さくすることができる。又ＡＣアダプターやドッキ
ングステーション等を装置に接続して、装置の外から電
力（ＡＣ電源から）を供給する場合には装置の電力消費
を低くおさえる必要は特になく、又装置の熱の発生に対
しても、ＡＣアダプターやドッキングステーションに付
けたファンによって装置を外から空冷することができる
ため、ＡＣ電源駆動時は装置を高速モード（これは高消
費電力モードともいえる）で動作させても何ら問題はな
い。したがって、図１７の装置ではＡＣ電源駆動時はス
イッチ４０によってユーザーが自由に低速モードと高速
モードを選択できるようになっている。
【００３５】次に図１８に本発明の第１２の実施例を示
す。これは請求項２２〜２５に対応するものである。３
００がラップトップコンピュータであり、内部にバッテ
リー３３０を持っている。３５０はＡＣアダプターであ
る。３６０はＡＣ電源ケーブルでありコンセントに接続
される。ＡＣアダプターのＤＣ出力はＡＣアダプタージ
ャック３４０に接続され、電力をラップトップコンピュ
ータ３００に供給する。ラップトップコンピュータ（以
下ＬＴと記す）３００は内部のバッテリー３３０で駆動
することも可能であり、又外部のＡＣアダプター３５０
を介してＡＣ電源で駆動することも可能である。内部の
バッテリー３３０で駆動するときはＡＣアダプター３５
０は不要である。ＡＣアダプター３５０により駆動する
場合はバッテリー３３０は充電モードになる。３２０は
ＤＣ−ＤＣコンバータであり、ＡＣアダプター３５０又
はバッテリー３３０から供給される単一ＤＣ電圧をメイ
ン回路３１０で必要とするいくつかのＤＣ電圧に変換し
てメイン回路３１０に供給している。メイン回路３１０
は高速モードと低速モードの異なる動作スピードモード
を持っており、メイン回路３１０の中のＣＰＵのクロッ
ク周波数を切換えることによって動作スピードモードを
切換えている。低速モードではＣＰＵはじめ回路全体が
低速で動作するため、全体の消費電力も小さくなる。す
なわち低速モードは低消費電力モードでもある。高速モ
ードではＣＰＵはじめ回路全体が最大速度で動作するた
め、消費電力も大きくなる。ＬＴ３００をＡＣアダプタ
ー３５０で駆動するときは、ＡＣアダプター３５０の電
力はＤＣ−ＤＣコンバータ３２０を介してメイン回路３
１０に供給されると同時に、ＡＣアダプターの一部の電
力はバッテリー３３０の充電に使われる。メイン回路３
１０が低速モード（低消費電力モード）で動作している
ときはメイン回路３１０へ供給する電力は小さくてよい
ため、ＡＣアダプター３５０の電力にはかなり余裕があ
る。この電力をバッテリー３３０の充電用に使う。この
ときの充電電流は比較的大きくでき、したがって短時間
でバッテリーを充電することができる。このときの充電
モードを短時間充電モードと呼ぶことにする。又メイン
回路３１０が高速モード（高消費電力モード）で動作し
ているときは、メイン回路３１０へ供給する電力が大き
いため、バッテリー３３０の充電用にはあまり電力が残
っていない。そこでこのときは小さい電流でバッテリー
３３０を充電する。（場合によってはこのときバッテリ
ー３３０の充電は行なわないということもある。）この
小さい電流での充電を長時間充電モードと呼ぶことにす
る。すなわち図１８のＬＴ３００はＡＣアダプター３５
０などを介してＡＣ電源で駆動している状態においては
回路が低速モードで動作しているときは、同時にバッテ
リーを短時間充電モードで充電し、又高速モードで動作
しているときは、同時にバッテリーを長時間充電モード
（充電していない状態もこれに含める）で充電している
。従来はＡＣアダプター等を介してＡＣ電源でＬＴを動
作させている状態においてはＬＴの中のバッテリーは一
定の電流で充電されており、異なる充電モードで充電す
るということはなかった。これに対して図１８ではメイ
ン回路３１０の消費電力に合わせてバッテリー３３０の
充電電流をかえることによって充電の効率化がはかられ
ている。メイン回路３１０の消費電流とバッテリー３３
０の充電電流の和が常に一定になるように充電の制御を
すれば充電の効率は最もよくなる。
す。これは請求項２２〜２５に対応するものである。３
００がラップトップコンピュータであり、内部にバッテ
リー３３０を持っている。３５０はＡＣアダプターであ
る。３６０はＡＣ電源ケーブルでありコンセントに接続
される。ＡＣアダプターのＤＣ出力はＡＣアダプタージ
ャック３４０に接続され、電力をラップトップコンピュ
ータ３００に供給する。ラップトップコンピュータ（以
下ＬＴと記す）３００は内部のバッテリー３３０で駆動
することも可能であり、又外部のＡＣアダプター３５０
を介してＡＣ電源で駆動することも可能である。内部の
バッテリー３３０で駆動するときはＡＣアダプター３５
０は不要である。ＡＣアダプター３５０により駆動する
場合はバッテリー３３０は充電モードになる。３２０は
ＤＣ−ＤＣコンバータであり、ＡＣアダプター３５０又
はバッテリー３３０から供給される単一ＤＣ電圧をメイ
ン回路３１０で必要とするいくつかのＤＣ電圧に変換し
てメイン回路３１０に供給している。メイン回路３１０
は高速モードと低速モードの異なる動作スピードモード
を持っており、メイン回路３１０の中のＣＰＵのクロッ
ク周波数を切換えることによって動作スピードモードを
切換えている。低速モードではＣＰＵはじめ回路全体が
低速で動作するため、全体の消費電力も小さくなる。す
なわち低速モードは低消費電力モードでもある。高速モ
ードではＣＰＵはじめ回路全体が最大速度で動作するた
め、消費電力も大きくなる。ＬＴ３００をＡＣアダプタ
ー３５０で駆動するときは、ＡＣアダプター３５０の電
力はＤＣ−ＤＣコンバータ３２０を介してメイン回路３
１０に供給されると同時に、ＡＣアダプターの一部の電
力はバッテリー３３０の充電に使われる。メイン回路３
１０が低速モード（低消費電力モード）で動作している
ときはメイン回路３１０へ供給する電力は小さくてよい
ため、ＡＣアダプター３５０の電力にはかなり余裕があ
る。この電力をバッテリー３３０の充電用に使う。この
ときの充電電流は比較的大きくでき、したがって短時間
でバッテリーを充電することができる。このときの充電
モードを短時間充電モードと呼ぶことにする。又メイン
回路３１０が高速モード（高消費電力モード）で動作し
ているときは、メイン回路３１０へ供給する電力が大き
いため、バッテリー３３０の充電用にはあまり電力が残
っていない。そこでこのときは小さい電流でバッテリー
３３０を充電する。（場合によってはこのときバッテリ
ー３３０の充電は行なわないということもある。）この
小さい電流での充電を長時間充電モードと呼ぶことにす
る。すなわち図１８のＬＴ３００はＡＣアダプター３５
０などを介してＡＣ電源で駆動している状態においては
回路が低速モードで動作しているときは、同時にバッテ
リーを短時間充電モードで充電し、又高速モードで動作
しているときは、同時にバッテリーを長時間充電モード
（充電していない状態もこれに含める）で充電している
。従来はＡＣアダプター等を介してＡＣ電源でＬＴを動
作させている状態においてはＬＴの中のバッテリーは一
定の電流で充電されており、異なる充電モードで充電す
るということはなかった。これに対して図１８ではメイ
ン回路３１０の消費電力に合わせてバッテリー３３０の
充電電流をかえることによって充電の効率化がはかられ
ている。メイン回路３１０の消費電流とバッテリー３３
０の充電電流の和が常に一定になるように充電の制御を
すれば充電の効率は最もよくなる。
【００３６】次に図１９に本発明の第１３の実施例を示
す。これは請求項２６、２７に対応するものである。Ｃ
ＰＵ１０１およびクロック切換回路２００は図１６と全
く同じものであり説明は省略する。４００はバッテリー
であり、４１０はバッテリー４００の残量監視回路であ
る。ＣＰＵ１０１は監視回路４１０を定期的にアクセス
し常にバッテリー４００の残量をチェックしている。バ
ッテリー残量がある値以下になると、ＣＰＵ１０１はク
ロック切換回路２００にコマンドを出してＣＰＵのクロ
ック周波数を下げる。これによって装置の消費電流を小
さくし、残りのバッテリーによって動作できる時間を長
くしている。バッテリーでの動作を続けてバッテリー残
量がさらに小さくなると又ＣＰＵのクロック周波数をさ
らに下げる。このように図１４の情報処理装置ではバッ
テリーの残量に応じてＣＰＵのクロック周波数を切換え
ることによって、バッテリーによる駆動の際の従来のバ
ッテリーが少なくなってきた状態において処理速度は犠
牲にするものの動作可能な残り時間を長くすることがで
き、非常に便利である。
す。これは請求項２６、２７に対応するものである。Ｃ
ＰＵ１０１およびクロック切換回路２００は図１６と全
く同じものであり説明は省略する。４００はバッテリー
であり、４１０はバッテリー４００の残量監視回路であ
る。ＣＰＵ１０１は監視回路４１０を定期的にアクセス
し常にバッテリー４００の残量をチェックしている。バ
ッテリー残量がある値以下になると、ＣＰＵ１０１はク
ロック切換回路２００にコマンドを出してＣＰＵのクロ
ック周波数を下げる。これによって装置の消費電流を小
さくし、残りのバッテリーによって動作できる時間を長
くしている。バッテリーでの動作を続けてバッテリー残
量がさらに小さくなると又ＣＰＵのクロック周波数をさ
らに下げる。このように図１４の情報処理装置ではバッ
テリーの残量に応じてＣＰＵのクロック周波数を切換え
ることによって、バッテリーによる駆動の際の従来のバ
ッテリーが少なくなってきた状態において処理速度は犠
牲にするものの動作可能な残り時間を長くすることがで
き、非常に便利である。
【００３７】次に図２０に本発明の第１４の実施例を示
す。これは請求項２８〜３０に対応するものである。図
２０の情報処理装置は図１６の情報処理装置にクロック
切換用のスイッチ５４０とスイッチの変化を検出して、
これによりＣＰＵに割込みをかける手段を追加したもの
である。スイッチ５４０はＣＰＵ１０１のクロック切換
を指示するためのスイッチであり、スイッチの状態が変
化すると５４２の割込み信号発生回路がこれを検出して
割込要求信号を出し、割込みコントローラ５４３を介し
てＣＰＵ１０１に割込みをかける。ＣＰＵ１０１はクロ
ック切換スイッチ５４０からの割込要求を検出するとＣ
ＰＵクロックの切換のためのシーケンスを実行する。Ｃ
ＰＵクロック切換シーケンスについては本発明の第９の
実施例および第１０の実施例（図１４、図１５および図
１６）と全く同じであり、そちらを参照されたい。図２
０は図１４および図１６の情報処理装置のクロック切換
シーケンスのトリガとなる手段について示したものであ
る。クロック切換シーケンスのトリガとしてはスイッチ
の他にキーボード等も考えられる。又情報処理装置の駆
動源（バッテリー、ＡＣアダプター等）の切換もトリガ
となりえる。例えばラップトップコンピュータをバッテ
リーで駆動し、消費電力をおさえるために低速モードで
動作させていたとする。このとき（すなわち動作中）、
ＡＣアダプターが差し込まれてＡＣ電源が供給されたと
する。もしこれ（駆動源の切換）を検出してＣＰＵに割
込みをかけ、ＣＰＵがクロック切換シーケンスを実行し
て、ＣＰＵのクロック周波数を上げることができれば非
常に便利である。なぜならＡＣ電源による駆動時には消
費電力を気にする必要はなく、このときＣＰＵのクロッ
クを動作可能最大周波数に設定し、処理速度を上げるの
が最もよいからである。
す。これは請求項２８〜３０に対応するものである。図
２０の情報処理装置は図１６の情報処理装置にクロック
切換用のスイッチ５４０とスイッチの変化を検出して、
これによりＣＰＵに割込みをかける手段を追加したもの
である。スイッチ５４０はＣＰＵ１０１のクロック切換
を指示するためのスイッチであり、スイッチの状態が変
化すると５４２の割込み信号発生回路がこれを検出して
割込要求信号を出し、割込みコントローラ５４３を介し
てＣＰＵ１０１に割込みをかける。ＣＰＵ１０１はクロ
ック切換スイッチ５４０からの割込要求を検出するとＣ
ＰＵクロックの切換のためのシーケンスを実行する。Ｃ
ＰＵクロック切換シーケンスについては本発明の第９の
実施例および第１０の実施例（図１４、図１５および図
１６）と全く同じであり、そちらを参照されたい。図２
０は図１４および図１６の情報処理装置のクロック切換
シーケンスのトリガとなる手段について示したものであ
る。クロック切換シーケンスのトリガとしてはスイッチ
の他にキーボード等も考えられる。又情報処理装置の駆
動源（バッテリー、ＡＣアダプター等）の切換もトリガ
となりえる。例えばラップトップコンピュータをバッテ
リーで駆動し、消費電力をおさえるために低速モードで
動作させていたとする。このとき（すなわち動作中）、
ＡＣアダプターが差し込まれてＡＣ電源が供給されたと
する。もしこれ（駆動源の切換）を検出してＣＰＵに割
込みをかけ、ＣＰＵがクロック切換シーケンスを実行し
て、ＣＰＵのクロック周波数を上げることができれば非
常に便利である。なぜならＡＣ電源による駆動時には消
費電力を気にする必要はなく、このときＣＰＵのクロッ
クを動作可能最大周波数に設定し、処理速度を上げるの
が最もよいからである。
【００３８】図１４および図１６の情報処理装置はＣＰ
Ｕのデータ処理の途中におけるクロック切換の方法につ
いて示したものであり、これに対して以上に説明してき
たように図２０はクロック切換のトリガとなる手段につ
いて示したものである。
Ｕのデータ処理の途中におけるクロック切換の方法につ
いて示したものであり、これに対して以上に説明してき
たように図２０はクロック切換のトリガとなる手段につ
いて示したものである。
【００３９】
【発明の効果】本発明はインテル社のマイクロプロセッ
サ８０４８６のようなクロック入力の周波数変化が許さ
れていないマイクロプロセッサを用いた情報処理装置に
おいて、データ処理の途中でマイクロプロセッサのクロ
ック入力を切換える方法を提供するものである。そのた
めの手段はクロック切換と同時にマイクロプロセッサに
対してのみリセットをかけるというものであり、リセッ
ト前にマイクロプロセッサの内部状態（レジスタを含む
）を外部のメモリ等に退避し、リセット後に復帰するこ
とによって、リセット直前の続きの処理をリセット後に
続行することができる。
サ８０４８６のようなクロック入力の周波数変化が許さ
れていないマイクロプロセッサを用いた情報処理装置に
おいて、データ処理の途中でマイクロプロセッサのクロ
ック入力を切換える方法を提供するものである。そのた
めの手段はクロック切換と同時にマイクロプロセッサに
対してのみリセットをかけるというものであり、リセッ
ト前にマイクロプロセッサの内部状態（レジスタを含む
）を外部のメモリ等に退避し、リセット後に復帰するこ
とによって、リセット直前の続きの処理をリセット後に
続行することができる。
【００４０】最近のマイクロプロセッサの処理速度はめ
ざましい勢いで上がってきている。これにともなってク
ロック入力の周波数も上がっている。高速のマイクロプ
ロセッサになってくると外部から供給するクロックの整
数倍の周波数で内部の動作を行なわせるものが多くなっ
てくる。インテル社の８０４８６もそうである。インテ
ル社の８０３８６の３３ＭＨｚバージョンの場合、外部
から６６ＭＨｚのクロックを供給し、内部の回路もこの
６６ＭＨｚで動作している。これに対し、８０４８６の
３３ＭＨｚバージョンの場合は、外部からは３３ＭＨｚ
のクロックを供給し、内部の回路は２倍の６６ＭＨｚの
クロックで動作している。今後の高速のマイクロプロセ
ッサは８０４８６のような方式が主流になってくると思
われる。８０３８６のように内部の動作クロックを外部
から直接供給する方式ではクロック周波数が高くなり周
辺回路の設計が非常にむずかしくなるからである。８０
４８６の内部では外部より供給されたクロックからＰＬ
Ｌ技術を使って２倍のクロックを作り出している。その
ためにクロックの周波数変化が許されていないわけであ
る。（クロック周波数が変動するとＰＬＬが正しく動作
しない。）一方ラップトップコンピュータなどのバッテ
リー駆動の装置においては消費電流を小さくすることが
最も重要な要素である。これを実現するためにはマイク
ロプロセッサのクロック周波数を低くした低消費電力モ
ードが必要である。８０４８６のようなクロック周波数
の変化が許されていないマイクロプロセッサについては
従来クロックの切換は不可能であったが、本発明がこれ
を可能にした。これによって８０４８６を用いたラップ
トップコンピュータ（クロック切換による低消費電力モ
ードを持った）が可能となった。これは今後のラップト
ップコンピュータの新たな展開を可能とするものであり
、その意義は非常に大きい。（なお本明細書の中ではＣ
ＰＵとマイクロプロセッサを同義語として扱っているの
で注意されたい。）
ざましい勢いで上がってきている。これにともなってク
ロック入力の周波数も上がっている。高速のマイクロプ
ロセッサになってくると外部から供給するクロックの整
数倍の周波数で内部の動作を行なわせるものが多くなっ
てくる。インテル社の８０４８６もそうである。インテ
ル社の８０３８６の３３ＭＨｚバージョンの場合、外部
から６６ＭＨｚのクロックを供給し、内部の回路もこの
６６ＭＨｚで動作している。これに対し、８０４８６の
３３ＭＨｚバージョンの場合は、外部からは３３ＭＨｚ
のクロックを供給し、内部の回路は２倍の６６ＭＨｚの
クロックで動作している。今後の高速のマイクロプロセ
ッサは８０４８６のような方式が主流になってくると思
われる。８０３８６のように内部の動作クロックを外部
から直接供給する方式ではクロック周波数が高くなり周
辺回路の設計が非常にむずかしくなるからである。８０
４８６の内部では外部より供給されたクロックからＰＬ
Ｌ技術を使って２倍のクロックを作り出している。その
ためにクロックの周波数変化が許されていないわけであ
る。（クロック周波数が変動するとＰＬＬが正しく動作
しない。）一方ラップトップコンピュータなどのバッテ
リー駆動の装置においては消費電流を小さくすることが
最も重要な要素である。これを実現するためにはマイク
ロプロセッサのクロック周波数を低くした低消費電力モ
ードが必要である。８０４８６のようなクロック周波数
の変化が許されていないマイクロプロセッサについては
従来クロックの切換は不可能であったが、本発明がこれ
を可能にした。これによって８０４８６を用いたラップ
トップコンピュータ（クロック切換による低消費電力モ
ードを持った）が可能となった。これは今後のラップト
ップコンピュータの新たな展開を可能とするものであり
、その意義は非常に大きい。（なお本明細書の中ではＣ
ＰＵとマイクロプロセッサを同義語として扱っているの
で注意されたい。）
【図１】本発明の第１の実施例であり、クロック切換指
示手段の電源投入後の操作（クロック切換指示信号の変
化）に対して、ＣＰＵのクロック入力の周波数変化を保
護した回路図である。
示手段の電源投入後の操作（クロック切換指示信号の変
化）に対して、ＣＰＵのクロック入力の周波数変化を保
護した回路図である。
【図２】同じく、パワーグッド信号のタイミングチャー
ト図である。
ト図である。
【図３、図４】従来の技術を示す図である。
【図５、図６】図５は本発明の第２の実施例、図６は本
発明の第３の実施例であり、ともに第一の実施例の一部
を変更した図である。
発明の第３の実施例であり、ともに第一の実施例の一部
を変更した図である。
【図７、図８】図７は本発明の第４の実施例、図８は本
発明の第５の実施例であり、ともにクロック切換指示手
段としてＥＥＰＲＯＭを用い、この内容をＣＰＵ制御の
もとに書きかえ、クロック周波数のソフトウェアによる
設定を可能とした図である。
発明の第５の実施例であり、ともにクロック切換指示手
段としてＥＥＰＲＯＭを用い、この内容をＣＰＵ制御の
もとに書きかえ、クロック周波数のソフトウェアによる
設定を可能とした図である。
【図９】本発明の第６の実施例である。
【図１０】図９のタイミングチャート図である。
【図１１】図９のフローチャート図である。
【図１２】本発明の第７の実施例を示す図である。
【図１３】本発明の第８の実施例を示す図である。図９
、図１２および図１３の実施例はいずれもＣＰＵの制御
のもとにクロック切換のためのリセットパルスを発生さ
せ、ソフトウェアによるクロック切換を可能としたもの
である。（ただし、ソフトウェアによるクロック切換は
電源投入直後のイニシャルライズルーチンの中で行なわ
れ、ＣＰＵのデータ処理の途中では行なわれない。）
、図１２および図１３の実施例はいずれもＣＰＵの制御
のもとにクロック切換のためのリセットパルスを発生さ
せ、ソフトウェアによるクロック切換を可能としたもの
である。（ただし、ソフトウェアによるクロック切換は
電源投入直後のイニシャルライズルーチンの中で行なわ
れ、ＣＰＵのデータ処理の途中では行なわれない。）
【
図１４〜図１６】図１４は本発明の第９の実施例を示す
図で、図１５はそのフローチャートである。図１６は本
発明の第１０の実施例を示す図である。図１４、図１６
はいずれもリセットタイプを識別（パワーグッド信号に
よるリセット、又はクロック切換のためのリセットのい
ずれかを識別する）手段を設け、クロック切換によるリ
セットのときにはＣＰＵの内部状態の退避および復帰を
することによって、データ処理の途中におけるクロック
切換を可能としたものである。
図１４〜図１６】図１４は本発明の第９の実施例を示す
図で、図１５はそのフローチャートである。図１６は本
発明の第１０の実施例を示す図である。図１４、図１６
はいずれもリセットタイプを識別（パワーグッド信号に
よるリセット、又はクロック切換のためのリセットのい
ずれかを識別する）手段を設け、クロック切換によるリ
セットのときにはＣＰＵの内部状態の退避および復帰を
することによって、データ処理の途中におけるクロック
切換を可能としたものである。
【図１７】本発明の第１１の実施例を示す図で、バッテ
リー駆動時、装置は低速モード（低消費電力モード）に
固定され、高速モードにならないように保護されている
。
リー駆動時、装置は低速モード（低消費電力モード）に
固定され、高速モードにならないように保護されている
。
【図１８】本発明の第１２の実施例を示す図であり、装
置の動作スピードモードによってバッテリーの充電モー
ドをかえるものである。
置の動作スピードモードによってバッテリーの充電モー
ドをかえるものである。
【図１９】本発明の第１３の実施例を示す図であり、バ
ッテリーの残量に応じてＣＰＵのクロックを切換えるも
のである。
ッテリーの残量に応じてＣＰＵのクロックを切換えるも
のである。
【図２０】本発明の第１４の実施例を示す図であり、ク
ロック切換シーケンスのトリガとなる手段について示し
たものである。
ロック切換シーケンスのトリガとなる手段について示し
たものである。
１ 中央演算処理装置（ＣＰＵ）
２ ＣＰＵのクロック入力
３、４、５ クロック供給回路
１０、１２、１４ 発振回路
１１、１３、１５ 発振回路の発振出力２１、２２
プログラマブル分周回路２０ セレクタ ３０、３２、３４ クロック切換指示信号ラッチ回路
３１、３３、３５ クロック供給回路のクロック選択
信号 ４０ クロック切換指示手段（スイッチ）４２ ク
ロック切換指示手段（ＰＲＯＭ）４１、４３ クロッ
ク切換指示信号 ５０ パワーグッド信号（ＰＯＷＥＲＧＯＯＤ信号）
６０ バッテリーＯＮ信号 ６１ ＯＲゲート １０１ 中央演算処理装置（ＣＰＵ）１０２ ＣＰ
Ｕのクロック １０４、１０５ クロック供給回路 １０８ ＣＰＵのバス（アドレスバス、データバス、
コントロールバス） １０９ ＣＰＵのリセット信号 １１４ 発振回路 １１５ 発振回路の発振出力 １２１、１２２ プログラマブル分周回路１３２、１
３４ クロック切換指示信号ラッチ回路１３３、１３
５ クロック供給回路のクロック選択信号１４０
スイッチ １４２ ＥＥＰＲＯＭ １４１、１４３、１４５ クロック切換指示信号１４
４ ＥＥＰＲＯＭの出力 １４６〜１４９ ＡＮＤゲート １５０ パワーグッド信号 １５１ ディレイ回路 １５２ マスク信号 １６０ ＥＥＰＲＯＭ消去書込み制御回路１７０
クロック切換用ＣＰＵリセットパルス生成回路１７１
クロック切換用ＣＰＵリセット信号（負論理）１７２
ＡＮＤゲート １７３ ラッチ信号 １８０ ＩＯレジスタアクセス制御回路１８１ Ｉ
Ｏレジスタ（クロック切換指示手段）１８２ ＩＯレ
ジスタの出力（クロック切換指示信号）１９８、１９９
システムリセット信号１９０ リセットタイプ識
別ＦＦ制御回路１９１、１９２ リセットタイプ識別
ＦＦ（フリップフロップ） １９３ リセットタイプ識別信号 １９４ リセットタイプ識別回路 ２００ ＣＰＵクロック切換回路 ３００ ラップトップコンピュータ（情報処理装置）
３１０ メイン回路 ３２０ ＤＣ−ＤＣコンバータ ３３０ バッテリー ３４０ ＡＣアダプタージャック ３５０ ＡＣアダプター ３６０ ＡＣ電源ケーブル ４００ バッテリー ４１０ バッテリー残量監視回路 ５４０ スイッチ（クロック切換指示手段）５４１
クロック切換指示信号 ５４２ 割込み信号発生回路 ５４３ 割込みコントローラ ５４４ ＣＰＵ割込要求信号
プログラマブル分周回路２０ セレクタ ３０、３２、３４ クロック切換指示信号ラッチ回路
３１、３３、３５ クロック供給回路のクロック選択
信号 ４０ クロック切換指示手段（スイッチ）４２ ク
ロック切換指示手段（ＰＲＯＭ）４１、４３ クロッ
ク切換指示信号 ５０ パワーグッド信号（ＰＯＷＥＲＧＯＯＤ信号）
６０ バッテリーＯＮ信号 ６１ ＯＲゲート １０１ 中央演算処理装置（ＣＰＵ）１０２ ＣＰ
Ｕのクロック １０４、１０５ クロック供給回路 １０８ ＣＰＵのバス（アドレスバス、データバス、
コントロールバス） １０９ ＣＰＵのリセット信号 １１４ 発振回路 １１５ 発振回路の発振出力 １２１、１２２ プログラマブル分周回路１３２、１
３４ クロック切換指示信号ラッチ回路１３３、１３
５ クロック供給回路のクロック選択信号１４０
スイッチ １４２ ＥＥＰＲＯＭ １４１、１４３、１４５ クロック切換指示信号１４
４ ＥＥＰＲＯＭの出力 １４６〜１４９ ＡＮＤゲート １５０ パワーグッド信号 １５１ ディレイ回路 １５２ マスク信号 １６０ ＥＥＰＲＯＭ消去書込み制御回路１７０
クロック切換用ＣＰＵリセットパルス生成回路１７１
クロック切換用ＣＰＵリセット信号（負論理）１７２
ＡＮＤゲート １７３ ラッチ信号 １８０ ＩＯレジスタアクセス制御回路１８１ Ｉ
Ｏレジスタ（クロック切換指示手段）１８２ ＩＯレ
ジスタの出力（クロック切換指示信号）１９８、１９９
システムリセット信号１９０ リセットタイプ識
別ＦＦ制御回路１９１、１９２ リセットタイプ識別
ＦＦ（フリップフロップ） １９３ リセットタイプ識別信号 １９４ リセットタイプ識別回路 ２００ ＣＰＵクロック切換回路 ３００ ラップトップコンピュータ（情報処理装置）
３１０ メイン回路 ３２０ ＤＣ−ＤＣコンバータ ３３０ バッテリー ３４０ ＡＣアダプタージャック ３５０ ＡＣアダプター ３６０ ＡＣ電源ケーブル ４００ バッテリー ４１０ バッテリー残量監視回路 ５４０ スイッチ（クロック切換指示手段）５４１
クロック切換指示信号 ５４２ 割込み信号発生回路 ５４３ 割込みコントローラ ５４４ ＣＰＵ割込要求信号
Claims (30)
- 【請求項１】（Ａ）クロック入力の連続する２つのクロ
ックサイクルの周期が１％以上変化することが許されて
いない中央演算処理装置（以下ＣＰＵと記す）と、（Ｂ
）外部からの選択信号によって、２つ以上の異なる周波
数のクロック信号のうちの１つを選択して、前記ＣＰＵ
のクロックを供給するクロック供給回路と、（Ｃ）クロ
ックの切換を支持するクロック切換指示手段と、 （Ｄ）システムの電源が正常に供給されていることを示
すパワーグッド信号（ＰＯＷＥＲＧＯＯＤ信号）と、（
Ｅ）前記クロック切換指示手段の出力するクロック切換
指示信号を前記パワーグッド信号でラッチし、その出力
で前記クロック供給回路のクロックの選択を指示するク
ロック切換指示信号ラッチ回路と、から成る情報処理装
置であって、 （ａ）該情報処理装置に電源が供給されてから前記パワ
ーグッド信号がアクティブになるまでの間は前記クロッ
ク切換指示信号ラッチ回路はスルーの状態（入力がその
まま出力に現われる）であり前記クロック切換指示手段
のクロック切換指示手段をそのまま前記クロック供給回
路に送り、 （ｂ）前記パワーグッド信号がアクティブになった後は
、前記クロック切換指示信号ラッチ回路は、前記パワー
グッド信号がインアクティブからアクティブに変化する
時点でラッチした前記クロック切換指示手段のクロック
切換指示信号を保持し続け、前記パワーグッド信号がア
クティブになった後に前記クロック切換指示手段の状態
が変化しても、ラッチ回路の出力は変化させないことに
より、該情報処理装置に電源を投入する前に前記クロッ
ク切換指示手段を操作することによって前記ＣＰＵのク
ロック信号を選択し、電源投入後は前記クロック切換指
示手段を操作しても前記ＣＰＵのクロック信号は切換わ
らないように保護されていることを特徴とする情報処理
装置。 - 【請求項２】前記クロック供給回路が２つ以上の発振回
路とセレクタによって構成され、前記クロック切換指示
信号ラッチ回路の出力が前記セレクタを制御することに
よって前記ＣＰＵに供給するクロック信号の選択を行な
うことを特徴とする請求項１記載の情報処理装置。 - 【請求項３】前記クロック供給回路が発振回路と２種類
以上の分周比を有するプログラマブル分周回路によって
構成され、前記クロック切換指示信号ラッチ回路の出力
が、前記プログラマブル分周回路の分周比を制御するこ
とによって前記ＣＰＵに供給するクロック信号の選択を
行なうことを特徴とする請求項１記載の情報処理装置。 - 【請求項４】前記クロック切換指示手段が１つ以上のマ
ニュアル操作可能なスイッチによって構成されているこ
とを特徴とする請求項１記載の情報処理装置。 - 【請求項５】前記クロック切換指示手段がプログラマブ
ルリードオンリメモリ（ＰＲＯＭ）によって構成されて
いることを特徴とする請求項１記載の情報処理装置。 - 【請求項６】前記クロック切換指示手段が電気的消去可
能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ、
ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｒ
ｅａｄｏｎｌｙ ｍｅｍｏｒｙ）で構成されているこ
とを特徴とする請求項１記載の情報処理装置。 - 【請求項７】前記クロック切換指示手段がマニュアル操
作可能なスイッチとＰＲＯＭによって構成されているこ
とを特徴とする請求項１記載の情報処理装置。 - 【請求項８】前記のマニュアル操作可能なスイッチによ
ってハイスピードモードとロースピードモードの切換を
行ない、前記ＰＲＯＭによって、ハイスピードモード時
およびロースピードモード時のそれぞれのＣＰＵのクロ
ック周波数を選択することを特徴とする請求項７記載の
情報処理装置。 - 【請求項９】前記のマニュアル操作可能なスイッチによ
ってハイスピードモードとロースピードモードの切換を
行ない、ハイスピードモード時のＣＰＵのクロック周波
数は前記ＰＲＯＭには関係なく、ＣＰＵの動作可能最高
周波数に設定され、ロースピードモード時のＣＰＵのク
ロック周波数は前記ＰＲＯＭによって決定されることを
特徴とする請求項７記載の情報処理装置。 - 【請求項１０】（Ａ）クロック入力の連続する２つのク
ロックサイクルの周期が１％以上変化することが許され
ていないＣＰＵと、 （Ｂ）外部からの選択信号によって、２つ以上の異なる
周波数のクロック信号のうちの１つを選択して、前記Ｃ
ＰＵのクロックを供給するクロック供給回路と、（Ｃ）
マニュアル操作可能なスイッチとＥＥＰＲＯＭによって
構成されるクロック切換指示手段と、（Ｄ）システムの
電源が正常に供給されていることを示すパワーグッド信
号と、 （Ｅ）前記ＣＰＵの制御のもとに前記ＥＥＰＲＯＭのデ
ータを消去し、新たなデータの書込みを制御するＥＥＰ
ＲＯＭ消去書込み制御回路と、 （Ｆ）前記クロック切換指示手段の出力するクロック切
換指示信号を前記パワーグッド信号でラッチし、その出
力で前記クロック供給回路のクロックの選択を指示する
クロック切換指示信号ラッチ回路と、から成る情報処理
装置であって、 （ａ）該情報処理装置に電源が供給されてから前記パワ
ーグッド信号がアクティブになるまでの間は前記クロッ
ク切換指示信号ラッチ回路はスルーの状態（入力がその
まま出力に現われる状態）であり前記クロック切換指示
手段のクロック切換指示信号をそのまま前記クロック供
給回路に送り、 （ｂ）前記パワーグッド信号がアクティブになった後は
、前記クロック切換指示信号ラッチ回路は、前記パワー
グッド信号がインアクティブからアクティブに変化する
時点でラッチした前記クロック切換指示手段のクロック
切換指示信号の値を保持し続け、前記パワーグッド信号
がアクティブになった後に前記クロック切換指示手段の
状態が変化しても、ラッチ回路の出力は変化させないこ
とにより、該情報処理装置に電源を投入する前に前記ク
ロック切換指示手段を操作することによって前記ＣＰＵ
のクロック信号を選択し、電源投入後は前記クロック切
換指示手段を操作しても前記ＣＰＵのクロック信号は切
換わらないように保護されており、又電源投入後、パワ
ーグッド信号がアクティブとなった後、前記ＣＰＵの制
御のもとに前記クロック切換指示手段の中のＥＥＰＲＯ
Ｍの内容を更新した場合、その時点ではＣＰＵのクロッ
クは切換わらず、該情報処理装置の電源をいったんオフ
し、再度オンすると、今度は更新されたＥＥＰＲＯＭの
値によって前記ＣＰＵのクロックが決定される、ことを
特徴とする情報処理装置。 - 【請求項１１】前記のマニュアル操作可能なスイッチに
よってハイスピードモードとロースピードモードの切換
を行ない、前記ＥＥＰＲＯＭによって、ハイスピードモ
ード時およびロースピードモード時のそれぞれのＣＰＵ
のクロック周波数を選択することを特徴とする請求項１
０記載の情報処理装置。 - 【請求項１２】前記のマニュアル操作可能なスイッチに
よってハイスピードモードとロースピードモードの切換
を行ない、ハイスピードモード時のＣＰＵのクロック周
波数は前記ＥＥＰＲＯＭには関係なく、ＣＰＵの動作可
能最高周波数に設定され、ロースピードモード時のＣＰ
Ｕのクロック周波数は前記ＥＥＰＲＯＭによって決定さ
れることを特徴とする請求項１０記載の情報処理装置。 - 【請求項１３】（Ａ）クロック入力の連続する２つのク
ロックサイクルの周期が１％以上変化することが許され
ていないＣＰＵと、 （Ｂ）外部からの選択信号によって、２つ以上の異なる
周波数のクロック信号のうちの１つを選択して、前記Ｃ
ＰＵのクロックを供給するクロック供給回路と、（Ｃ）
ＥＥＰＲＯＭによって構成されるクロック切換指示手段
と、 （Ｄ）システムの電源が正常に供給されていることを示
すパワーグッド信号と、 （Ｅ）前記ＣＰＵの制御のもとに前記ＥＥＰＲＯＭのデ
ータを消去し、新たなデータの書込みを制御するＥＥＰ
ＲＯＭ消去書込み制御回路と、 （Ｆ）前記クロック切換指示手段の出力するクロック切
換指示信号を前記パワーグッド信号でラッチし、その出
力で前記クロック供給回路のクロックの選択を指示する
クロック切換指示信号ラッチ回路と、から成る情報処理
装置であって、 （ａ）該情報処理装置に電源が供給されてから前記パワ
ーグッド信号がアクティブになるまでの間は前記クロッ
ク切換指示信号ラッチ回路はスルーの状態（入力がその
まま出力に現われる状態）であり前記クロック切換指示
手段のクロック切換指示信号（ＥＥＰＲＯＭの出力）を
そのまま前記クロック供給回路に送り、（ｂ）前記パワ
ーグッド信号がアクティブになった後は、前記クロック
切換指示信号ラッチ回路は、前記パワーグッド信号がイ
ンアクティブからアクティブに変化する時点でラッチし
た前記クロック切換指示手段のクロック切換指示信号の
値（ＥＥＰＲＯＭの出力）を保持し続け、前記パワーグ
ッド信号がアクティブになった後に前記ＥＥＰＲＯＭの
値が書きかえられても、ラッチ回路の出力は変化させな
いことにより、前記ＣＰＵのクロック周波数は該情報処
理装置の電源投入前の前記ＥＥＰＲＯＭの値によって決
定され、電源投入後、パワーグッド信号がアクティブと
なった後に、前記ＣＰＵの制御のもとに前記ＥＥＰＲＯ
Ｍの内容を更新しても、その時点では前記ＣＰＵのクロ
ック周波数は変化せず、該情報処理装置の電源をいった
んオフし、再度オンすると、今度は更新されたＥＥＰＲ
ＯＭの値によって前記ＣＰＵのクロック周波数が決定さ
れる、ことを特徴とする情報処理装置。 - 【請求項１４】（Ａ）クロック入力の連続する２つのク
ロックサイクルの周期が１％以上変化することが許され
ていないＣＰＵと、 （Ｂ）外部からの選択信号によって、２つ以上の異なる
周波数のクロック信号のうちの１つを選択して、前記Ｃ
ＰＵのクロックを供給するクロック供給回路と、（Ｃ）
ＥＥＰＲＯＭによって構成されるクロック切換指示手段
と、 （Ｄ）システムの電源が正常に供給されていることを示
すパワーグッド信号（ＰＯＷＥＲＧＯＯＤ信号）、と（
Ｅ）前記ＣＰＵの制御のもとに前記ＥＥＰＲＯＭのデー
タを消去し、新たなデータの書込みを制御するＥＥＰＲ
ＯＭ消去書込み制御回路と、 （Ｆ）前記ＣＰＵの制御のもとに装置に対するリセット
パルスを発生させるリセットパルス生成回路と、（Ｇ）
前記クロック切換指示手段の出力するクロック切換指示
信号を前記パワーグッド信号および前記リセットパルス
生成回路の発生するリセットパルス信号でラッチし、そ
の出力で前記クロック供給回路のクロック選択を指示す
るクロック切換指示信号ラッチ回路と、から成る情報処
理装置であって、 （ａ）該情報処理装置の電源投入時の前記ＣＰＵのクロ
ック周波数は電源投入前の前記ＥＥＰＲＯＭの値によっ
て決定され、 （ｂ）電源投入後、前記ＣＰＵの制御のもとで前記ＥＥ
ＰＲＯＭの内容を更新しても、その時点では前記ＣＰＵ
のクロック周波数は変化せず、 （ｃ）前記ＥＥＰＲＯＭの内容の更新後に、前記ＣＰＵ
の制御のもとで前記リセットパルス生成回路を動作させ
、該情報処理装置の回路全体（前記ＣＰＵも含めて）を
リセットすると、前記クロック切換指示信号ラッチ回路
は更新されたＥＥＰＲＯＭの出力をラッチし、又前記Ｃ
ＰＵもリセットされるため、前記ＣＰＵのクロック入力
の周波数は更新されたＥＥＰＲＯＭの値によって決めら
れる周波数に変化し、前記ＣＰＵはその周波数で正しく
動作を始めることによってソフトウェアによるクロック
切換を可能としたことを特徴とする情報処理装置。 - 【請求項１５】（Ａ）クロック入力の連続する２つのク
ロックサイクルの周期が１％以上変化することが許され
ていないＣＰＵと、 （Ｂ）外部からの選択信号によって、２つ以上の異なる
周波数のクロック信号のうちの１つを選択して、前記Ｃ
ＰＵのクロックを供給するクロック供給回路と、（Ｃ）
ＥＥＰＲＯＭなどの不揮発性素子によって構成されるク
ロック切換指示手段と、 （Ｄ）システムの電源が正常に供給されていることを示
すパワーグッド信号と、（Ｅ）前記ＣＰＵの制御のもと
に前記ＥＥＰＲＯＭのデータを消去し、新たなデータの
書込みを制御するＥＥＰＲＯＭ消去書込み制御回路と、 （Ｆ）前記ＣＰＵの制御のもとに装置に対するリセット
パルスを発生させるリセットパルス生成回路と、（Ｇ）
前記クロック切換指示手段の出力するクロック切換指示
信号を前記パワーグッド信号および前記リセットパルス
生成回路の発生するリセットパルス信号でラッチし、そ
の出力で前記クロック供給回路のクロック選択を指示す
るクロック切換指示信号ラッチ回路と、から成る情報処
理装置であって、 （ａ）該情報処理装置の電源投入時はパワーグッド信号
によって回路的に固定された値（すなわち前記ＥＥＰＲ
ＯＭの値に関係なく）が前記クロック切換指示信号ラッ
チ回路にラッチされ、この回路的に固定された値によっ
て前記ＣＰＵのクロック周波数が決定され、（ｂ）電源
投入後、前記ＣＰＵの制御のもとで、前記ＥＥＰＲＯＭ
の内容を更新し、さらにこれに続けて前記ＣＰＵの制御
のもとに、前記リセットパルス生成回路より、リセット
パルスを発生させると、前記クロック切換指示信号ラッ
チ回路は更新されたＥＥＰＲＯＭの値をラッチし、又前
記ＣＰＵも前記リセットパルスによってリセットされる
ため前記ＣＰＵのクロック入力の周波数は更新されたＥ
ＥＰＲＯＭの値によって決められる周波数に変化し、前
記ＣＰＵは変化後の周波数で正しく動作することによっ
てソフトウェアによるクロック切換を可能としたことを
特徴とする情報処理装置。 - 【請求項１６】（Ａ）クロック入力の連続する２つのク
ロックサイクルの周期が１％以上変化することが許され
ていないＣＰＵと、 （Ｂ）外部からの選択信号によって、２つ以上の異なる
周波数のクロック信号のうちの１つを選択して、前記Ｃ
ＰＵのクロックを供給するクロック供給回路と、（Ｃ）
レジスタ（フリップフロップの集まり）などの揮発性素
子で構成されるクロック切換指示手段と、（Ｄ）システ
ムの電源が正常に供給されていることを示すパワーグッ
ド信号と、（Ｅ）前記ＣＰＵの制御のもとに前記レジス
タへのアクセスを制御するレジスタアクセス制御回路と
、 （Ｆ）前記ＣＰＵの制御のもとにＣＰＵクロック切換の
ためのリセットパルスを発生させるクロック切換用ＣＰ
Ｕリセットパルス生成回路と、 （Ｇ）前記クロック切換指示手段の出力するクロック切
換指示信号を前記パワーグッド信号および前記クロック
切換用ＣＰＵリセットパルス生成回路の発生するリセッ
トパルス信号でラッチし、その出力で前記クロック供給
回路のクロック選択を指示するクロック切換指示信号ラ
ッチ回路と、から成る情報処理装置であって、（ａ）該
情報処理装置の電源投入時はパワーグッド信号によって
初期化された前記レジスタ（クロック切換指示手段）の
出力が前記クロック切換指示信号ラッチ回路にラッチさ
れることによって前記ＣＰＵの電源投入時のクロック周
波数は回路的に一意的に決められており、（ｂ）電源投
入後、前記ＣＰＵの制御のもとに、前記レジスタに希望
するＣＰＵクロック周波数に対応する値を設定し、更に
これに続けて前記ＣＰＵの制御のもとに前記クロック切
換用ＣＰＵリセットパルス生成回路からリセットパルス
を発生させると、前記クロック切換指示信号ラッチ回路
はＣＰＵにより設定された前記レジスタの値をラッチし
、又前記ＣＰＵも前記リセットパルスによってリセット
されるため、前記ＣＰＵのクロック入力の周波数はＣＰ
Ｕにより設定された前記レジスタの値によって決められ
る周波数に変化し、前記ＣＰＵは変化後の周波数で正し
く動作する、ことによってソフトウェアによるクロック
切換を可能としたことを特徴とする情報処理装置。 - 【請求項１７】（Ａ）クロック入力の連続する２つのク
ロックサイクルの周期が１％以上変化することが許され
ていないＣＰＵと、 （Ｂ）外部からの選択信号によって、２つ以上の異なる
周波数のクロック信号のうちの１つを選択して、前記Ｃ
ＰＵのクロックを供給するクロック供給回路と、（Ｃ）
レジスタより成るクロック切換指示手段と、（Ｄ）シス
テムの電源が正常に供給されていることを示すパワーグ
ッド信号と、 （Ｅ）前記ＣＰＵの制御のもとに前記レジスタへのアク
セスを制御するレジスタアクセス制御回路と、（Ｆ）前
記ＣＰＵの制御のもとにＣＰＵクロック切換のためのＣ
ＰＵリセットパルスを発生させるクロック切換用ＣＰＵ
リセットパルス生成回路と、 （Ｇ）前記クロック切換指示手段の出力するクロック切
換指示信号を前記パワーグッド信号および前記ＣＰＵリ
セットパルスでラッチし、その出力で前記クロック供給
回路のクロックの選択を指示するクロック切換指示信号
ラッチ回路と、 （Ｈ）前記ＣＰＵへのリセットが電源投入時のパワーグ
ッド信号によるものか又は前記クロック切換用ＣＰＵリ
セットパルス生成回路が作り出した前記ＣＰＵリセット
パルスによるものかを識別すためのリセットタイプ識別
回路と、から成る情報処理装置であって、（ａ）該情報
処理装置の電源投入時はパワーグッド信号によって初期
化された前記レジスタの出力が前記クロック切換指示信
号ラッチ回路にラッチされることによって前記ＣＰＵの
電源投入時のクロック周波数は回路的に一意的に決めら
れており、 （ｂ）電源投入後の前記ＣＰＵがプログラムを実行中に
おいて前記ＣＰＵのクロック周波数を切換るときは、（
ｂ−１）希望するＣＰＵクロック周波数に対応する値を
前記レジスタ（クロック切換指示手段）に設定し、（ｂ
−２）前記ＣＰＵの内部のレジスタの値をＣＰＵの外部
のメモリに退避し、（ｂ−３）前記ＣＰＵの制御のもと
に前記クロック切換用ＣＰＵリセットパルス生成回路か
らＣＰＵリセットパルスを発生させることにより、前記
ＣＰＵのクロック周波数を切換え、（ｃ）前記ＣＰＵは
前記リセットタイプ識別回路によってＣＰＵに対するリ
セットが電源投入時のパワーグッド信号によるものか、
又はＣＰＵクロックの切換のための前記ＣＰＵリセット
パルスによるものかを識別し、前記ＣＰＵリセットパル
スによるものであるときにはＣＰＵの外部のメモリに退
避しておいたリセット前のＣＰＵの内部レジスタの値を
ＣＰＵの内部レジスタに復帰させることによって、前記
ＣＰＵはリセット前の続きを実行する、ことによって、
プログラム実行の途中においてＣＰＵのクロックを切換
えることが可能であることを特徴とする情報処理装置。 - 【請求項１８】前記リセットタイプ識別回路がハードウ
ェアだけで自動的にリセットのタイプを識別できること
を特徴とする請求項１７記載の情報処理装置。 - 【請求項１９】高速モードと低速モードの異なる動作ス
ピードモードを有し、動作スピードモードの切換はＣＰ
Ｕのクロック入力の周波数を切換えることによって行な
われる情報処理装置において、 （ａ）該情報処理装置はバッテリーによる駆動とＡＣ電
源による駆動が可能であり、 （ｂ）バッテリーによる駆動のときには高速モードに設
定できないように保護されていることを特徴とする情報
処理装置。 - 【請求項２０】ＡＣ電源による駆動のときには高速モー
ドと低速モードの切換がユーザーの指示によって行なえ
ることを特徴とする請求項１９記載の情報処理装置。 - 【請求項２１】前記ＣＰＵはクロック入力の連続する２
つのクロックサイクルの周期が１％以上変化することが
許されていないＣＰＵであることを特徴とする請求項１
９および２０記載の情報処理装置。 - 【請求項２２】高速モードと低速モードの異なる動作ス
ピードモードを有し、動作スピードモードの切換はＣＰ
Ｕのクロック入力の周波数を切換えることによって行な
われる情報処理装置において、該情報処理装置はバッテ
リーを内蔵しバッテリーによる駆動とＡＣアダプター又
はドッキングステーションを介してのＡＣ電源による駆
動が可能であり、ＡＣ電源による駆動中、該情報処理装
置を低速モード又は高速モードで動作させると動作スピ
ードモードによって、前記バッテリーは異なる充電時間
モードで充電されることを特徴とする情報処理装置。 - 【請求項２３】ＡＣ電源による駆動中、低速モードで動
作させると前記バッテリーは短時間充電モードで充電さ
れ、高速モードで動作させると前記バッテリーは長時間
充電モードで充電されることを特徴とする請求項２２記
載の情報処理装置。 - 【請求項２４】ＡＣ電源による駆動中、前記バッテリー
の充電電流が動作スピードモードの関数として決められ
ていることを特徴とする請求項２２記載の情報処理装置
。 - 【請求項２５】ＡＣ電源による駆動中、前記バッテリー
の充電電流と該情報処理装置の消費電流の和が一定とな
るように制御されていることを特徴とする請求項２４記
載の情報処理装置。 - 【請求項２６】ＣＰＵと前記ＣＰＵのクロック入力の周
波数を切換えるためのＣＰＵクロック切換回路とバッテ
リーと前記バッテリーの残量を監視しているバッテリー
残量監視回路とを有し、前記ＣＰＵは前記バッテリーの
残量に応じてＣＰＵクロックの周波数を切換えることを
特徴とする情報処理装置。 - 【請求項２７】前記ＣＰＵはクロック入力の連続する２
つのクロックサイクルの周期が１％以上変化することが
許されていないＣＰＵであり、前記ＣＰＵクロック切換
回路は前記ＣＰＵのクロックを切換える際、同時にＣＰ
Ｕをリセットすることを特徴とする請求項２６記載の情
報処理装置。 - 【請求項２８】クロック切換用のスイッチの変化により
ＣＰＵに割込みがかけられ、ＣＰＵのクロック切換が実
行されることを特徴とする請求項１７記載の情報処理装
置。 - 【請求項２９】特定のキーボード操作によりＣＰＵに割
込みがかけられＣＰＵのクロック切換が実行されること
を特徴とする請求項１７記載の情報処理装置。 - 【請求項３０】装置の駆動源（バッテリー又はＡＣ電源
）の切換によりＣＰＵに割込みがかけられ、ＣＰＵのク
ロック切換が実行されることを特徴とする請求項１７記
載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002269A JPH04239305A (ja) | 1991-01-11 | 1991-01-11 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002269A JPH04239305A (ja) | 1991-01-11 | 1991-01-11 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239305A true JPH04239305A (ja) | 1992-08-27 |
Family
ID=11524655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002269A Pending JPH04239305A (ja) | 1991-01-11 | 1991-01-11 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239305A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9026822B2 (en) | 2011-07-19 | 2015-05-05 | Fujitsu Limited | Dynamically adjusting operating frequency of a arithemetic processing device for predetermined applications based on power consumption of the memory in real time |
-
1991
- 1991-01-11 JP JP3002269A patent/JPH04239305A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9026822B2 (en) | 2011-07-19 | 2015-05-05 | Fujitsu Limited | Dynamically adjusting operating frequency of a arithemetic processing device for predetermined applications based on power consumption of the memory in real time |
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