JPS6197727A - マイクロプロセツサ用電源装置 - Google Patents
マイクロプロセツサ用電源装置Info
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- JPS6197727A JPS6197727A JP60230925A JP23092585A JPS6197727A JP S6197727 A JPS6197727 A JP S6197727A JP 60230925 A JP60230925 A JP 60230925A JP 23092585 A JP23092585 A JP 23092585A JP S6197727 A JPS6197727 A JP S6197727A
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- JP
- Japan
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- power supply
- microprocessor
- section
- bus
- initialization signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、シリーズ・データ用の相互接続バスに接続さ
れるマイクロブ０セツサ用の電源装置を対象としており
、少なくとも１個の電源部が電源出力部によりマイクロ
プロセッサの電源入力部に接続するとともに、イニシＶ
ライゼーション信号出力部（リセット又はリスタート）
によりマイクロブ０セツサのイニシャライゼーション信
号入力部に接続された装置に関する。
れるマイクロブ０セツサ用の電源装置を対象としており
、少なくとも１個の電源部が電源出力部によりマイクロ
プロセッサの電源入力部に接続するとともに、イニシＶ
ライゼーション信号出力部（リセット又はリスタート）
によりマイクロブ０セツサのイニシャライゼーション信
号入力部に接続された装置に関する。
本発明は、特にテレプリンタ・マイクロブ０セツｖ゛用
の電源部に適用できるものである。
の電源部に適用できるものである。
（従来の技術）
電源部の電源電圧は、レベル０から瞬間的に動作レベル
に達するものではなく、ある電圧ＥＷ待時間経て到達す
る。その結果、ある期間にわたって電源信号が勾配の付
いた形状となる。正確に作動させるためには、上記電圧
が動作レベルに到達した優に、マイクロプロセッサでプ
ログラムを実行させる必要がある。その理由は、電圧が
適当なレベルに到達した後にのみ、マイクロプロセッサ
が電源部からのイニシャライゼーション信号により初期
化されるためである。
に達するものではなく、ある電圧ＥＷ待時間経て到達す
る。その結果、ある期間にわたって電源信号が勾配の付
いた形状となる。正確に作動させるためには、上記電圧
が動作レベルに到達した優に、マイクロプロセッサでプ
ログラムを実行させる必要がある。その理由は、電圧が
適当なレベルに到達した後にのみ、マイクロプロセッサ
が電源部からのイニシャライゼーション信号により初期
化されるためである。
これまでの装置では、マイクロプロセッサを初期化する
ための信号は、電源部に接続する接続部を通して電源部
からマイクロプロセッサに直接送られるようになってい
る。
ための信号は、電源部に接続する接続部を通して電源部
からマイクロプロセッサに直接送られるようになってい
る。
（発明が解決しようとする問題点）
ところが、現在では機器のワイヤ数を低減することが望
まれているのに対し、上記構成では、イニシャライゼー
シミン信号用として複数のワイヤが必要になるという問
題がある。
まれているのに対し、上記構成では、イニシャライゼー
シミン信号用として複数のワイヤが必要になるという問
題がある。
（問題点を解決するための手段）
この問題を解決するために、本発明は、上記型式の電源
装置において、電源部がそのイニシャライゼーション信
号出力部によりマイクロプロセッサの相互接続バスに接
続され、バスから流れるキャラクタの中からイニシャラ
イゼーション信号を認識するようにした手段を介して、
マイクロプロセッサのイニシャライゼーション・ターミ
ナルがバスにも接続された装置を提供するものである。
装置において、電源部がそのイニシャライゼーション信
号出力部によりマイクロプロセッサの相互接続バスに接
続され、バスから流れるキャラクタの中からイニシャラ
イゼーション信号を認識するようにした手段を介して、
マイクロプロセッサのイニシャライゼーション・ターミ
ナルがバスにも接続された装置を提供するものである。
本発明によると、マイクロプロセッサの初期化を行う場
合、一般にバスからキャラクタは流れないので、動作状
態が簡単である。従って、従来の装置のイニシャライゼ
ーション・ワイヤを廃止でき、既存のワイヤの内、その
時点で何等１１能していないワイヤを使用できる。
合、一般にバスからキャラクタは流れないので、動作状
態が簡単である。従って、従来の装置のイニシャライゼ
ーション・ワイヤを廃止でき、既存のワイヤの内、その
時点で何等１１能していないワイヤを使用できる。
本発明の実施例によると、装置中のマイクロプロセッサ
はオフセットされており、各マイクロプロセッサに電ｍ
部が設けである。この場合は、機器中での共通要素は相
互接続バスだけであるので、更に有利である。
はオフセットされており、各マイクロプロセッサに電ｍ
部が設けである。この場合は、機器中での共通要素は相
互接続バスだけであるので、更に有利である。
電源部から発せられるイニシャライビー゛ジョン信弓を
、相互接続バスから流れる各キャラクタのフレームより
も持続１１間の長い方形信号の形にし、認識手段にカウ
ンタを設けると有利である。
、相互接続バスから流れる各キャラクタのフレームより
も持続１１間の長い方形信号の形にし、認識手段にカウ
ンタを設けると有利である。
認識手段はマイクロプロセッサに組込む°ことが好まし
い。
い。
更に、各マイクロプロセッサにはイニシャライゼーショ
ン信号発生部を設け、該発生部が、所定時間にわたって
相互接続バスでの信号伝達が中断したことを検知するよ
うに構成することが好ましい。
ン信号発生部を設け、該発生部が、所定時間にわたって
相互接続バスでの信号伝達が中断したことを検知するよ
うに構成することが好ましい。
この構成では、従来のいわゆる「ガード・ドッグ」シス
テムの代りに、マイクロプロセッサの「アンバックリン
グ」の問題を解決できるという利点がある。
テムの代りに、マイクロプロセッサの「アンバックリン
グ」の問題を解決できるという利点がある。
なお上記「アンバックリング」状態とは、マイクロプロ
セッサが、作動が完全に不可能であるという状態でない
場合であっても、正確には作動しない状態を指す。
セッサが、作動が完全に不可能であるという状態でない
場合であっても、正確には作動しない状態を指す。
マイクロプロセッサの１つをマスク・マイクロプロセッ
サにし、他をスレーブΦマイクロプロセッサにした場合
において、スレーブ・マイクロプロセッサが「アンバッ
クリング」状態になると、そのスレーブ・マイクロブ０
セツサに対してマスタ・マイク０プ［１セツサは信号伝
達を行うことができず、従って、マスク・マイクロプロ
セッサはそのイニシャライゼーション信月発生部からバ
スへリセット信号を発し、その信号により、全てのスレ
ーブ・マイクロプロセッサは一定の状態、例えば初期状
態になる。
サにし、他をスレーブΦマイクロプロセッサにした場合
において、スレーブ・マイクロプロセッサが「アンバッ
クリング」状態になると、そのスレーブ・マイクロブ０
セツサに対してマスタ・マイク０プ［１セツサは信号伝
達を行うことができず、従って、マスク・マイクロプロ
セッサはそのイニシャライゼーション信月発生部からバ
スへリセット信号を発し、その信号により、全てのスレ
ーブ・マイクロプロセッサは一定の状態、例えば初期状
態になる。
仮にマスク・マイクロプロセッサが「アンバックリング
」状態になった場合、スレーブ・マイクロプロセッサの
１つがそのイニシャライゼーション信号発生部からイニ
シャライゼーション信号を発する。
」状態になった場合、スレーブ・マイクロプロセッサの
１つがそのイニシャライゼーション信号発生部からイニ
シャライゼーション信号を発する。
（実施例）
第１図のシステムにおいて、マイクロプロセッサ１．２
・・・Ｐは接続部１１及びツイン・ワイヤ・シリーズ・
データ・バス３により相互に接続されており、それぞれ
電源入力部４及びイニシャライゼーション信号入力部５
を備えている。各マイクロプロセッサの入力部４には、
電源部６から、例えば５ボルトの電力を、電源出力部８
及び電源ライン７を介して供給するようになっている。
・・・Ｐは接続部１１及びツイン・ワイヤ・シリーズ・
データ・バス３により相互に接続されており、それぞれ
電源入力部４及びイニシャライゼーション信号入力部５
を備えている。各マイクロプロセッサの入力部４には、
電源部６から、例えば５ボルトの電力を、電源出力部８
及び電源ライン７を介して供給するようになっている。
電源部６は、イニシャライゼーション信号出力部９を介
して、バス３に接続されている。バス３は各マイクロプ
ロセッサの入力部５に機能的に接続されている。イニシ
ャライゼーション信号入力部５はそれぞれカウンタ１０
に接続している。
して、バス３に接続されている。バス３は各マイクロプ
ロセッサの入力部５に機能的に接続されている。イニシ
ャライゼーション信号入力部５はそれぞれカウンタ１０
に接続している。
システムを立ち上げる場合、ならびに電圧時下や不慮の
中断の後に電源部を再度立ち上げる場合に、電圧■は上
昇するが、その上昇中（時間：ｔ、１＋１０）は、バス
３は停止状態（ここでは低状態）を保ち、バス３に接続
するマイクロプロセッサがプログラムを実行しないよう
にする必要がある。このために、電源部６は、継続期間
θの方形波信号Ｍを出力部９から発し、バス３をＯ〈ゼ
Ｏ）に保持する。入力部５、すなわちカウンタ１０のカ
ウント使用可能信号入力部、においてカウンタ１０が保
持信号Ｍを受取ると、マイクロプロセッサの能動部１３
のリセット・ターミナル１２、すなわち本当のイニシャ
ライゼーション・ターミナル、においで、バス３から流
れるキャラクタのフレームの内の最も長い継ａｍ間に等
しい期間ρが過ぎた後に、上記期間の差（θ−ρ）に等
しい期間νのパルスが発せられ、そのパルスによりマイ
クロプロセッサが実際に初期化される。
中断の後に電源部を再度立ち上げる場合に、電圧■は上
昇するが、その上昇中（時間：ｔ、１＋１０）は、バス
３は停止状態（ここでは低状態）を保ち、バス３に接続
するマイクロプロセッサがプログラムを実行しないよう
にする必要がある。このために、電源部６は、継続期間
θの方形波信号Ｍを出力部９から発し、バス３をＯ〈ゼ
Ｏ）に保持する。入力部５、すなわちカウンタ１０のカ
ウント使用可能信号入力部、においてカウンタ１０が保
持信号Ｍを受取ると、マイクロプロセッサの能動部１３
のリセット・ターミナル１２、すなわち本当のイニシャ
ライゼーション・ターミナル、においで、バス３から流
れるキャラクタのフレームの内の最も長い継ａｍ間に等
しい期間ρが過ぎた後に、上記期間の差（θ−ρ）に等
しい期間νのパルスが発せられ、そのパルスによりマイ
クロプロセッサが実際に初期化される。
イニシャライゼーション信号を認識するために、各マイ
クロブ０セツサは能動部１３、カウンタ１０、クロック
１５を備えている。実際には、マイクロプロセッサとバ
ス３の間の接続部１１は、マイクロプロセッサのエミッ
タ（図示せず）とバス３との接続部を構成するだけでは
なく、マイクロプロセッサのレシーバ（図示せず）とバ
ス３との接続部をも構成している。カウンタ１０はその
２個の入力部において接続部（５）とクロック１５の出
力部とに接続している。マイクロプロセッサの能動部１
３のリセット・ターミナル１２は、カウンタ１０の出力
部の１つ（１４）に接続している。該出力１ｍ１４のバ
イナリ・ウエートは少な（とも上記値ρに等しい期間に
対応している。
クロブ０セツサは能動部１３、カウンタ１０、クロック
１５を備えている。実際には、マイクロプロセッサとバ
ス３の間の接続部１１は、マイクロプロセッサのエミッ
タ（図示せず）とバス３との接続部を構成するだけでは
なく、マイクロプロセッサのレシーバ（図示せず）とバ
ス３との接続部をも構成している。カウンタ１０はその
２個の入力部において接続部（５）とクロック１５の出
力部とに接続している。マイクロプロセッサの能動部１
３のリセット・ターミナル１２は、カウンタ１０の出力
部の１つ（１４）に接続している。該出力１ｍ１４のバ
イナリ・ウエートは少な（とも上記値ρに等しい期間に
対応している。
ガード・ドッグａ８１を果すために、各マイクロプロセ
ッサには、更に、第２カウンタ１６が設けである。カウ
ンタ１６はその入力部がクロック１５及びインバータ１
７に接続している。インバータ１７は入力部が上記イニ
シャライゼーション信号入力部５に接続している。カウ
ンタ１６の出力部は、そのバイナリ・ウェイトが２個の
フレームの間の最大期間に少なくとも等しい所定の期間
ηに対応しており、単安定部１８（モノステーブル）の
入力部に接続している。単安定部１８の出力部はバス３
に接続しており、カウンタ１６と単安定部１８は、例え
ば、上記イニシャライゼーション信号発生部を形成して
いる。
ッサには、更に、第２カウンタ１６が設けである。カウ
ンタ１６はその入力部がクロック１５及びインバータ１
７に接続している。インバータ１７は入力部が上記イニ
シャライゼーション信号入力部５に接続している。カウ
ンタ１６の出力部は、そのバイナリ・ウェイトが２個の
フレームの間の最大期間に少なくとも等しい所定の期間
ηに対応しており、単安定部１８（モノステーブル）の
入力部に接続している。単安定部１８の出力部はバス３
に接続しており、カウンタ１６と単安定部１８は、例え
ば、上記イニシャライゼーション信号発生部を形成して
いる。
「アンバックリング」状態の後にバス３が少なくとも上
記期間ηだ番プその状態に留まっている時、単安定部１
８を介して、カウンタ１６がバス３を他方の状態（ここ
では低状態）にリセットする（従って前述の問題に戻る
ことになる）。前述の如く行なわれた認識に続いて、次
にカウンタ１０がイニシャライゼーションを行う。
記期間ηだ番プその状態に留まっている時、単安定部１
８を介して、カウンタ１６がバス３を他方の状態（ここ
では低状態）にリセットする（従って前述の問題に戻る
ことになる）。前述の如く行なわれた認識に続いて、次
にカウンタ１０がイニシャライゼーションを行う。
以上、実施例に基づいて本発明を説明したが、本発明は
上述の実施例に限定されるものではない。
上述の実施例に限定されるものではない。
第１図はマイクロプロセッサ・システムに採用された本
発明実施例のレイアウト略図、第２図は電源電圧、デー
タ・バス信号、イニシャライピーション信号のタイミン
グ線図、第３図はシステム中の１個のマイクロプロセッ
サの詳細図である。 １・・・マイクロプロセッサ、３・・・バス、４・・・
電源入力部、５・・・イニシャライゼーション信号入力
部、６・・・電源部、８・・・電源出力部、９・・・イ
ニシャライゼーション信号出力部、１０・・・カウンタ
、１６・・・第２力「クンタ、１７・・・インバータ、
１８・・・単安定部 特許出願人 ソシエテ デアプリ力シャズジエネラルズ
デエレクトリシテ エ デ メ力ニク サーゼム
発明実施例のレイアウト略図、第２図は電源電圧、デー
タ・バス信号、イニシャライピーション信号のタイミン
グ線図、第３図はシステム中の１個のマイクロプロセッ
サの詳細図である。 １・・・マイクロプロセッサ、３・・・バス、４・・・
電源入力部、５・・・イニシャライゼーション信号入力
部、６・・・電源部、８・・・電源出力部、９・・・イ
ニシャライゼーション信号出力部、１０・・・カウンタ
、１６・・・第２力「クンタ、１７・・・インバータ、
１８・・・単安定部 特許出願人 ソシエテ デアプリ力シャズジエネラルズ
デエレクトリシテ エ デ メ力ニク サーゼム
Claims (6)
- （１）シリーズ・データ相互接続バスに接続する複数の
マイクロプロセッサ用の電源装置であって、電源出力部
がマイクロプロセッサの電源入力部に接続し、イニシャ
ライゼーション信号出力部（リセット又はリスタート）
がマイクロプロセッサのイニシャライゼーション信号入
力部に接続する少なくとも１つの電源部を設けた電源装
置において、上記電源部をそのイニシャライゼーション
信号出力部においてマイクロプロセッサの相互接続バス
に接続し、マイクロプロセッサのイニシャライゼーショ
ン・ターミナルをも認識手段を介してバスに接続し、上
記認識手段を、バスから流れる複数のキャラクタの中か
ら電源部のイニシャライゼーション信号を認識するよう
にしたことを特徴とするマイクロプロセッサ用電源装置
。 - （２）上記複数のマイクロプロセッサがオフセットされ
ており、それぞれ電源部を備えていることを特徴とする
特許請求の範囲第１項に記載のマイクロプロセッサ用電
源装置。 - （３）上記電源部が、相互接続バスを流れる全てのキャ
ラクタ・フレームよりも大きい期間の方形波の形のイニ
シャライゼーション信号を発するようになつており、入
力部が上記イニシャライゼーション信号入力部に接続す
るカウンタを上記認識手段が備えていることを特徴とす
る特許請求の範囲第１項に記載のマイクロプロセッサ用
電源装置。 - （４）上記認識手段がマイクロプロセッサに組込まれて
いることを特徴とする特許請求の範囲第１項に記載のマ
イクロプロセッサ用電源装置。 - （５）所定時間にわたっての相互接続バスでの信号伝達
の中断を検知するようにしたイニシャライゼーション信
号発生部を各マイクロプロセッサが備えていることを特
徴とする特許請求の範囲第１項に記載のマイクロプロセ
ッサ用電源装置。 - （６）上記各マイクロプロセッサが第２カウンタを備え
、該第２カウンタの入力部が、上記イニシャライゼーシ
ョン信号入力部に接続されたインバータ自身に接続し、
上記第２カウンタカウンタの出力部が、バスに接続され
た単安定部に接続していることを特徴とする特許請求の
範囲第５項に記載のマイクロプロセッサ用電源装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8415758 | 1984-10-15 | ||
| FR8415758A FR2571872B1 (fr) | 1984-10-15 | 1984-10-15 | Dispositif d'alimentation electrique de microprocesseurs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197727A true JPS6197727A (ja) | 1986-05-16 |
| JPH0630038B2 JPH0630038B2 (ja) | 1994-04-20 |
Family
ID=9308654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230925A Expired - Lifetime JPH0630038B2 (ja) | 1984-10-15 | 1985-10-15 | マイクロプロセツサ用電源装置 |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US4768147A (ja) |
| JP (1) | JPH0630038B2 (ja) |
| CN (1) | CN1011374B (ja) |
| AU (1) | AU575208B2 (ja) |
| BE (1) | BE903436A (ja) |
| BR (1) | BR8505091A (ja) |
| DE (1) | DE3536634A1 (ja) |
| FR (1) | FR2571872B1 (ja) |
| GB (1) | GB2167216B (ja) |
| IN (1) | IN163918B (ja) |
| IT (1) | IT1182609B (ja) |
| SE (1) | SE461687B (ja) |
| YU (1) | YU46384B (ja) |
Cited By (1)
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|---|---|---|---|---|
| JPH02245823A (ja) * | 1989-03-20 | 1990-10-01 | Fujitsu Ltd | 信号伝送方式 |
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-
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- 1984-10-15 FR FR8415758A patent/FR2571872B1/fr not_active Expired
-
1985
- 1985-10-07 US US06/784,774 patent/US4768147A/en not_active Expired - Fee Related
- 1985-10-09 GB GB08524910A patent/GB2167216B/en not_active Expired
- 1985-10-10 IN IN843/DEL/85A patent/IN163918B/en unknown
- 1985-10-11 SE SE8504726A patent/SE461687B/sv not_active IP Right Cessation
- 1985-10-14 BE BE0/215722A patent/BE903436A/fr not_active IP Right Cessation
- 1985-10-14 AU AU48739/85A patent/AU575208B2/en not_active Ceased
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